DE102006046380B4 - Verfahren zur Herstellung eines Feldeffekttransistors mit einem elastisch verspannten Kanalgebiet und Feldeffekttransistor - Google Patents

Verfahren zur Herstellung eines Feldeffekttransistors mit einem elastisch verspannten Kanalgebiet und Feldeffekttransistor Download PDF

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Abstract

Verfahren zum Ausbilden eines Feldeffekttransistors mit:
Bereitstellen eines Substrats (201), das ein erstes Halbleitermaterial (203) umfasst;
Ausbilden einer Vertiefung (207) in dem Substrat (201);
Füllen der Vertiefung (207) mit einem zweiten Halbleitermaterial (208), wobei das zweite Halbleitermaterial (208) eine andere Gitterkonstante als das erste Halbleitermaterial (203) hat; und
Ausbilden einer Gateelektrode (210) über der mit dem zweiten Halbleitermaterial (208) gefüllten Vertiefung (207), wobei die Gateelektrode (210) von dem zweiten Halbleitermaterial in der Vertiefung (207) durch eine Gateisolierschicht (209) getrennt ist.

Description

  • GEBIET DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf das Ausbilden integrierter Schaltkreise, dabei auf das Ausbilden von Halbleiterstrukturen, die Feldeffekttransistoren mit elastisch verspannten Kanalgebieten umfassen.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Integrierte Schaltkreise umfassen eine große Anzahl einzelner Schaltkreiselemente, wie beispielsweise Transistoren, Kondensatoren und Widerstände. Diese Elemente sind intern miteinander verbunden, um komplexe Schaltkreise, wie Speichervorrichtungen, Logikbausteine und Mikroprozessoren zu bilden. Die Leistung integrierter Schaltkreise kann verbessert werden, indem die Anzahl der Funktionseinheiten pro Schaltkreis erhöht wird, um ihren Funktionsumfang zu erweitern und/oder indem die Arbeitsgeschwindigkeit der Schaltkreiselemente erhöht wird. Eine Verringerung der Strukturgrößen ermöglicht das Ausbilden einer größeren Anzahl von Schaltkreiselementen auf derselben Fläche, wodurch eine Erweiterung des Funktionsumfangs des Schaltkreises ermöglicht wird, und führt auch zu einer Verringerung der Signalausbreitungszeiten, wodurch eine Erhöhung der Arbeitsgeschwindigkeit der Schaltkreiselemente ermöglicht wird.
  • Feldeffekttransistoren werden in integrierten Schaltkreisen als Schaltelemente verwendet. Sie stellen ein Mittel zum Steuern eines Stroms dar, der durch ein Kanalgebiet fließt, das sich zwischen einem Sourcegebiet und einem Draingebiet befindet. Das Sourcegebiet und das Draingebiet sind stark dotiert. In Transistoren vom n-Typ sind die Source- und Draingebiete mit einer Dotiersubstanz vom n-Typ dotiert. Umgekehrt sind in Transistoren vom p-Typ das Source- und das Draingebiet mit einer Dotiersubstanz vom p-Typ dotiert. Die Dotierung des Kanalgebiets ist invers zur Dotierung des Sourcegebiets und des Draingebiets. Die Leitfähigkeit des Kanalgebiets wird durch eine Gatespannung gesteuert, die an eine Gateelektrode angelegt wird, die über dem Kanalgebiet ausgebildet ist und von diesem durch eine dünne Isolierschicht getrennt wird. Abhängig von der Gatespannung kann das Kanalgebiet zwischen einem leitfähigen ”Ein”-Zustand und einem im Wesentlichen nicht leitenden ”Aus”-Zustand geschaltet werden.
  • Wenn die Größe von Feldeffekttransistoren verringert wird, ist es wichtig, eine hohe Leitfähigkeit des Kanalgebiets im ”Ein”-Zustand beizubehalten. Die Leitfähigkeit des Kanalgebiets im ”Ein”-Zustand hängt von der Dotierstoffkonzentration im Kanalgebiet, der Beweglichkeit der Ladungsträger, der Ausdehnung des Kanalgebiets in der Breitenrichtung des Transistors und dem Abstand zwischen dem Sourcegebiet und dem Draingebiet, der allgemein als ”Kanallänge” bezeichnet wird, ab. Während eine Verringerung der Breite des Kanalgebiets zu einer Abnahme der Kanalleitfähigkeit führt, verbessert eine Verringerung der Kanallänge die Kanalleitfähigkeit. Eine Zunahme der Ladungsträgerbeweglichkeit führt zu einer Zunahme der Kanalleitfähigkeit.
  • Wenn die Strukturgrößen verringert werden, verringert sich auch die Ausdehnung des Kanalgebiets in der Breitenrichtung. Eine Verringerung der Kanallänge hat eine Vielzahl damit verbundener Probleme zur Folge. Zunächst müssen fortschrittliche Techniken der Fotolithografie und des Ätzens bereitgestellt werden, um Transistoren mit kurzen Kanallängen zuverlässig und reproduzierbar herzustellen. Außerdem werden im Sourcegebiet und im Draingebiet hoch entwickelte Dotierprofile benötigt, und zwar sowohl in vertikaler Richtung als auch in seitlicher Richtung, um einen geringen spezifischen Widerstand und einen geringen Kontaktwiderstand in Verbindung mit einer gewünschten Steuerbarkeit des Kanals zu erzeugen.
  • Im Hinblick auf die Probleme, die mit einer weiteren Verringerung der Kanallänge verbunden sind, wurde vorgeschlagen, die Leistungsfähigkeit von Feldeffekttransistoren auch dadurch zu verbessern, dass die Ladungsträgerbeweglichkeit im Kanalgebiet erhöht wird. Im Prinzip können mindestens zwei Ansätze verfolgt werden, um die Ladungsträgerbeweglichkeit zu erhöhen.
  • Erstens kann die Dotierstoffkonzentration im Kanalgebiet verringert werden. Dadurch verringert sich die Wahrscheinlichkeit von Streuvorgängen von Ladungsträgern im Kanalgebiet, was zu einer Zunahme der Leitfähigkeit des Kanalgebiets führt. Eine Verringerung der Dotierstoffkonzentration im Kanalgebiet beeinflusst die Schwellenspannung der Transistorvorrichtung jedoch erheblich. Dies macht die Verringerung der Dotierstoffkonzentration zu einem weniger attraktiven Ansatz.
  • Zweitens kann die Gitterstruktur im Kanalgebiet verändert werden, indem eine elastische Zugspannung oder eine elastische Druckspannung erzeugt wird. Dies führt zu einer veränderten Beweglichkeit der Elektronen bzw. der Löcher. Abhängig von der Stärke der elastischen Spannung kann eine elastische Druckspannung die Beweglichkeit von Löchern in einer Siliziumschicht deutlich vergrößern. Die Beweglichkeit der Elektronen kann erhöht werden, indem eine Siliziumschicht mit einer elastischen Zugspannung bereitgestellt wird.
  • Ein Verfahren zum Ausbilden eines Feldeffekttransistors, bei dem das Kanalgebiet in verspanntem Silizium ausgebildet wird, wird im Folgenden mit Bezug auf die 1a bis 1d beschrieben.
  • 1a zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 100 in einem ersten Stadium eines Herstellungsverfahrens nach dem Stand der Technik. Die Halbleiterstruktur 100 umfasst ein Substrat 101. Im Substrat 101 befindet sich aktives Gebiet 104. Eine Isoliergrabenstruktur 102 trennt das aktive Gebiet 104 von anderen Elementen der Halbleiterstruktur 100, die in 1a nicht gezeigt sind. Über dem Substrat 101 ist eine Gateelektrode 106 ausgebildet, die von dem Substrat 101 durch eine Gateisolierschicht 105 getrennt ist. Die Gateelektrode 106 ist von einer Deckschicht 107 bedeckt und wird von ersten Seitenwandabstandshaltern 108, 109 flankiert. Das aktive Gebiet 104, die Isoliergrabenstruktur 102, die Gateelektrode 106, die Gateisolierschicht 105 sowie die ersten Seitenwandabstandshalter 108, 109 und die Deckschicht 107 bilden zusammen Teile eines Feldeffekttransistorelements 130.
  • Beim Ausbilden der Halbleiterstruktur 100 wird das Substrat 101 bereitgestellt und die Isoliergrabenstruktur 102 wird mit Hilfe den Fachleuten bekannter Verfahren der Fotolithografie, des Ätzens, der Abscheidung und/oder der Oxidation ausgebildet. Anschließend werden Ionen einer Dotiersubstanz in das Substrat 101 implantiert, um das aktive Gebiet 104 auszubilden. Die Art der Dotiersubstanz entspricht der Dotierung des Kanalgebiets des auszubildenden Feldeffekttransistors. Deshalb werden beim Ausbilden eines Transistors vom n-Typ Ionen einer Dotiersubstanz vom p-Typ implantiert, während Ionen einer Dotiersubstanz vom n-Typ beim Ausbilden eines p-Typ-Transistors implantiert werden.
  • Nach dem Ausbilden des aktiven Gebiets 104 wird ein Oxidationsprozess durchgeführt, um die Gateisolierschicht 105 auszubilden. Danach werden die Gateelektrode 106 und die Deckschicht 107 mit Hilfe den Fachleuten wohlbekannter Abscheidungs-, Ätz- und Fotolithografieprozesse ausgebildet. Anschließend werden die ersten Seitenwandabstandshalter 108, 109 ausgebildet, indem eine Schicht aus einem Abstandshaltermaterial abgeschieden und ein anisotroper Ätzprozess durchgeführt wird, bei dem Teile der Schicht aus Abstandshaltermaterial über im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100 entfernt werden, während Teile der Schicht aus Abstandshaltermaterial, die sich auf den Seitenwänden der Gateelektrode 106 befinden, auf dem Substrat 101 verbleiben und die ersten Seitenwandabstandshalter 108, 109 bilden.
  • Eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses nach dem Stand der Technik ist in 1b gezeigt.
  • Wie dort gezeigt, wird ein Ätzprozess durchgeführt. Der Ätzprozess kann ein isotroper Ätzprozess sein, der dafür ausgelegt ist, selektiv das Material des Substrats 101 zu entfernen und das Material der Deckschicht 107 und der ersten Seitenwandabstandshalter 108, 109 im Wesentlichen intakt zu lassen, beispielsweise ein bekannter Trockenätzprozess. Die Deckschicht 107 und die ersten Seitenwandabstandshalter 108, 109 schützen die Gateelektrode 106, die Gateisolierschicht 105 und ein Kanalgebiet 140 unterhalb der Gateelektrode 106 davor, von einem Ätzmittel angegriffen zu werden, das bei dem Ätzprozess verwendet wird.
  • Teile des Substrats 101 neben der Gateelektrode 106 werden jedoch weggeätzt. Dadurch werden neben der Gateelektrode 106 ein sourceseitiger Hohlraum 110 und ein drainseitiger Hohlraum 111 ausgebildet. Wegen der Isotropie des Ätzprozesses werden Teile des Substrats 101 unter den ersten Seitenwandabstandshaltern 108, 109 und wahlweise auch unter der Gateelektrode 106 entfernt. Deshalb können sich die Vertiefungen 110, 111 unter die Seitenwandabstandshalter 108, 109 und/oder die Gateelektrode 106 erstrecken, wobei die Bodenfläche 150, 151 der Vertiefungen 110, 111 eine etwas abgerundete Form hat.
  • Nach dem Ätzprozess können die Vertiefungen 110, 111 eine raue Oberfläche haben. Wenn, wie unten beschrieben, ein spannungserzeugendes Material über dem Substrat 101 abgeschieden würde, um die Vertiefungen 110, 111 zu füllen, würden Unebenheiten der Bodenfläche der Vertiefungen 110, 111 als Nukleationskeime wirken, was zu einem unerwünschten polykristallinem Wachstum des spannungserzeugenden Materials führen würde. Deshalb wird ein Verfahren zum Verringern der Rauhigkeit der Oberfläche 150, 151 der Vertiefungen durchgeführt.
  • Das Verfahren zum Verringern der Rauhigkeit kann ein Hochtemperatur-Ausbackprozess sein, bei dem Halbleiterstruktur 100 ungefähr 30 Sekunden bis ungefähr 10 Minuten lang eine Temperatur in einem Bereich von ungefähr 800°C bis ungefähr 1000°C ausgesetzt wird. Während des Ausbackprozesses kann sich die Halbleiterstruktur 100 in einer Umgebung befinden, die Wasserstoffgas enthält, das mit den Materialien der Halbleiterstruktur 100 im Wesentlichen nicht chemisch reagiert. Der Hochtemperatur-Ausbackprozess führt zu einer Diffusion von Atomen auf der Oberfläche der Vertiefungen 110, 111. Wegen der Diffusion kann ein Materialtransport stattfinden, der zu einer Verringerung der Rauhigkeit der Oberfläche der Vertiefungen 110, 111 führt.
  • 1c zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in noch einem weiteren Stadium des Herstellungsprozesses.
  • Neben der Gateelektrode 106 werden spannungserzeugende Elemente 114, 115 ausgebildet. Zu diesem Zweck werden die Vertiefungen 110, 111 mit einer Schicht aus einem spannungserzeugenden Material gefüllt. In Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik kann das spannungserzeugende Material Siliziumgermanid enthalten. Wie Fachleute wissen, ist Siliziumgermanid eine Legierung aus Silizium (Si) und Germanium (Ge). Andere Materialien können ebenfalls verwendet werden.
  • Siliziumgermanid ist ein Halbleitermaterial mit einer größeren Gitterkonstante als Silizium. Wenn Siliziumgermanid in den Vertiefungen 110, 111 abgeschieden wird, neigen die Silizium- und Germaniumatome in den spannungserzeugenden Elementen 114, 115 jedoch dazu, sich an die Gitterkonstante des Siliziums im Substrat 101 anzupassen. Deshalb ist die Gitterkonstante des Siliziumgermanids in den spannungserzeugenden Elementen 114, 115 kleiner als die Gitterkonstante eines massiven Siliziumgermanidkristalls. Deshalb steht das Material der spannungserzeugenden Elemente 114, 115 unter einer elastischen Druckspannung.
  • Die spannungserzeugenden Elemente 114, 115 können mit Hilfe von selektivem epitaktischen Aufwachsen ausgebildet werden. Wie die Fachleute wissen, ist das selektive epitaktische Aufwachsen eine Variante der plasmaverstärkten chemischen Dampfabscheidung, bei der Parameter des Abscheideprozesses derart angepasst werden, dass Material nur auf der Oberfläche des Substrats 101 in den Vertiefungen 110, 111 abgeschieden wird, während auf der Oberfläche der ersten Seitenwandabstandshalter 108, 109 und der Deckschicht 107 im Wesentlichen keine Materialabscheidung stattfindet.
  • Da die spannungserzeugenden Elemente 114, 115 unter einer elastischen Druckspannung stehen, üben sie eine Kraft auf Teile des Substrats 101 in der Nähe der Gateelektrode 106 aus, insbesondere auf Teile des Substrats 101 im Kanalgebiet 140. Deshalb wird im Kanalgebiet 140 eine elastische Druckspannung erzeugt.
  • 1d zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in noch einem weiteren Stadium des Herstellungsprozesses nach dem Stand der Technik.
  • Nach dem Ausbilden der spannungserzeugenden Elemente 114, 115 werden die ersten Seitenwandabstandshalter 108, 109 entfernt. Außerdem kann die Deckschicht 107 entfernt werden. Danach werden in Teilen des Substrats 101 und der spannungserzeugenden Elemente 114, 115 ein erweitertes Sourcegebiet 116 und ein erweitertes Draingebiet 117 mit Hilfe eines den Fachleuten bekannten Ionenimplantationsprozesses ausgebildet. Bei dem Ionenimplantationsprozess werden Ionen einer Dotiersubstanz in das Substrat 101 und die spannungserzeugenden Elemente 114, 115 eingebracht. Falls ein Feldeffekttransistor vom n-Typ ausgebildet wird, werden Ionen einer Dotiersubstanz vom n-Typ eingebracht, während bei der Ausbildung eines Transistors vom p-Typ Ionen einer Dotiersubstanz vom p-Typ bereitgestellt werden.
  • Anschließend werden zweite Seitenwandabstandshalter 118, 119 neben der Gateelektrode 106 ausgebildet. Danach wird ein weiterer Ionenimplantationsprozess durchgeführt, um durch Einbringen von Ionen einer Dotiersubstanz ein Sourcegebiet 120 und dein Draingebiet 121 auszubilden.
  • Abschließend kann eine Wärmebehandlung durchgeführt werden, um die Dotiersubstanzen, die beim Ausbilden des erweiterten Sourcegebiets 116, des erweiterten Draingebiets 117, des Sourcegebiets 120 und des Draingebiets 121 eingebracht wurden, zu aktivieren.
  • Ein Nachteil, der mit dem obigen Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik verbunden ist, liegt darin, dass Feldeffekttransistoren vom n-Typ und Feldeffekttransistoren vom p-Typ, die in modernen integrierten Schaltkreisen beide vorhanden sein können, in ihren Kanalgebieten unterschiedliche Arten von elastischen Spannungen benötigen können. Während die Leistungsfähigkeit von Feldeffekttransistoren vom p-Typ erheblich verbessert werden kann, indem ein Kanalgebiet, das unter einer elastischen Druckspannung steht, bereitgestellt wird, kann es vorkommen, dass eine elastische Druckspannung die Leistungsfähigkeit von Feldeffekttransistoren vom n-Typ nicht verbessert oder der Leistungsfähigkeit von Feldeffekttransistoren vom n-Typ sogar abträglich ist. Umgekehrt kann eine elastische Zugspannung die Leistungsfähigkeit von Feldeffekttransistoren vom n-Typ verbessern, kann aber die Leistungsfähigkeit von Feldeffekttransistoren vom p-Typ verschlechtern.
  • Versuche, das oben beschriebene Verfahren zum Ausbilden eines Feldeffekttransistors beim Ausbilden von Halbleiterstrukturen mit Feldeffekttransistoren vom p-Typ, die unter einer elastischen Druckspannung stehen und Feldeffekttransistoren vom n-Typ, die unter einer elastischen Zugspannung stehen, anzuwenden, haben zu komplexen und deshalb teuren Herstellungsverfahren geführt.
  • Ein weiterer Nachteil, der mit dem obigen Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik verbunden ist, besteht darin, dass die Gateelektrode 106 und die Gateisolierschicht 105 erhöhten Temperaturen ausgesetzt sein können, insbesondere bei dem Prozess zur Verringerung der Rauhigkeit, der durchgeführt wird, um die Bodenflächen 150, 151 der Vertiefungen 110, 111 zu glätten. Da in modernen Feldeffekttransistoren die Gateisolierschicht 105 dünn sein kann, können solche erhöhten Temperaturen die Funktionsfähigkeit der Gateisolierschicht 105 negativ beeinflussen.
  • Noch ein weiterer Nachteil, der mit dem obigen Verfahren zum Ausbilden eines Feldeffekttransistors nach dem Stand der Technik verbunden ist, ist, das wegen des Abstands zwischen den spannungserzeugenden Elementen 114, 115 und dem Kanalgebiet 140 die elastische Spannung in dem Kanalgebiet 140 kleiner als die elastische Spannung in den spannungserzeugenden Elementen 114, 115 sein kann. Dies kann die erreichbare Verbesserung der Ladungsträgerbeweglichkeit verringern.
  • Die US 7 037 770 B2 offenbart ein Verfahren zum Herstellen von verspannten, versetzungsfreien Kanälen von CMOS-Bauteilen. In einem SOI-Substrat werden, jeweils in den Kanalbereichen von NMOS- und PMOS-Transistoren, Gräben gebildet, die mit Siliziumgermanid und Silizium bzw. Siliziumkarbid und Silizium gefüllt werden, um in den Kanälen der Transistoren, die in dem abgeschiedenen Siliziummaterial gebildet werden, geeignete Verspannungen zu erzeugen. Über den (Silizium-)Kanalgebieten werden jeweils Gateisolationsschichten und Gateelektroden angeordnet.
  • Die US 6 399 970 B2 offenbart einen Feldeffekttransistor mit einer Silizium/Siliziumgermaniumkarbidkanalzone, wobei die Source/Drain-Gebiete durch Materialaustausch gebildet werden.
  • Die vorliegende Erfindung bezieht sich auf Verfahren zum Ausbilden einer Halbleiterstruktur sowie auf Halbleiterstrukturen, die es ermöglichen, einige oder alle der oben erwähnten Nachteile zu vermeiden oder zumindest zu verringern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren der Ansprüche 1 und 11 und die Vorrichtung des Anspruches 18 gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den beigefügten Patentansprüchen definiert und werden anhand der folgenden ausführlichen Beschreibung besser ersichtlich, wenn diese mit Bezug auf die beigefügten Zeichnungen verwendet wird.
  • Es zeigen:
  • 1a bis 1d schematische Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsprozesses nach dem Stand der Technik;
  • 2a bis 2c schematische Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 3a bis 3c zeigen schematische Querschnittsansichten einer Halbleiterstruktur in Stadien eines Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In machen Ausführungsformen der vorliegenden Erfindung wird in den Kanalgebieten von Feldeffekttransistoren eine elastische Spannung erzeugt, indem Kanalgebiete, die ein anderes Halbleitermaterial als Teil des Substrats neben und/oder unter den Kanalgebieten enthalten, bereitgestellt werden. Die Kanalgebiete können ausgebildet werden, indem Vertiefungen in einem Substrat mit einem Material gefüllt werden, das sich von dem Substratmaterial unterscheidet und über den Vertiefungen Gateelektroden ausgebildet werden. Wenn sich unter dem Kanalgebiet ein Material mit einer Gitterkostante, die kleiner als die Gitterkonstante des Materials des Kanalgebiets ist, befindet, kann in dem Kanalgebiet eine elastische Druckspannung erzeugt werden. Wenn sich unter dem Kanalgebiet ein Material mit einer Gitterkonstante, die größer als die Gitterkonstante des Materials des Kanalgebiets ist, befindet, kann sich in dem Kanalgebiet eine elastische Zugspannung ausbilden.
  • Wenn jedoch ein Material, das eine Gitterkonstante hat, die sich von der Gitterkonstante des Materials in dem Kanalgebiet unterscheidet, in Source- und Draingebieten neben dem Kanalgebiet bereitgestellt wird, kann man ein Kanalgebiet, das unter einer elastischen Druckspannung steht, erhalten, wenn die Gitterkonstante des Materials im Source- und im Draingebiet größer als die Gitterkonstante des Materials des Kanalgebiets ist. Umgekehrt kann man eine elastische Zugspannung erhalten, wenn die Gitterkonstante des Materials des Kanalgebiets kleiner als die Gitterkonstante des Materials des Source- und des Draingebiets ist.
  • In Ausführungsformen der vorliegenden Erfindung, in denen das Kanalgebiet eines Feldeffekttransistors ausgebildet wird, indem eine Vertiefung mit einem Material gefüllt wird, das eine andere Gitterkonstante als das Substratmaterial hat, kann ein Einfluss des Materials neben dem Kanalgebiet auf den elastischen Spannungszustand des Kanalgebiets größer als ein Einfluss des Materials unter dem Kanalgebiet sein. Deshalb kann man eine elastische Druckspannung im Kanalgebiet eines Feldeffekttransistors erhalten, wenn die Vertiefung unter seiner Gateelektrode mit einem Material gefüllt wird, das eine kleinere Gitterkonstante als das Substratmaterial hat. Umgekehrt kann man eine elastische Zugspannung im Kanalgebiet erhalten, wenn man die Vertiefung unter der Gateelektrode mit einem Material füllt, das eine größere Gitterkonstante als das Substratmaterial hat.
  • In manchen Ausführungsformen der vorliegenden Erfindung kann das Kanalgebiet Silizium enthalten. Eine elastische Zugspannung im Kanalgebiet kann erhalten werden, wenn ein Kanalgebiet aus Silizium in einem Substratbereich, der Siliziumcarbid enthält, ausgebildet wird, während eine elastische Druckspannung in einem Kanalgebiet aus Silizium erhalten werden kann, indem das Kanalgebiet in einem Substratbereich ausgebildet wird, der Siliziumgermanid enthält. Die elastische Spannung in dem Kanalgebiet kann ferner variiert werden, indem das Kanalgebiet in einem elastisch verspannten Substratbereich ausgebildet wird, beispielsweise in einer Schicht aus einem Material, das eine intrinsische elastische Spannung aufweist.
  • Weitere Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die 2a bis 2c beschrieben.
  • 2a zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 200 in einem ersten Stadium eines Herstellungsprozesses gemäß der vorliegenden Erfindung.
  • Die Halbleiterstruktur 200 umfasst ein Substrat 201. Das Substrat 201 umfasst eine Schicht 202 aus einem elektrisch isolierenden Material und eine Schicht 203 aus einem ersten Halbleitermaterial, die über dem Substrat 201 ausgebildet ist. Somit weist das Substrat 201 an seiner Oberfläche das erste Halbleitermaterial 203 auf. Das Substrat 201 umfasst ferner eine Isoliergrabenstruktur 204, die einen ersten Teil 220 und einen zweiten Teil 221 der Halbleiterstruktur elektrisch voneinander isoliert. Eine Maske 205, die den ersten Teil 220 der Halbleiterstruktur 200 bedeckt und eine Öffnung 206 aufweist, wird über der Halbleiterstruktur 200 ausgebildet.
  • Beim Ausbilden der Halbleiterstruktur 200 kann zuerst das Substrat 201 bereitgestellt werden. Das Substrat 201 kann ein Halbleitermaterial, beispielsweise Silizium, enthalten. Auf dem Substrat 201 kann die Schicht 202 aus elektrisch isolierenden Material ausgebildet werden, beispielsweise, indem das Substrat 201 oxidiert wird und/oder indem ein Abscheideprozess eines den Fachleuten wohlbekannten Typs wie beispielsweise eine chemische Dampfabschneidung oder eine plasmaverstärkte chemische Dampfabscheidung durchgeführt wird.
  • Das Ausbilden der Schicht 203 aus dem ersten Halbleitermaterial kann ein Bonden eines Hilfssubstrats (nicht gezeigt) an das Substrat 201 umfassen. Das Hilfssubstrat umfasst das erste Halbleitermaterial. In manchen Ausführungsformen der vorliegenden Erfindung kann das erste Halbleitermaterial ein Material sein, das eine größere Gitterkonstante als Silizium hat, beispielsweise Siliziumgermanid. In anderen Ausführungsformen kann das erste Halbleitermaterial ein Material sein, das eine kleinere Gitterkonstante als Silizium hat, beispielsweise Siliziumcarbid. In noch weiteren Ausführungsformen können andere Materialien als Siliziumgermanid und Siliziumcarbid verwendet werden. Den Fachleuten wohlbekannte Bonding-Techniken wie etwa das anodische Bonden können verwendet werden, um das Hilfssubstrat an das Substrat 201 zu bonden. Anschließend kann das Hilfssubstrat gespalten werden. Ein Teil des Hilfssubstrats, der nach dem Spaltprozess auf dem Substrat 201 verbleibt, bildet die Schicht 203 aus dem ersten Halbleitermaterial.
  • Vor dem Bonden des Hilfssubstrats an das Substrat 201 kann eine Implantation von Wasserstoff in das Hilfssubstrat 203 durchgeführt werden. Zu diesem Zweck kann eine Oberfläche des Hilfssubstrats mit Wasserstoffionen bestrahlt werden. Die Wasserstoffionen dringen in das Hilfssubstrat ein und werden in einer Tiefe gestoppt, die von der Energie der Ionen und ihrem Einfallswinkel abhängen kann. Anschließend werden die Ionen neutralisiert und in das Hilfssubstrat eingebaut. Die Energie der Ionen und/oder ihr Einfallswinkel werden so angepasst, dass eine mäßig große Wasserstoffmenge in einer Tiefe eingebaut wird, die der gewünschten Dicke der Schicht 203 aus dem ersten Halbleitermaterial entspricht.
  • Nach der Implantation der Wasserstoffionen wird die bestrahlte Oberfläche des Hilfssubstrats mit der Schicht 202 aus elektrisch isolierendem Material in Kontakt gebracht und der Boding-Prozess wird durchgeführt. Anschließend wird das Hilfssubstrat gespaltet, beispielsweise, indem ein Wasserstrahl unter hohem Druck auf die Halbleiterstruktur 200 gerichtet wird. Da die Anwesenheit des Wasserstoffs die mechanische Stabilität des Hilfssubstrats verringert, bricht das Hilfssubstrat in der Tiefe auseinander, bis zu der der Wasserstoff implantiert wurde.
  • Die Schicht 202 aus elektrisch isolierendem Material muss nicht bereitgestellt werden. In anderen Ausführungsformen kann die Schicht 203 aus dem ersten Halbleitermaterial auf dem Substrat 201 ausgebildet werden, ohne dass eine Zwischenschicht aus isolierendem Material vorhanden ist. In solchen Ausführungsformen kann die Schicht 203 ausgebildet werden, indem ein Hilfssubstrat, das das erste Halbleitermaterial enthält, an das Substrat 201 gebondet wird, wobei auf dem Substrat 201 keine Schicht aus isolierendem Material bereitgestellt wird.
  • Das Ausbilden der Schicht 203 mit Hilfe eines Bonding-Prozesses kann ein Bereitstellen der Schicht 203 aus dem ersten Halbleitermaterial mit einer geringen intrinsischen elastischen Spannung oder im Wesentlichen überhaupt keiner intrinsischen elastischen Spannung ermöglichen.
  • Alternativ kann die Schicht 203 aus dem ersten Halbleitermaterial mit Hilfe eines den Fachleuten bekannten Abscheideverfahrens ausgebildet werden, beispielsweise mit Hilfe einer chemischen Dampfabscheidung und/oder einer plasmaverstärkten chemischen Dampfabscheidung. In Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial eine andere Gitterkonstante hat als das Material des Substrats 201, kann das Ausbilden der Schicht 203 aus dem ersten Halbleitermaterial mit Hilfe eines Abscheideverfahrens zum Entstehen einer intrinsischen elastischen Spannung in der Schicht 203 führen.
  • Teilchen, die auf dem Substrat 201 abgeschieden werden, neigen dazu, sich an die Struktur des Kristallgitters des Substrats 201 anzupassen. Deshalb kann sich die Gitterkonstante des ersten Halbleitermaterials von der Gitterkonstante des ersten Halbleitermaterials in einem massiven Kristall unterscheiden, wenn es auf dem Substrat 201 abgeschieden wird. Wenn die Gitterkonstante des ersten Halbleitermaterials im massiven Kristall größer als die Gitterkonstante des Materials des Substrats 201 ist, können sich die Atome in der Schicht 203 in einem geringeren Abstand anordnen als in einem massiven Kristall. Deshalb steht die Schicht 203 aus dem ersten Halbleitermaterial unter einer elastischen Druckspannung. Dies kann beispielsweise dann der Fall sein, wenn das Substrat 201 aus Silizium besteht und die Schicht 203 aus Siliziumgermanid besteht.
  • Umgekehrt können sich die Atome in der Schicht 203 in einem größeren Abstand als in einem massiven Kristall des ersten Halbleitermaterials anordnen, wenn das erste Halbleitermaterial im massiven Kristall eine kleinere Gitterkonstante als das Material des Substrats 201 hat, und die Schicht 203 kann dann unter einer elastischen Zugspannung stehen. Dies kann beispielsweise dann der Fall sein, wenn das Substrat 201 aus Silizium besteht und die Schicht 203 aus Siliziumcarbid besteht.
  • In manchen Ausführungsformen kann die Schicht 203 bearbeitet werden, um eine Relaxation der intrinsischen elastischen Spannung in der Schicht 203 zu erreichen. Zu diesem Zweck kann die Schicht 203 mit Ionen bestrahlt und/oder einer Wärmebehandlung unterzogen werden. Dabei können sich in der Schicht 203 Gitterdefekte ausbilden. Die Anwesenheit der Gitterdefekte kann dazu führen, dass der Abstand zwischen den Atomen in der Schicht 203 mehr dem Abstand zwischen Atomen in einem massiven Kristall des ersten Halbleitermaterials entspricht. Dadurch kann die intrinsische elastische Spannung in der Schicht 203 verringert werden.
  • Somit kann die intrinsische elastische Spannung in der Schicht 203 aus dem ersten Halbleitermaterial durch eine Auswahl des Verfahrens, das beim Ausbilden der Schicht 203 verwendet wird und/oder durch Bearbeiten der Schicht 203 gesteuert werden.
  • Nach dem Ausbilden der Schicht 203 aus dem ersten Halbleitermaterial wird in der Schicht 203 aus dem ersten Halbleitermaterial die Isoliergrabenstruktur 204 ausgebildet. Zu diesem Zweck können den Fachleuten wohlbekannte Verfahren der Fotolithografie, des Ätzens, der Oxidation und/oder der Abscheidung verwendet werden.
  • In manchen Ausführungsformen der vorliegenden Erfindung werden weder die Schicht 202 aus elektrisch isolierendem Material noch die Schicht 203 aus dem ersten Halbleitermaterial ausgebildet. Stattdessen kann das Substrat 201 ein massives Substrat sein, das aus dem ersten Halbleitermaterial besteht.
  • Die Maske 205 wird über der Halbleiterstruktur 200 ausgebildet. Die Maske 205 umfasst eine Öffnung 206, die sich in dem ersten Teil 220 der Halbleiterstruktur 200 befindet. Die Maske 205 muss sich nicht über den zweiten Teil 221 der Halbleiterstruktur 221 erstrecken. Somit kann die Schicht 203 aus dem ersten Halbleitermaterial im zweiten Teil 221 freiliegen. Die Maske 205 kann einen Fotoresist enthalten. In anderen Ausführungsformen der vorliegenden Erfindung kann die Maske 205 eine Hartmaske sein, die beispielsweise Siliziumdioxid, Siliziumnitrid und/oder Siliziumoxynitrid enthalten kann.
  • Ein Ätzprozess, der dafür ausgelegt ist, Teile des ersten Halbleitermaterials 203 zu entfernen, wird durchgeführt. Ein Ätzmittel, das bei dem Ätzprozess verwendet wird, wird so ausgewählt, dass das Material der Maske 205 von dem Ätzmittel im Wesentlichen nicht angegriffen oder in einem geringeren Maß angegriffen wird als das erste Halbleitermaterial. Somit schützt die Maske 205 Teile der Schicht 203 unter der Maske 205 davor, von dem Ätzmittel angegriffen zu werden.
  • In einer Ausführungsform kann der Ätzprozess ein Trockenätzprozess sein. Wie die Fachleute wissen, erzeugt beim Trockenätzen, das auch als Plasmaätzen, reaktives Ionenätzen oder ionenverstärktes Ätzen bekannt ist, eine Glimmentladung im Radiofrequenzbereich aus einem relativ reaktionsträgen molekularen Gas eine chemische reaktionsfreudige Teilchensorte, wie etwa Atome, Radikale und Ionen. Das Ätzgas wird so ausgewählt, dass eine erzeugte Teilchensorte chemisch mit dem zu ätzenden Material reagiert, wobei ein flüchtiges Reaktionsprodukt entsteht.
  • Bei dem Ätzprozess wird von Teilen der Schicht 203 aus dem ersten Halbleitermaterial unter der Öffnung 206 und im zweiten Teil 221 der Halbleiterstruktur 200 Material entfernt. Dadurch verringert sich die Dicke der Schicht 203 in diesen Bereichen und in der Schicht 203 wird unter der Öffnung 206 eine Vertiefung 207 (siehe 2b) ausgebildet. Der Ätzprozess kann beendet werden, bevor die Teile der Schicht 203 unter der Öffnung 206 und im zweiten Teil 221 der Halbleiterstruktur 200 vollständig entfernt sind. Dadurch ist eine Tiefe d der Vertiefung kleiner als eine Dicke t der Schicht 203 und eine dünne Schicht 203a aus dem ersten Halbleitermaterial verbleibt am Boden der Vertiefung 207 und im zweiten Teil 221 der Halbleiterstruktur 200. Eine Dicke t – d der Schicht aus dem ersten Halbleitermaterial am Boden der Vertiefung kann einen Wert in einem Bereich von ungefähr 5 nm bis 20 nm (50 Å bis ungefähr 200 Å), insbesondere einen Wert von ungefähr 10 nm (100 Å) haben.
  • Ein Abscheideprozess, der dafür ausgelegt ist, ein zweites Halbleitermaterial 208 abzuscheiden, wird durchgeführt. Das zweite Halbleitermaterial kann ein Material mit einer anderen Gitterkonstante als das erste Halbleitermaterial 203 sein. In Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial 203 Siliziumgermanid oder Siliziumcarbid enthält, kann das zweite Halbleitermaterial Silizium enthalten.
  • In manchen Ausführungsformen der vorliegenden Erfindung kann das zweite Halbleitermaterial 208 mit Hilfe eines selektiven epitaktischen Aufwachsprozesses abgeschieden werden. Wie die Fachleute wissen, ist das selektive epitaktische Aufwachsen eine Variante der plasmaverstärkten chemischen Dampfabscheidung, bei der Parameter des Abscheideprozesses wie etwa die Temperatur, der Druck und die Zusammensetzung der gasförmigen Ausgangsstoffe, sowie eine Leistung und eine Frequenz einer Wechselspannung mit Radiofrequenz, die während des Abscheideprozesses angelegt wird, so angepasst sind, dass eine Abscheidung von Material auf den Teilen der Schicht 203 aus dem ersten Halbleitermaterial, die an den Seitenwänden und auf dem Boden der Vertiefung 207 frei liegen, sowie im zweiten Teil 221 der Halbleiterstruktur 200 stattfindet, während auf der Maske 205 und der Isoliergrabenstruktur 204 im Wesentlichen kein Material abgeschieden wird. Dadurch wird die Vertiefung 207 mit dem zweiten Halbleitermaterial gefüllt und im zweiten Teil 221 der Halbleiterstruktur 200 wird eine Schicht 208 aus dem zweiten Halbleitermaterial ausgebildet.
  • Wenn das zweite Halbleitermaterial 208 über dem ersten Halbleitermaterial am Boden und an den Seitenwänden der Vertiefung 207 sowie über dem ersten Halbleitermaterial im zweiten Teil 221 der Halbleiterstruktur 200 abgeschieden wird, kann die Anordnung der Atome des zweiten Halbleitermaterials 208 von dem Kristallgitter des ersten Halbleitermaterials beeinflusst werden. Somit kann, abhängig von der Gitterkonstante des ersten Halbleitermaterials und möglicherweise auch weiteren Parametern, wie etwa der Orientierung von Grenzflächen zwischen dem ersten Halbleitermaterial und dem zweiten Halbleitermaterial, der Abstand zwischen den Atomen größer oder kleiner als die Gitterkonstante des zweiten Halbleitermaterials im massiven Kristall sein. Deshalb kann das zweite Halbleitermaterial einer elastischen Zugspannung oder einer elastischen Druckspannung ausgesetzt sein.
  • Das zweite Halbleitermaterial in der Vertiefung 207 kann sowohl von dem ersten Halbleitermaterial 203 an den Seitenwänden der Vertiefung 207 als auch von dem ersten Halbleitermaterial 203 am Boden der Vertiefung beeinflusst werden. Im Gegensatz dazu kann die Schicht 208 aus dem zweiten Halbleitermaterial nur von der Schicht aus dem ersten Halbleitermaterial 203 im zweiten Teil 221 der Halbleiterstruktur 200 beeinflusst werden, die sich unter der Schicht 208 befindet und eine Dicke hat, die wesentlich kleiner als die Dicke der Schicht 208 sein kann.
  • In Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial 203 eine größere Gitterkonstante als das zweite Halbleitermaterial 208 hat, was beispielsweise der Fall sein kann, wenn das erste Halbleitermaterial Siliziumgermanid enthält und das zweite Halbleitermaterial Silizium enthält, kann das zweite Halbleitermaterial in der Vertiefung 207 unter einer elastischen Druckspannung stehen. Der Einfluss des ersten Halbleitermaterials neben der Vertiefung 207, der zum Entstehen einer elastischen Druckspannung führen kann, kann größer als der Einfluss des ersten Halbleitermaterials am Boden der Vertiefung sein. Deshalb kann die elastische Druckspannung, die von dem ersten Halbleitermaterial 203 neben der Vertiefung 207 erzeugt wird, die elastische Zugspannung, die von dem ersten Halbleitermaterial 203 am Boden der Vertiefung 207 erzeugt wird, überwiegen.
  • Das zweite Halbleitermaterial in der Schicht 208 kann jedoch im Wesentlichen nur von dem ersten Halbleitermaterial 203 unter der Schicht 208 beeinflusst werden. Deshalb kann in Ausführungsformen der vorliegenden Erfindung, in denen die Gitterkonstante des zweiten Halbleitermaterials 208 kleiner als die Gitterkonstante des ersten Halbleitermaterials ist, in der Schicht 208 eine elastische Zugspannung erzeugt werden.
  • Umgekehrt kann in Ausführungsformen der vorliegenden Erfindung, in denen die Gitterkonstante des zweiten Halbleitermaterials 208 größer als die Gitterkonstante des ersten Halbleitermaterials 203 ist, beispielsweise in Ausführungsformen, in denen das erste Halbleitermaterial Siliziumcarbid enthält und das zweite Halbleitermaterial Silizium enthält, in dem zweiten Halbleitermaterial in der Vertiefung 207 eine elastische Zugspannung erzeugt werden und in der Schicht 208 aus dem zweiten Halbleitermaterial eine elastische Druckspannung erzeugt werden.
  • Folglich können die Schicht 208 und das Halbleitermaterial in der Vertiefung 207 unterschiedlich elastisch verspannt sein.
  • Die elastische Spannung des zweiten Halbleitermaterials in der Vertiefung 207 und in der Schicht 208 kann ferner von der elastischen Spannung des ersten Halbleitermaterials beeinflusst werden. Eine intrinsische elastische Zugspannung des ersten Halbleitermaterials kann die elastische Zugspannung, die in dem zweiten Halbleitermaterial 208 erzeugt wird, verstärken, während eine intrinsische elastische Druckspannung des ersten Halbleitermaterials 203 die elastische Spannung, die in dem zweiten Halbleitermaterial 208 erzeugt wird, verringern kann. Umgekehrt kann eine elastische Zugspannung des ersten Halbleitermaterials 203 die elastische Druckspannung des zweiten Halbleitermaterials 208 verringern, während eine elastische Druckspannung des ersten Halbleitermaterials 203 die elastische Druckspannung des zweiten Halbleitermaterials 208 verstärken kann. Folglich kann der elastische Spannungszustand des zweiten Halbleitermaterials 208 in der Vertiefung 207 gesteuert werden, indem die intrinsische elastische Spannung des ersten Halbleitermaterials 203 variiert wird, was durch eine entsprechende Anpassung der Prozesse, die beim Ausbilden der Schicht 203 verwendet werden und/oder durch Bearbeiten der Schicht 203 geschehen kann, wie oben genauer ausgeführt wurde.
  • 2c zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 200 in einem weiteren Stadium des Herstellungsprozesses gemäß der vorliegenden Erfindung.
  • Nach der Abscheidung des zweiten Halbleitermaterials 208 kann die Maske 205 von der Halbleiterstruktur 200 entfernt werden. In Ausführungsformen der vorliegenden Erfindung, in denen die Maske 205 einen Fotoresist umfasst, kann dies mit Hilfe eines bekannten Resiststripprozesses geschehen. In anderen Ausführungsformen, in denen die Maske 205 eine Hartmaske ist, kann die Maske 205 mit Hilfe eine Ätzprozesses entfernt werden, der dafür ausgelegt ist, selektiv das Material der Maske 205 zu entfernen und das erste Halbleitermaterial 203, das zweite Halbleitermaterial 208 und ein Material der Isoliergrabenstruktur 204 im Wesentlichen unversehrt zu lassen.
  • In machen Ausführungsformen der vorliegenden Erfindung kann nach der Abscheidung des zweiten Halbleitermaterials 208 ein Planarisierungsprozess durchgeführt werden, beispielsweise ein chemisch-mechanischer Polierprozess.
  • Wie die Fachleute wissen, wird beim chemisch-mechanischen Polieren die Halbleiterstruktur 200 relativ zu einem Polierkissen bewegt. Ein Poliermittel, das eine chemische Verbindung enthält, die chemisch mit Materialien auf der Oberfläche der Halbleiterstruktur 200 reagiert, wird einer Grenzfläche zwischen dem Polierkissen und der Halbleiterstruktur 200 zugeführt. Produkte der chemischen Reaktion werden durch Schleifmittel im Poliermittel und/oder im Polierkissen entfernt.
  • Bei dem Planarisierungsprozess können Unebenheiten der Oberfläche der Halbleiterstruktur 200, die beispielsweise während der Abscheidung des zweiten Halbleitermaterials 208 erzeugt werden können, entfernt oder verringert werden. Dadurch kann man eine im Wesentlichen flache Oberfläche der Halbleiterstruktur 200 erhalten.
  • In manchen Ausführungsformen der vorliegenden Erfindung wird die Maske 205 vor dem Planarisierungsprozess nicht entfernt. In solchen Ausführungsformen kann die Maske 205 während der Planarisierung der Halbleiterstruktur 200 entfernt werden. Dadurch kann die Anzahl der Verarbeitungsschritte, die zur Herstellung der Halbleiterstruktur 200 erforderlich sind, vorteilhafterweise verringert werden.
  • In noch weiteren Ausführungsformen der vorliegenden Erfindung kann das zweite Halbleitermaterial 208 mit Hilfe eines nicht selektiven Abscheidungsprozesses abgeschieden werden, bei dem das zweite Halbleitermaterial 208 nicht nur in der Vertiefung 207 und im zweiten Teil 221 der Halbleiterstruktur 200 abgeschieden wird, sondern auch auf der Maske 205 und/oder der Isoliergrabenstruktur 204. In solchen Ausführungsformen kann der Planarisierungsprozess dazu verwendet werden, sowohl die Maske 205 als auch das darauf abgeschiedene zweite Halbleitermaterial 208 zu entfernen.
  • Im ersten Teil 220 der Halbleiterstruktur wird ein erster Feldeffekttransistor 230 ausgebildet. Zu diesem Zweck wird über der Vertiefung 207 im ersten Teil 220 der Halbleiterstruktur 200 eine Gateelektrode 210 bereitgestellt. Eine Gateisolierschicht 209 trennt die erste Gateelektrode 210 von dem zweiten Halbleitermaterial in der Vertiefung 207. Im zweiten Teil 221 der Halbleiterstruktur 200 wird ein zweiter Feldeffekttransistor 240 ausgebildet. Der zweite Feldeffekttransistor 240 umfasst eine zweite Gateelektrode 212, die von der Schicht 208 aus dem zweiten Halbleitermaterial durch eine Gateisolierschicht 211 getrennt wird.
  • Die erste Gateelektrode 210 und die zweite Gateelektrode 212 sowie die Gateisolierschichten 209, 211 können mit Hilfe den Fachleuten wohlbekannter Verfahren der Oxidation, der Abscheidung, der Fotolithografie und des Ätzens ausgebildet werden. Bekannte fortschrittliche Ausrichtungsprozesse können verwendet werden, um die erste Gateelektrode 210 im Wesentlichen an der Vertiefung 207 auszurichten.
  • Nach dem Ausbilden der ersten Gateelektrode 210 und der zweiten Gateelektrode 212 können neben der ersten Gateelektrode 210 ein Sourcegebiet 215 und ein Draingebiet 216 sowie eine Seitenwandabstandshaltestruktur 212 ausgebildet werden. Entsprechend können neben der zweiten Gateelektrode 212 ein Sourcegebiet 217, ein Draingebiet 218 und eine Seitenwandabstandshaltestruktur 214 ausgebildet werden. Dies kann mit Hilfe wohlbekannter Techniken der Ionenimplantation, der Abscheidung und des Ätzens geschehen.
  • Kanalgebiete des ersten Feldeffekttransistors 230 und des zweiten Feldeffekttransistors 240 befinden sich in der Vertiefung 207, die mit dem zweiten Halbleitermaterial gefüllt ist bzw. in der Schicht 208 aus dem zweiten Halbleitermaterial. Dadurch können die Kanalgebiete der Feldeffekttransistoren elastisch verspannt sein, wobei sich die elastische Spannung im Kanalgebiet des ersten Feldeffekttransistors von der elastischen Spannung im Kanalgebiet des zweiten Feldeffekttransistors unterscheiden kann.
  • Die Feldeffekttransistoren 230, 240 im ersten Teil 220 und im zweiten Teil 221 der Halbleiterstruktur 200 können Feldeffekttransistoren eines unterschiedlichen Typs sein. Beispielsweise kann in Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial Siliziumgermanid umfasst und das zweite Halbleitermaterial Silizium umfasst, die elastische Druckspannung des Siliziums in der Vertiefung 207 verwendet werden, um die Leistungsfähigkeit des ersten Feldeffekttransistors 230 zu verbessern, insbesondere wenn der erste Feldeffekttransistor 230 ein Feldeffekttransistor vom p-Typ ist. In solchen Ausführungsformen kann der zweite Feldeffekttransistor ein Feldeffekttransistor vom n-Typ sein. Umgekehrt kann in Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial Siliziumcarbid umfasst und das zweite Halbleitermaterial Silizium umfasst, der erste Feldeffekttransistor 230 ein Feldeffekttransistor vom n-Typ sein und der zweite Feldeffekttransistor 240 kann ein Feldeffekttransistor vom p-Typ sein.
  • Weitere Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die 3a bis 3c beschrieben.
  • 3a zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 300 in einem ersten Stadium eines Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die Halbleiterstruktur 300 umfasst ein Substrat 301. Das Substrat 301 umfasst zumindest an seiner Oberfläche 330 ein erstes Halbleitermaterial. In manchen Ausführungsformen der vorliegenden Erfindung kann das erste Halbleitermaterial Siliziumgermanid sein. In anderen Ausführungsformen kann das erste Halbleitermaterial Siliziumcarbid sein. Andere Materialien können ebenfalls verwendet werden.
  • In manchen Ausführungsformen der vorliegenden Erfindung kann das Substrat 301 ein massives Substrat sein, das aus dem ersten Halbleitermaterial besteht. In anderen Ausführungsformen kann das Substrat 301 eine Schicht aus dem ersten Halbleitermaterial umfassen, die auf einer Oberfläche eines Wafers ausgebildet ist, der ein anderes Material umfasst, beispielsweise auf einer Oberfläche eines Siliziumwafers. In solchen Ausführungsformen kann die Schicht 301 aus dem ersten Halbleitermaterial mit Hilfe von Techniken des Bondens und/oder der Abscheidung ausgebildet werden, ähnlich dem Ausbilden der Schicht 203 in den oben mit Bezug auf die 2a bis 2c beschriebenen Ausführungsformen der vorliegenden Erfindung.
  • Auf dem Substrat 301 kann eine Schicht 302 aus einem elektrisch isolierenden Material, beispielsweise aus Siliziumdioxid, Siliziumnitrid und/oder Siliziumoxynitrid, bereitgestellt werden. Die Schicht 302 kann mit Hilfe bekannter Verfahren der Abscheidung und/oder der Oxidation ausgebildet werden. Über der Schicht 302 wird eine Schicht 303 aus dem zweiten Halbleitermaterial bereitgestellt. Die Schicht 303 kann mit Hilfe von Techniken des Bondens und/oder der Abscheidung ähnlich denen, die oben mit Bezug auf die 2a bis 2c beschrieben wurden, ausgebildet werden, wobei eine intrinsische elastische Spannung der Schicht 303 variiert werden kann, indem die Technik, die beim Ausbilden der Schicht 303 verwendet wird, angepasst wird und/oder indem die Schicht 303 bearbeitet wird. Das zweite Halbleitermaterial 303 kann eine andere Zusammensetzung aufweisen als das erste Halbleitermaterial 301. Beispielsweise kann in Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial Siliziumgermanid umfasst, das zweite Halbleitermaterial 303 Siliziumcarbid umfassen. Umgekehrt kann in Ausführungsformen, in denen das erste Halbleitermaterial 301 Siliziumcarbid umfasst, das zweite Halbleitermaterial Siliziumgermanid umfassen. Andere Materialien können ebenfalls verwendet werden.
  • In manchen Ausführungsformen der vorliegenden Erfindung kann die Schicht 302 aus elektrisch isolierendem Material weggelassen werden. In solchen Ausführungsformen kann die Schicht 303 aus dem zweiten Halbleitermaterial an das Substrat 301 gebondet werden und/oder auf diesem abgeschieden werden, ohne dass sich zwischen dem Substrat 301 und der Schicht 303 aus dem zweiten Halbleitermaterial ein elektrisch isolierendes Material befindet.
  • In der Schicht 303 aus dem zweiten Halbleitermaterial wird eine Isoliergrabenstruktur 304 ausgebildet. Die Isoliergrabenstruktur 304 umfasst einen oder mehrere Gräben, die mit einem elektrisch isolierenden Material wie etwa Siliziumdioxid und/oder Siliziumnitrid gefüllt sind und isoliert einen ersten Teil 320 und einen zweiten Teil 321 der Halbleiterstruktur 300 elektrisch voneinander.
  • Über der Halbleiterstruktur 300 wird eine erste Maske 305 ausgebildet. Die erste Maske 305 bedeckt den zweiten Teil 321 der Halbleiterstruktur 300 und bedeckt den ersten Teil 320 der Halbleiterstruktur 300 nicht. Die erste Maske 305 kann einen Fotoresist umfassen oder kann eine Hartmaske, die beispielsweise Siliziumdioxid und/oder Siliziumnitrid umfasst, sein. Die erste Maske 305 kann mit Hilfe bekannter Verfahren der Fotolithografie, der Abscheidung und/oder des Ätzens ausgebildet werden.
  • 3b zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 300 in einem späteren Stadium des Herstellungsprozesses.
  • Nach dem Ausbilden der ersten Maske 305 wird ein Ätzprozess durchgeführt. Der Ätzprozess, der in manchen Ausführungsformen der vorliegenden Erfindung ein Trockenätzprozess sein kann, ist dafür ausgelegt, das zweite Halbleitermaterial in der Schicht 303 und das elektrisch isolierende Material der Schicht 302 zu entfernen und das Material der ersten Maske 305 im Wesentlichen unversehrt zu lassen oder das Material der ersten Maske 305 mit einer geringeren Ätzrate zu entfernen als das Material der Schichten 302, 303. Dadurch werden Teile der Schichten 302, 303, die sich im ersten Teil 320 der Halbleiterstruktur 300 befinden, bei dem Ätzprozess entfernt, während die erste Maske 305 Teile der Schichten 302, 303 im zweiten Teil 321 der Halbleiterstruktur 300 davor schützt, geätzt zu werden.
  • Eine Schicht 306 aus dem ersten Halbleitermaterial wird über dem ersten Teil 320 der Halbleiterstruktur 300 abgeschieden. In manchen Ausführungsformen der vorliegenden Erfindung kann die Schicht 306 mit Hilfe eines selektiven epitaktischen Aufwachsprozesses ausgebildet werden, der so angepasst ist, dass das erste Halbleitermaterial auf dem Substrat 301, das im ersten Teil 320 der Halbleiterstruktur 300 freiliegt, abgeschieden wird, während auf der ersten Maske 305 im Wesentlichen keine Abscheidung stattfindet.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann die Schicht 306 mit Hilfe eines nicht selektiven Aufwachsprozesses ausgebildet werden, bei dem eine Abscheidung des ersten Halbleitermaterials auch auf der Maske 305 stattfindet. In solchen Ausführungsformen können das erste Halbleitermaterial, das im zweiten Teil 321 der Halbleiterstruktur 300 abgeschieden wurde sowie die erste Maske 305 mit Hilfe eines Planarisierungsprozesses, beispielsweise eines chemisch-mechanischen Polierprozesses, entfernt werden.
  • In Ausführungsformen der vorliegenden Erfindung, in denen die Schicht 306 aus dem ersten Halbleitermaterial mit Hilfe eines selektiven epitaktischen Aufwachsprozesses ausgebildet wird, kann die erste Maske 305 mit Hilfe eines den Fachleuten bekannten Resiststripverfahrens oder mit Hilfe eines chemisch-mechanischen Polierprozesses entfernt werden. Ein Planarisierungsprozess wie etwa das chemisch-mechanische Polieren kann durchgeführt werden, um eine flache Oberfläche der Halbleiterstruktur 300 bereitzustellen.
  • Eine erste Vertiefung 330 wird im ersten Teil 320 der Halbleiterstruktur 300 ausgebildet und eine zweite Vertiefung 331 wird im zweiten Teil 331 ausgebildet. Zu diesem Zweck kann über der Halbleiterstruktur 300 eine zweite Maske 307 ausgebildet werden. Die zweite Maske 307 umfasst eine erste Öffnung 309 und eine zweite Öffnung 308, die sich über Teilen der Halbleiterstruktur 300 befinden, in denen die Vertiefungen 330, 331 ausgebildet werden sollen. Anschließend wird ein Ätzprozess durchgeführt, der dafür ausgelegt ist, das erste Halbleitermaterial in der Schicht 306, die im ersten Teil 320 der Halbleiterstruktur 300 ausgebildet wurde, sowie das zweite Halbleitermaterial in der Schicht 303, die im zweiten Teil 321 bereitgestellt wurde, zu entfernen. Die zweite Maske 307 schützt den Rest der Halbleiterstruktur 300 davor, von einem Ätzmittel, das bei dem Ätzprozess verwendet wird, angegriffen zu werden.
  • Der Ätzprozess kann beendet werden, bevor die Teile der Schichten 303, 306, die sich unter dem Öffnungen 308, 309 befinden, vollständig entfernt sind. Dadurch wird eine Tiefe d der Vertiefung 330 kleiner als eine Dicke t der Schicht 306 aus dem ersten Halbleitermaterial und eine Tiefe d' der Vertiefung 331 wird kleiner als eine Dicke t' der Schicht 303 aus dem zweiten Halbleitermaterial. Somit wird das jeweilige Halbleitermaterial sowohl am Boden als auch an den Seitenwänden von jeder der Vertiefungen 330, 331 bereitgestellt. In manchen Ausführungsformen der vorliegenden Erfindung kann eine Ätzrate des ersten Halbleitermaterials im Wesentlichen gleich einer Ätzrate des zweiten Halbleitermaterials sein. Somit kann die Tiefe d der ersten Vertiefung 330 im Wesentlichen gleich der Tiefe d' der zweiten Vertiefung 331 sein. In anderen Ausführungsformen können die Vertiefungen 330, 331 unterschiedliche Tiefen aufweisen.
  • Die Vertiefungen 330, 331 müssen nicht, wie oben beschrieben, gleichzeitig ausgebildet werden. In anderen Ausführungsformen können die Vertiefungen 330, 331 nacheinander ausgebildet werden. In solchen Ausführungsformen kann beim Ausbilden von jeder der Vertiefungen 330, 331 eine Maske über der Halbleiterstruktur 300 ausgebildet und ein Ätzprozess durchgeführt werden.
  • 3c zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 300 in einem späteren Stadium des Herstellungsprozesses.
  • Die erste Vertiefung 330 und die zweite Vertiefung 331 werden mit einem dritten Halbleitermaterial gefüllt. In manchen Ausführungsformen der vorliegenden Erfindung kann das dritte Halbleitermaterial Silizium umfassen.
  • Die Vertiefungen 330, 331 können mit Hilfe eines selektiven epitaktischen Aufwachsprozesses gefüllt werden, der dafür ausgelegt ist, das dritte Halbleitermaterial auf dem ersten und dem zweiten Halbleitermaterial, das am Boden und den Seitenwänden der ersten 330 bzw. der zweiten 331 Vertiefung freiliegt, abzuscheiden, während auf der Maske 307 im Wesentlichen keine Abscheidung des dritten Halbleitermaterials stattfindet. Nach dem selektiven epitaktischen Aufwachsprozess kann die zweite Maske mit Hilfe eines bekannten Resiststrip- oder Ätzprozesses entfernt werden.
  • In anderen Ausführungsformen der vorliegenden Erfindung kann ein nicht selektiver Aufwachsprozess verwendet werden. In solchen Ausführungsformen kann das dritte Halbleitermaterial, das auf der zweiten Maske 308 sowie der zweiten Maske 307 abgeschieden wurde, mit Hilfe eines Planarisierungsprozesses entfernt werden, beispielsweise durch chemisch-mechanisches Polieren. Ein Planarisierungsprozess kann auch in anderen Ausführungsformen verwendet werden, um die Oberfläche der Halbleiterstruktur 300 nach dem Füllen der Vertiefungen 330, 331 mit dem dritten Halbleitermaterial zu glätten.
  • Wenn die Vertiefungen 330, 331 mit dem dritten Halbleitermaterial gefüllt sind, kann die Anordnung der Atome des dritten Halbleitermaterials in der ersten Vertiefung 330 von dem Kristallgitter des ersten Halbleitermaterials in der Schicht 306 beeinflusst werden, während die Anordnung der Atome des dritten Halbleitermaterials in der zweiten Vertiefung 331 von dem Kristallgitter des zweiten Halbleitermaterials in der Schicht 303 beeinflusst werden kann. Falls das erste Halbleitermaterial eine Gitterkonstante hat, die sich von der Gitterkonstante des zweiten Halbleitermaterials unterscheidet, und sich die Gitterkonstante des dritten Halbleitermaterials von denen des ersten und des zweiten Halbleitermaterials unterscheidet, kann in dem Material, das in der ersten Vertiefung 330 bereitgestellt wurde und dem Material, das in der zweiten Vertiefung 331 bereitgestellt wurde, eine unterschiedliche intrinsische elastische Spannung erzeugt werden.
  • In Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial Siliziumgermanid umfasst, das zweite Halbleitermaterial Siliziumcarbid umfasst und das dritte Halbleitermaterial Silizium umfasst, kann in dem Material, das in die erste Vertiefung gefüllt wurde, eine elastische Druckspannung erzeugt werden und eine elastische Zugspannung kann in dem Material, das in die zweite Vertiefung gefüllt wurde, erzeugt werden. Umgekehrt kann in Ausführungsformen, in denen das erste Halbleitermaterial Siliziumcarbid umfasst, das zweite Halbleitermaterial Siliziumgermanid umfasst und das dritte Halbleitermaterial Silizium umfasst, in dem Material in der ersten Vertiefung 330 eine elastische Zugspannung erzeugt werden und in dem Material in der zweiten Vertiefung 331 eine elastische Druckspannung erzeugt werden.
  • Im ersten Teil 320 der Halbleiterstruktur 300 wird ein erster Feldeffekttransistor 340 ausgebildet und ein zweiter Feldeffekttransistor 350 wird im zweiten Teil 321 der Halbleiterstruktur 300 ausgebildet. Der erste Feldeffekttransistor 340 umfasst eine Gateelektrode 313, die über der Vertiefung 330 ausgebildet wird. Eine Gateisolierschicht 312 trennt die Gateelektrode 313 von dem dritten Halbleitermaterial in der Vertiefung 330. Die Gateelektrode 313 wird von einer Seitenwandabstandshaltestruktur 315, einem Sourcegebiet 318 und einem Draingebiet 319 flankiert. Ein Kanalgebiet des ersten Feldeffekttransistors 340 befindet sich in dem dritten Halbleitermaterial, das in der Vertiefung 330 bereitgestellt ist.
  • Entsprechend umfasst der zweite Feldeffekttransistor 350 eine Gateelektrode 311, die über der mit dem dritten Halbleitermaterial gefüllten zweiten Vertiefung 331 ausgebildet ist und von dieser durch eine Gateisolierschicht 310 getrennt wird. Die Gateelektrode 311 wird von einer Seitenwandabstandshaltestruktur 314, einem Sourcegebiet 316 und einem Draingebiet 317 flankiert. Ein Kanalgebiet des zweiten Feldeffekttransistors 350 befindet sich in dem dritten Halbleitermaterial, das in der Vertiefung 331 bereitgestellt ist.
  • Die Gateelektroden 311, 313, die Gateisolierschichten 310, 312, die Seitenwandabstandshalterstrukturen 314, 315, die Sourcegebiete 316, 318 und die Draingebiete 317, 319 können mit Hilfe den Fachleuten wohlbekannter Verfahren der Fotolithografie, der Oxidation, der Abscheidung, des Ätzens und der Ionenimplantation ausgebildet werden. Bekannte fortschrittliche Ausrichtungsverfahren können verwendet werden, um die Gateelektrode 313 an der Vertiefung 330 auszurichten und die Gateelektrode 311 an der Vertiefung 331 auszurichten.
  • Der erste 340 und der zweite 350 Feldeffekttransistor können Feldeffekttransistoren eines unterschiedlichen Typs sein. In Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial Siliziumgermanid umfasst und das zweite Halbleitermaterial Siliziumcarbid umfasst, kann der erste Feldeffekttransistor 340 ein Transistor vom p-Typ mit einem Kanalgebiet, das unter einer elastischen Druckspannung steht, sein und der zweite Feldeffekttransistor 350 kann ein Transistor vom n-Typ sein, der ein Kanalgebiet aufweist, das unter einer elastischen Zugspannung steht.
  • Umgekehrt kann in Ausführungsformen der vorliegenden Erfindung, in denen das erste Halbleitermaterial Siliziumcarbid umfasst und das zweite Halbleitermaterial Siliziumgermanid umfasst, der erste Feldeffekttransistor ein Transistor vom n-Typ sein und der zweite Feldeffekttransistor kann ein Transistor vom p-Typ sein. In noch weiteren Ausführungsformen der vorliegenden Erfindung können andere Kombinationen der als das erste und das zweite Halbleitermaterial verwendeten Materialien und der Typen des ersten und des zweiten Feldeffekttransistors verwendet werden.

Claims (20)

  1. Verfahren zum Ausbilden eines Feldeffekttransistors mit: Bereitstellen eines Substrats (201), das ein erstes Halbleitermaterial (203) umfasst; Ausbilden einer Vertiefung (207) in dem Substrat (201); Füllen der Vertiefung (207) mit einem zweiten Halbleitermaterial (208), wobei das zweite Halbleitermaterial (208) eine andere Gitterkonstante als das erste Halbleitermaterial (203) hat; und Ausbilden einer Gateelektrode (210) über der mit dem zweiten Halbleitermaterial (208) gefüllten Vertiefung (207), wobei die Gateelektrode (210) von dem zweiten Halbleitermaterial in der Vertiefung (207) durch eine Gateisolierschicht (209) getrennt ist.
  2. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, bei dem das Substrat eine Schicht aus dem ersten Halbleitermaterial umfasst, wobei die Schicht aus dem ersten Halbleitermaterial auf einer Oberfläche des Substrats bereitgestellt wird.
  3. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 2, bei dem eine Tiefe der Vertiefung kleiner als eine Dicke der Schicht aus dem ersten Halbleitermaterial ist.
  4. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 2, bei dem das Substrat ferner eine Schicht aus einem isolierenden Material umfasst, die sich unter der Schicht aus dem ersten Halbleitermaterial befindet.
  5. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, bei dem das Substrat ein massives Substrat ist, das das erste Halbleitermaterial umfasst.
  6. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, bei dem das erste Halbleitermaterial Siliziumgermanid umfasst.
  7. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, bei dem das erste Halbleitermaterial Siliziumcarbid umfasst.
  8. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, bei dem das zweite Halbleitermaterial Silizium umfasst.
  9. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, bei dem das Ausbilden der Vertiefung umfasst: Ausbilden einer Maske über einer Oberfläche des Substrats, wobei die Maske einen Teil des Substrats, in dem die Vertiefung ausgebildet werden soll, nicht bedeckt; und Durchführen eines Ätzprozesses, der dafür ausgelegt ist, einen Teil des ersten Halbleitermaterials zu entfernen, wobei die Maske Teile des Substrats unter der Maske davor schützt, geätzt zu werden.
  10. Verfahren zum Ausbilden eines Feldeffekttransistors nach Anspruch 1, das ferner ein Durchführen eines Planarisierungsprozesses nach dem Füllen der Vertiefung und vor dem Ausbilden der Gateelektrode umfasst.
  11. Verfahren zum Ausbilden einer Halbleiterstruktur mit: Bereitstellen eines Substrats (301), das ein erstes Halbleitermaterial (203) und eine Schicht aus einem zweiten Halbleitermaterial (208), die über dem ersten Halbleitermaterial (203) angeordnet ist, umfasst; Entfernen des Teils der Schicht aus dem zweiten Halbleitermaterial, der sich über einem ersten Teil des Substrats befindet, wobei ein Teil der Schicht aus dem zweiten Halbleitermaterial, der sich über einem zweiten Teil des Substrats befindet, nicht entfernt wird; Ausbilden einer ersten Vertiefung in dem ersten Teil des Substrats; Ausbilden einer zweiten Vertiefung in der Schicht aus dem zweiten Halbleitermaterial über dem zweiten Teil des Substrats; Füllen der ersten Vertiefung und der zweiten Vertiefung mit einem dritten Halbleitermaterial; und Ausbilden einer ersten Gateelektrode über der ersten Vertiefung und einer zweiten Gateelektrode über der zweiten Vertiefung.
  12. Verfahren zum Ausbilden einer Halbleiterstruktur nach Anspruch 11, das zusätzlich eine Abscheidung einer Schicht aus dem ersten Halbleitermaterial über dem ersten Teil des Substrats umfasst, wobei die Abscheidung der Schicht aus dem ersten Halbleitermaterial vor dem Ausbilden der ersten Vertiefung durchgeführt wird.
  13. Verfahren zum Ausbilden einer Halbleiterstruktur nach Anspruch 11, bei dem eines des ersten Halbleitermaterials und des zweiten Halbleitermaterials Siliziumgermanid umfasst und das andere des ersten Haibleitermaterials und des zweiten Halbleitermaterials Siliziumcarbid umfasst.
  14. Verfahren zum Ausbilden einer Halbleiterstruktur nach Anspruch 11, bei dem das dritte Halbleitermaterial Silizium umfasst.
  15. Verfahren zum Ausbilden einer Halbleiterstruktur nach Anspruch 11, bei dem eine Schicht aus einem elektrisch isolierenden Material zwischen dem Substrat und der Schicht aus dem zweiten Halbleitermaterial bereitgestellt wird.
  16. Verfahren zum Ausbilden einer Halbleiterstruktur nach Anspruch 11, bei dem die erste Vertiefung und die zweite Vertiefung gleichzeitig ausgebildet werden.
  17. Verfahren zum Ausbilden einer Halbleiterstruktur nach Anspruch 16, bei dem das Ausbilden der ersten Vertiefung und der zweiten Vertiefung umfasst: Ausbilden einer Maske über dem Substrat, wobei die Maske Teile des Substrats, in denen die erste Vertiefung und die zweite Vertiefung ausgebildet werden sollen, nicht bedeckt; und Durchführen eines Ätzprozesses, der dafür ausgelegt ist, das erste Halbleitermaterial und das zweite Halbleitermaterial zu entfernen, wobei die Maske Teile des Substrats unter der Maske davor schützt, geätzt zu werden.
  18. Halbleiterstruktur mit: einem Substrat (201), das ein erstes Halbleitermaterial (203) umfasst; und einer Vertiefung (207), die in dem Substrat (201) vorgesehen ist, wobei die Vertiefung (207) mit einem zweiten Halbleitermaterial (208) gefüllt ist; und einem Feldeffekttransistor (230), der eine Gateelektrode (210) und eine Gateiso (209) umfasst, wobei sich die Gateelektrode (210) über der mit dem zweiten Halbleitermaterial (208) gefüllten Vertiefung (207) befindet, wobei die Gateelektrode (210) von dem zweiten Halbleitermaterial in der Vertiefung (207) durch die Gateisolierschicht getrennt ist.
  19. Halbleiterstruktur nach Anspruch 18, in der das erste Halbleitermaterial mindestens eines von Siliziumgermanid und Siliziumcarbid umfasst.
  20. Halbleiterstruktur nach Anspruch 19, in der das zweite Halbleitermaterial Silizium umfasst.
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