DE112007003116B4 - Verfahren zur Herstellung eines verspannten Transistors und Transistor - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements (30), wobei das Verfahren die Schritte umfasst: Bereitstellen einer Halbleiter-auf-Isolator-Struktur (36) mit: einem Substrat (42), einer Halbleiterschicht (38) mit einer ersten Oberfläche (37) und einer zweiten Oberfläche (39) und einer ersten Dicke (41), und einer isolierenden Schicht, die zwischen dem Substrat (42) und der zweiten Oberfläche (39) der Halbleiterschicht (38) angeordnet ist, wobei die Halbleiterschicht eine erste Dicke (41) besitzt; großflächiges Aufwachsen einer verformungsinduzierenden Epitaxieschicht (50) angrenzend an der ersten Oberfläche (37), um die kristalline Struktur der Halbleiterschicht (38) auszudehnen, wobei die verformungsinduzierende Epitaxieschicht (50) bis zu einer zweiten Dicke (43) aufgewachsen wird, die größer oder gleich ist zu der ersten Dicke (41), um eine Verformung in der Halbleiterschicht (38) hervorzurufen; Strukturieren eines ersten Bereichs der verformungsinduzierenden Epitaxieschicht (50), um im Wesentlichen vertikale Seitenwände (62) in der verformungsinduzierenden Epitaxieschicht (50) zu bilden und um verbleibende Bereiche (51, 52) der verformungsinduzierenden Epitaxieschicht...

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft im Allgemeinen Transistoren und Verfahren zu deren Herstellung und betrifft insbesondere durch Verspannung verbesserte Transistoren und Verfahren zur Herstellung derartiger Transistoren.
  • Hintergrund
  • Der Großteil der heutigen integrierten Schaltungen (IC) wird unter Anwendung einer Vielzahl von miteinander verbundener Feldeffekttransistoren (FET) aufgebaut, die auch als Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) oder einfach MOS-Transistoren bezeichnet werden. Ein MOS-Transistor enthält eine Gateelektrode als eine Steuerelektrode und weist beabstandete Source/Drain-Elektroden auf, zwischen denen ein Stromfluss stattfinden kann. Eine an die Gateelektrode angelegte Steuerspannung steuert den Stromfluss durch einen Kanal zwischen der Sourceelektrode und der Drainelektrode.
  • Die Komplexität von IC's und die Anzahl an Bauelementen, die in IC's eingebaut sind, erhöhen sich kontinuierlich. Wenn die Anzahl der Bauelemente in einer IC anwächst, wird die Größe der einzelnen Bauelemente kleiner. Die Bauteilgröße in einer IC wird für gewöhnlich als die minimale Strukturgröße bezeichnet; d. h., die minimale Linienbreite oder der minimale Abstand, der durch die Schaltungsentwurfsregeln erlaubt ist. Mit dem Voranschreiten der Halbleiterindustrie zu minimalen Strukturgrößen von 45 Nanometer (nm) und noch kleiner ist jedoch der Zuwachs an Leistung auf Grund der Größenreduzierung begrenzt. Wenn neue Generationen von integrierten Schaltungen und Transistoren, die zum Aufbau dieser IC's verwendet werden, entworfen werden, müssen die Entwicklungsingenieure auf unkonventionelle Elemente zurückgreifen, um das Bauteilleistungsverhalten zu verbessern.
  • In der US 2005/02 80 801 A1 wird das Ausbilden erhöhter Source-/Draingebiete, die eine verspannte SiGe-Schicht enthalten, beschrieben.
  • In der US 2005/00 90 068 A1 wird die Verwendung einer SiGe-Schicht und einer Si-Schicht als Ätzstoppschichten, um eine gute Kontrolle der Kanaldicke einer UTSOI-Vorrichtung zu erreichen, beschrieben. Hierbei wird die Si-Schicht wird epitaktisch auch auf der SiGe-Schicht aufgewachsen und wird dazu verwendet, um erhöhte Source-/Draingebiete zu bilden.
  • Das Leistungsverhalten eines MOS-Transistors, das durch dessen Durchlassstrom bezeichnet ist, ist proportional zur Beweglichkeit eines Majoritätsladungsträgers in dem Transistorkanal. Durch Ausüben einer geeigneten Längsverspannung in dem Transistorkanal eines MOS-Transistors kann die Beweglichkeit des Majoritätsladungsträgers in dem Transistorkanal erhöht werden. Beispielsweise erhöht das Ausüben einer kompressiven Längsverspannung im Kanal eines P-Kanal-MOS-(PMOS) Transistors die Beweglichkeit der Löcher als Majoritätsladungsträger. In ähnlicher Weise verbessert das Ausüben einer Zugverspannung in Längsrichtung in dem Kanal eines N-Kanal-MOS-(NMOS) Transistors die Beweglichkeit von Elektronen als Majoritätsladungsträger. Die bekannten Verspannungstechnologien verbessern das Schaltungsverhalten deutlich, indem der Durchlassstrom des Bauelements erhöht wird, ohne dass die Bauteilgröße und die Bauteilkapazität erhöht werden.
  • In P-Kanal-MOS-(PMOS)Transistoren kann eine kompressive Längsverspannung erzeugt werden, indem Silizium/Germanium (eSiGe) benachbart zu dem Transistorkanal eingebettet wird, um die Beweglichkeit von Löchern zu verbessern. Um ein derartiges Bauelement herzustellen, wird ein Graben oder eine Aussparung in ein Siliziumsubstrat geätzt, um Gräben in dem Siliziumsubstrat zu erzeugen. Die Gräben werden dann unter Anwendung des selektiven epitaktischen Aufwachsens von Silizium/Germanium aufgefüllt, um eingebettete Silizium/Germanium-(oder „eSiGe”)Gebiete zu erzeugen. Die eSiGe-Gebiete werden dann schließlich verwendet, um Source/Drain-(S/D)Bereiche oder Gebiete eines MOSFET-Bauelements herzustellen. Das Siliziumsubstrat und die eSiGe-Gebiete, die durch den selektiven epitaktischen Prozess aufgewachsen werden, besitzen eine Kristallfehlanpassung, die intrinsische mechanische Verspannungen in dem PMOS-Transistor hervorruft. Diese intrinsischen mechanischen Verspannungen erhöhen die Löcherbeweglichkeit in dem Siliziumkanal des PMOS-Transistors, wodurch der Durchlassstrom verbessert wird, was wiederum eine Leistungssteigerung des PMOS-Transistors nach sich zieht.
  • Es treten eine Reihe von Schwierigkeiten in dem selektiven epitaktischen Aufwachsprozess, der zum Einbauen des eSiGe erforderlich ist, auf. Dazu gehört die Erzeugung von epitaktischen Kristalldefekten, die Bauteilausfälle hervorrufen, eine ungleichmäßige SiGe-Dicke, die Schwankungen in den Bauteilparametern hervorruft, eine intrinsische Verspannungsrelaxation in dem eSiGe, die das Bauteilleistungsverhalten verringert, hohe Kosten der selektiven epitaktischen Aufwachsprozesse und die Komplexität der Integration des selektiven epitaktischen Aufwachsprozesses derartiger eSiGe-Gebiete in den CMOS-Fertigungsablauf.
  • Die Dicke der eSiGe-Schicht bestimmt die Verspannung/Verformung, die in dem Kanal des MOSFET-Bauelements erreicht werden kann. Die Leistungsverbesserungen, die durch einen eingebetteten Prozess realisiert werden können, sind proportional zu der Dicke des eingebetteten SiGe, das in den Gräben aufgewachsen wird. Wenn dünnere Siliziumschichten verwendet werden, wird die mögliche Tiefe von Gräben, die in dem Substrat hergestellt werden können, verringert, und somit wird auch die mögliche Dicke der eSiGe-Gebiete verringert. Die Dicke des eSiGe, die realisierbar ist, ist nicht ausreichend, um eine gewünschte Kanalverspannung und einen Beweglichkeitszugewinn zu erreichen. Beispielsweise werden in konventionellen eSiGe-Prozessen auf einem Silizium-auf-Isolator (SOI) Transistoren in einer dünnen Siliziumschicht hergestellt, die eine Dicke zwischen 50 Nanometer (nm) bis 100 nm besitzen, und die Dicke der Gräben, die geätzt und anschließend mit SiGe gefüllt werden, ist auf 40 bis 60 nm beschränkt. Wenn die Dicke der eSiGe-Schicht auf Dickenwerte in diesem Bereich beschränkt wird, sind die eSiGe-Source/Drain-Bereiche nicht in der Lage, eine geeignete oder ausreichende Kanalformung/Verspannung hervorzurufen. Wenn ferner sehr dünne Silizium-auf-Isolator-(UTSOI)Substrate verwendet werden, die Silizium mit einer Dicke von 10 nm oder weniger aufweisen, ist es schwierig, wenn nicht gar unmöglich, Gräben oder Aussparungen in dem Siliziumsubstrat so herzustellen, dass die eSiGe-Techniken angewendet werden können.
  • In einem epitaktischen Aufwachsprozess nimmt eine aufwachsende Materialschicht im Wesentlichen die Gitterstruktur einer Oberfläche an, auf der diese aufwächst. Eine Kontamination oder Schädigung der Substratoberfläche bewirkt eine Ausbildung der Aufwachsdefekte in den Epitaxieschichten. Die Seitenwände der Gräben in Siliziumsubstraten unterliegen einer derartigen Kontamination und/oder eine Schädigung auf Grund von angewendeten reaktiven Ionenätzprozessen (RIE). Folglich besitzen selektiv epitaktisch aufgewachsene Gebiete aus eSiGe häufig Kristalldefekte an den Seitenwänden. Diese Defekte bewirken eine Verspannungsrelaxation in dem eSiGe-Material, und bewirken Schwankungen in den Bauteilparametern.
  • Folglich ist es wünschenswert, Verfahren zur Herstellung von verspannungsangereicherten MOS-Transistoren zu optimieren. Des weiteren ist es wünschenswert, einen verbesserten verspannten MOS-Transistor bereitzustellen, wobei die Probleme vermieden werden, die mit der konventionellen Transistorherstellung verknüpft sind. Ferner gehen weitere wünschenswerte Merkmale und Eigenschaften der vorliegenden Erfindung aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen hervor, wenn diese in Verbindung mit den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und dem Hintergrund betrachtet werden.
  • Kurzer Überblick
  • Es wird ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt, wobei das Verfahren die Schritte umfasst:
    Bereitstellen einer Halbleiter-auf-Isolator-Struktur mit: einem Substrat, einer Halbleiterschicht mit einer ersten Oberfläche und einer zweiten Oberfläche und einer ersten Dicke, und einer isolierenden Schicht, die zwischen dem Substrat und der zweiten Oberfläche der Halbleiterschicht angeordnet ist, wobei die Halbleiterschicht eine erste Dicke besitzt;
    großflächiges Aufwachsen einer verformungsinduzierenden Epitaxieschicht angrenzend an der ersten Oberfläche, um die kristalline Struktur der Halbleiterschicht auszudehnen, wobei die verformungsinduzierende Epitaxieschicht bis zu einer zweiten Dicke aufgewachsen wird, die größer oder gleich ist zu der ersten Dicke, um eine Verformung in der Halbleiterschicht hervorzurufen;
    Strukturieren eines ersten Bereichs der verformungsinduzierenden Epitaxieschicht, um im Wesentlichen vertikale Seitenwände in der verformungsinduzierenden Epitaxieschicht zu bilden und um verbleibende Bereiche der verformungsinduzierenden Epitaxieschicht, die Source/Drain-Gebiete sind, angrenzend an der ersten Oberfläche zurückzulassen;
    Bilden von isolierenden Abstandshaltern, die über den im Wesentlichen vertikalen Seitenwänden angeordnet sind, wobei die isolierenden Abstandshalter einen Raumbereich zwischen dem isolierenden Abstandshaltern erzeugen, der einen freiliegenden Bereich der ersten Oberfläche umfasst;
    Bilden einer Gatedielektrikumsschicht über dem freiliegenden Bereich der ersten Oberfläche, der zwischen den isolierenden Abstandshaltern gebildet ist;
    Abscheiden einer Elektrodenschicht eines leitenden Gates über den verbleibenden Bereichen der isolierenden Abstandshalter und der Gatedielektrikumsschicht, um den Raumbereich zwischen den isolierenden Abstandshaltern mit der Elektrodenschicht des leitenden Gates zu füllen; und
    Entfernen von Bereichen der Elektrodenschicht des leitenden Gates, die über verbleibenden Bereichen der verformungsinduzierenden Epitaxieschicht angeordnet sind.
  • Es wird ein Halbleiterbauelement bereitgestellt, mit
    einer Halbleiter-auf-Isolator-Struktur mit: einem Substrat, einer Halbleiterschicht mit einer ersten Oberfläche, einer zweiten Oberfläche, einer ersten Dicke, die zwischen der ersten Oberfläche und der zweiten Oberfläche definiert ist, und einem ersten Gebiet und einer isolierenden Schicht, die zwischen dem Substrat und der zweiten Oberfläche der Halbleiterschicht angeordnet ist, wobei die erste Oberfläche flach ist;
    einer Gateisolatorschicht angrenzend zu der ersten Oberfläche und über dem ersten Gebiet;
    einem Sourcegebiet angrenzend zu der ersten Oberfläche, das eine kristalline Struktur der Halbleiterschicht fortsetzt und eine Verspannung in der Halbleiterschicht erzeugt, wobei das Sourcegebiet ein Teil einer nicht-eingebetteten verformungsinduzierenden Epitaxieschicht ist, die die kristalline Struktur der Halbleiterschicht fortsetzt und die mit einem leitfähigkeitsbestimmenden Dotiermittel dotiert ist, wobei die nicht-eingebettete verformungsinduzierende Epitaxieschicht eine obere Oberfläche und eine untere Oberfläche in Kontakt mit der ersten Oberfläche besitzt, die eine zweite Dicke größer oder gleich der ersten Dicke definieren;
    einem Draingebiet angrenzend zu der ersten Oberfläche, wobei das Draingebiet ein weiterer Teil der nicht-eingebetteten verformungsinduzierenden Epitaxieschicht ist; und
    einem leitenden Gate, das über der Gateisolatorschicht angeordnet ist, wobei das leitende Gate eine obere Oberfläche und eine untere Oberfläche in Kontakt mit der Gateisolatorschicht aufweist, wobei die obere Oberfläche koplanar ist mit der oberen Oberfläche des Sourcegebiets, das eine kristalline Struktur der Halbleiterschicht fortsetzt und eine Verspannung in der Halbleiterschicht erzeugt.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird im Folgenden in Verbindung mit den folgenden Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, und wobei
  • 1 bis 7 Querschnittsansichten eines verspannten MOS-Transistors und Verfahrensschritte zu deren Herstellung gemäß diverser Ausführungsformen der Erfindung zeigen.
  • Detaillierte Beschreibung
  • Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Erfindung oder die Anwendung und die Verwendungszwecke der Erfindung nicht beschränken. Der Begriff „anschaulich bzw. beispielhaft” wird hierin verwendet, um anzuzeigen, dass dies „als ein Beispiel, ein Fall oder eine Darstellung dient”. Eine Ausführungsform, die hierin als „beispielhaft oder anschaulich” beschrieben ist, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen zu betrachten. Alle nachfolgenden beschriebenen Ausführungsformen sind beispielhafte Implementierungen, die bereitgestellt werden, um dem Fachmann auf dem Gebiet in die Lage zu versetzen, die Erfindung zu realisieren oder zu verwenden, es soll jedoch der Schutzbereich der Erfindung, wie sie durch die Patentansprüche definiert ist, nicht beschränkt werden. Ferner ist keine Beschränkung auf eine hierin ausgedrückte oder implementierte Theorie beabsichtigt, die in dem vorhergehenden technischen Gebiet, dem Hintergrund, dem kurzen Überblick oder der folgenden detaillierten Beschreibung enthalten ist.
  • Gemäß den diversen Ausführungsformen der Erfindung werden ein verspannungsverbesserter MOS-Transistor und Verfahren zu dessen Herstellung bereitgestellt, wobei die Kanalverspannung und der Beweglichkeitszugewinn optimiert sind. Es wird eine Halbleiter-auf-Isolator-Struktur bereitgestellt, die eine Halbleiterschicht mit einer ersten Oberfläche aufweist. Eine verformungsinduzierende Epitaxieschicht wird über der ersten Oberfläche großflächig abgeschieden und wird verwendet, um durch Verspannung verbesserte Source/Drain-Gebiete zu schaffen, die über der ersten Oberfläche liegen und damit gegenüber diesen „erhaben” sind. Die verformungsinduzierende Epitaxieschicht wird in nicht-selektiver Weise abgeschieden und es werden damit einige der Probleme vermieden, die mit dem selektiven epitaktischen Aufwachsen verknüpft sind. Beispielsweise besitzen die verspannten Source- und Drain-Gebiete keine Kristalldefekte und morphologische Defekte, die mit der selektiven Epitaxie verknüpft sind, wodurch die Bauteilzuverlässigkeit und die Ausbeute verbessert werden. Des weiteren ist der Fertigungsprozess relativ einfach und weniger kostenintensiv im Vergleich zu jenen, die für die eSiGe-Herstellung eingesetzt werden. Die Dicke der verformungsinduzierenden Epitaxieschicht kann so gesteuert werden, dass der resultierende MOS-Transistor ein verbessertes elektrisches Leistungsverhalten aufweist. Da die Dicke der verformungsinduzierenden Epitaxieschicht nicht durch die Dicke der Halbleiterschicht begrenzt ist, auf welcher diese aufgewachsen wird, kann die verformungsinduzierende Epitaxieschicht eine größere Kanalverspannung und eine deutliche Verbesserung im Leistungsverhalten des verspannungsinduzierten Bauelements bieten. Des weiteren kann die verformungsinduzierende Epitaxieschicht verwendet werden, wenn MDSFET's hergestellt werden, in denen ultradünne Halblelterauf-Isolator-(UTSOI)Strukturen verwendet werden, etwa solche, die eine Halbleiterschicht mit einer Dicke von 10 nm oder weniger besitzen.
  • 1 bis 7 zeigen im Querschnitt ein verspanntes MOS-Bauelement 30 und Verfahrensschritte zur Herstellung eines derartigen verspannten MOS-Bauelements 30 gemäß diversen Ausführungsformen der Erfindung. Das resultierende verspannte MOS-Bauelement 30 besitzt verbesserte verspannte Source/Drain-Bereiche, die den Kanalbereich 72 des resultierenden verspannten MOS-Bauelements 30 verformen, um damit die Ladungsträgerbeweglichkeit zu erhöhen und den Durchlassstrom zu verbessern. in dieser anschaulichen Ausführungsform ist das verspannte MOS-Bauelement 30 als ein einzelner P-Kanal-MOS (PMOS) Transistor dargestellt. Es sollte beachtet werden, dass das erfindungsgemäße Konzept auch auf NMOS-Herstellungstechniken mit einer geeigneten Änderung hinsichtlich der Bauteilsorte angewendet werden kann, wie dies nachfolgend erläutert ist. Die beschriebenen Techniken können in geeigneter Weise integriert werden, um CMOS-Bauelemente herzustellen. Es können unterschiedliche integrierte Schaltungen (IC's) mit verspannten MOS-Bauelementen, etwa dem Bauelement 30, gebildet werden. Derartige IC's können eine große Anzahl derartiger Transistoren aufweisen, etwa in Form des Bauelements 30, und können auch unverspannte PMOS-Transistoren und verspannte und unverspannte N-Kanal-MOS-(NMOS)Transistoren aufweisen.
  • Diverse Schritte bei der Herstellung von MOS-Transistoren sind gut bekannt und somit wird der Kürze halber eine Vielzahl konventioneller Schritte lediglich kurz erwähnt oder diese werden vollständig weggelassen, ohne dass diese gut bekannten Prozessdetails somit erwähnt werden. Obwohl der Begriff „MOS-Bauelement” in korrekter Weise ein Bauteil bezeichnet, das eine Metallgateelektrode und einen Oxidgateisolator aufweist, wird dieser Begriff durchwegs verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (aus Metall oder einem anderen leitenden Material) enthält, die über einem Gateisolator (aus Oxid oder einem anderen Isolator) angeordnet ist, der wiederum über einem Halbleitersubstrat (aus Silizium oder einem anderen Halbleitermaterial) angeordnet ist.
  • Wie in 1 gezeigt ist, beginnt die Herstellung eines verspannten MOS-Transistors 30 gemäß einer Ausführungsform der Erfindung mit dem Bereitstellen einer Halbleiterstruktur 36 in und auf der derartige Transistoren hergestellt werden. Die anfänglichen Schritte bei der Herstellung des MOS-Transistors 30 sind konventionell und werden nicht detaillierter beschrieben. Die Halbleiterstruktur 36 ist vorzugsweise eine Halbleiter-auf-Isolator-Struktur 36, die zumindest eine dünne Schicht aus Halbleitermaterial 38 aufweist, die auf einer vergrabenen Oxidisolationsschicht 40 angeordnet ist, die wiederum von einer Trägerscheibe 42 getragen wird.
  • Die Halbleiterschicht 38 besitzt eine erste Oberfläche 37, eine zweite Oberfläche 39 und eine erste Dicke 41, die zwischen der ersten Oberfläche 37 und der zweiten Oberfläche 39 definiert ist. Die Halbleiterschicht 38 wird im Weiteren der Einfachheit halber ohne Einschränkung als ein Siliziumsubstrat oder ein Halbleitersubstrat bezeichnet, obwohl der Fachmann weiß, dass die Halbleiterschicht 38 auch eine Germaniumschicht, eine Galliumarsenidschicht oder eine Schicht aus anderen Halbleitermaterialien sein kann. Die vergrabene Oxidisolationsschicht 40 ist zwischen der Trägerscheibe 42 und der zweiten Oberfläche 39 der Halbleiterschicht 38 angeordnet. Die vergrabene Oxidisolationsschicht 40 kann beispielsweise eine Siliziumdioxidschicht sein, die vorzugsweise eine Dicke von ungefähr 50 bis 200 nm besitzt. Gemäß einer Ausführungsform beträgt die erste Dicke 41 10 nm bis 30 nm.
  • SOI-basierte Technologien beruhen auf einer dünnen Schicht aus Haibleitermaterial über einer Isolatorschicht, die wiederum über einem Trägersubstrat liegt. Gemäß einer Ausführungsform umfasst die Halbleiterstruktur 36 eine Silizium-auf-Isolator-(SOI)Struktur, in der die Halbleiterschicht 38 eine dünne monokristalline Schicht aus Silizium 38 auf der vergrabenen Oxidisolationsschicht 40 aufweist. Die dünne monokristalline Schicht aus Silizium 38 kann ein Siliziumsubstrat mit einer (100) Oberflächenkristallorientierung sein, wobei der Begriff „Siliziumsubstrat” relativ reine Siliziummaterialien mit einschließt, die typischerweise in der Halbleiterindustrie verwendet werden, sowie auch Siliziummischungen mit geringen Anteilen an anderen Elementen, etwa Germanium, Kohlenstoff und dergleichen, sowie Verunreinigungsdotierelemente, etwa Bor, Phosphor und Arsen. Das Silizium kann n-dotiert oder p-dotiert sein, ist in diesem Beispiel aber n-dotiert, wobei ein PMOS-Transistor 30 hergestellt wird. Die dünne Siliziumschicht 38 besitzt vorzugsweise einen Widerstand von mindestens von 1 bis 35 Ohm pro Quadrat.
  • Wie in 1 gezeigt ist, wird eine verformungsinduzierende Epitaxieschicht 50 epitaktisch „großflächig” über der ersten Oberfläche 37 der Halbleiterschicht 38 aufgewachsen. Im Allgemeinen umfasst die verformungsinduzierende Epitaxieschicht 50 ein beliebiges pseudomorphes Material, das auf der ersten Oberfläche 37 der Halbleiterschicht 38 epitaktisch aufgewachsen werden kann. Das pseudomorphe Material besitzt eine andere Gitterkonstante als die Halbleiterschicht 38. Während des Aufwachsens nimmt das pseudomorphe Material die Gitterstruktur der Halbleiterschicht 38, auf der es aufgewachsen wird, an. Der Unterschied der Gitterkonstante der zwei benachbarten Materialien erzeugt eine Verspannung in dem aufnehmenden Material der Halbleiterschicht 38.
  • Der Begriff großflächiges Aufwachsen bedeutet ein gleichmäßiges nicht-selektives Aufwachsen über der gesamten Scheibe. Im Rahmen dieser Erfindung wird das großflächige Aufwachsen verwendet, um ein nicht eingebettetes epitaktisches Aufwachsen über den gesamten p-Kanalbereichen der Scheibe oder über den gesamten n-Kanalbereichen der Scheibe zu bezeichnen. Ein großflächiges Aufwachsen im Rahmen dieser Erfindung unterscheidet sich von dem selektiven epitaktischen Aufwachsen, das in eingebetteten Prozessen angewendet wird, in denen das eingebettete Aufwachsen in kleinen Bereichen, etwa geätzten Gräben, stattfindet. Wenn ein p-Kanalbauelement oder ein PMOS-Bauelement hergestellt wird, werden einige Bereiche der Scheibe (beispielsweise die, die den n-Kanal- oder NMOS-Bauelementen entsprechen) so maskiert, dass die verformungsinduzierende Epitaxieschicht 50 nicht auf jenen n-Kanalgebieten aufwächst, sondern nur in den p-Kanalgebieten aufwächst. Die verformungsinduzierende Epitaxieschicht 50 wird somit nicht „großflächig” über den n-Kanalgebieten des Bauelements abgeschieden. Die verformungsinduzierende Epitaxieschicht 50 wird angrenzend zur ersten Oberfläche 37 aufgewachsen, so dass die verformungsinduzierende Epitaxieschicht 50 die Kristallstruktur der ersten Oberfläche 37 annimmt. Im hierin verwendeten Sinne bezeichnet der Begriff „angrenzend” unmittelbar über oder auf etwas anderem liegend”, wohingegen der Begriff „darüber liegend” etwas bezeichnet, das angeordnet ist auf oder über etwas anderem; oder über oder darüber liegend über etwas anderem angeordnet ist”.
  • Die verformungsinduzierende Epitaxieschicht 50 wird epitaktisch in einer nicht selektiven Weise auf einem Halbleitergrundmaterial aufgewachsen. In einer Ausführungsform kann das großflächige Aufwachsen unter Anwendung beispielsweise eines chemischen Dampfabscheide-(CVD)Prozess in einem Epitaxiereaktor erfolgen, der die Scheibe erwärmt und dann die Epitaxieschichten abscheidet, indem eine Gasmischung, die das verformungsinduzierende Material 50 und optional ein die Leitfähigkeitsart bestimmendes Dotiermittel aufweist, über die erste Oberfläche 37 der Halbleiterschich 38 geführt wird. Der nicht-selektive epitaktische Aufwachsprozess führt zu einer Nukleation auf der ersten Oberfläche 37 und die Aufwachsrate kann gesteuert werden, indem die Wachstumsbedingungen, etwa der Durchfluss der Reaktanten, die Aufwachstemperatur, der Druck und dergleichen während des epitaktischen Aufwachsprozesses eingestellt werden. Wenn sich Gasmoleküle an der ersten Oberfläche 37 anlagern wird die Kristallstruktur der ersten Oberfläche 37 der Halbeleiterschicht 38 weiter ausgebaut. Da das epitaktische Aufwachsen der verformungsinduzierenden Epitaxieschicht 50 nicht „eingebettet” erfolgt, geschieht das epitaktische Aufwachsen lediglich in einer Keimungsebene und wird lediglich durch eine Grenze zwischen n-Bauelementen und p-Bauelementen beschränkt. Im Gegensatz zu eingebetteten SiGe-Materialien, in denen eSiGe in mehreren Ebenen entlang der Unterseite des Grabens und an Seitenwänden des Grabens aufwächst, geschieht die Nukleation der verformungsinduzierenden Epitaxieschicht 50 entlang einer einzelnen Ebene und ist daher relativ frei an Kristallfehlern oder morphologischen Defekten, die sich entlang den Seitenwandbereichen von eingebetteten SiGe-Materialien ansonsten ergeben.
  • Das Material der verformungsinduzierenden Epitaxieschicht 50 wird schließlich verwendet, um verspannungsverbesserte Source- und Drain-Gebiete zu erzeugen, die angrenzend zu der ersten Oberfläche 37 der Halbleiterschicht 38 liegen. Die verformungsinduzierende Epitaxieschicht 50 besitzt eine zweite Dicke 43, die größer oder gleich ist zu der ersten Dicke 41 der Halbleiterschicht 38. Beispielsweise besitzt gemäß einer Ausführungsform die verformungsinduzierende Epitaxieschicht 50 eine zweite Dicke 43, die zwischen 30 nm und 100 nm liegt. Die Dicke der verspannten Source- und Drain-Gebiete, die schließlich aus der verformungsinduzierenden Epitaxieschicht 50 hergestellt werden, ist nicht auf die Dicke der ersten Dicke 41 der Halbeiterschicht 38 der Halbleiterstruktur 36 beschränkt. Somit kann die verformungsinduzierende Epitaxieschicht 50 ausreichend dick gemacht werden, um eine hohe Verformung in dem Kanalgebiet 72 zu erzeugen, wodurch das Leistungsverhalten des verformungsinduzierten Bauelements deutlich verbessert wird.
  • Monokristallines Silizium ist durch eine Gitterkonstante, d. h., eine Abmessung des Siliziumkristalls bestimmt. Durch Substituieren von Atomen, die keine Siliziumatome sind, in einem Kristallgitter kann die Größe des resultierenden Kristalls und damit die Gitterkonstante geändert werden. Wenn beispielsweise ein größeres Substitutionsatom, etwa ein Germaniumatom, dem Siliziumgitter hinzugefügt wird, vergrößert sich die Gitterkonstante und die Zunahme der Gitterkonstante ist proportional zur Konzentration der Substitutionsatome.
  • Gemäß einer Ausführungsform ist die verformungsinduzierende Epitaxieschicht 50 ein Siliziumlegierungsmaterial, etwa ein monokristallines Siliziumgermanium (SiGe) oder eine dotierte Variante davon. Das monokristalline Silizium-Germanium (SiGe) kann beispielsweise ungefähr 10 bis 35 Atomprozent oder vorzugsweise ungefähr 20 bis 35 Atomprozent Germanium aufweisen. Da Germanium ein größeres Atom als Silizium ist, erzeugt das Hinzufügen von Germanium zu dem Silizium ein kristallines Material mit einer größeren Gitterkonstante im Vergleich zu der Gitterkonstante der Halbleiterschicht 38. Da SiGe eine größere Gitterkonstante als das Halbleitermaterial 38 besitzt, erzeugt SiGe eine kompressive Längsverspannung in dem Halbleitergrundmaterial 38 insbesondere in dem Transistorkanal 72. Die kompressive Längsverspannung erhöht die Beweglichkeit von Löchern in dem Kanal 72 und verbessert damit das Leistungsverhalten des p-Kanal-MOSFET-Bauelements.
  • Gemäß einer weiteren Ausführungsform enthält die verformungsinduzierende Epitaxieschicht 50 eine abgestufte Schicht, in der die erste Oberfläche 37 aufgewachsen wird beginnend mit reinem monokristallinen Silizium 50, und anschließend wird die Konzentration der Germaniumsorte (Ge) beim Wachsen der verformungsinduzierenden Epitaxieschicht 50 erhöht. Dies erzeugt eine verformungsinduzierende Epitaxieschicht 50 mit einer nicht gleichmäßigen Konzentration an Germanium, so dass es einen Gradienten der Ge-Konzentration in der verformungsinduzierenden Epitaxieschicht gibt. Dies hilft dabei, Defekte in der Epitaxieschicht 50 zu verringern.
  • Gemäß einer weiteren Ausführungsform kann die verformungsinduzierende Epitaxieschicht 50 ein reines Germanium sein oder eine Schicht aus einer Reihe von germaniumbasierten Legierungen.
  • Gemäß einer weiteren Ausführungsform umfasst die verformungsinduzierende Epitaxieschicht 50 SiGe, das mit einer die Leitfähigkeitsart bestimmenden Dotiermittel insitu-dotiert ist. Die Dotierelemente können den Reaktionsstoffen des epitaktischen Aufwachsens hinzugefügt werden, um in geeigneter Weise die Source/Drain-Gebiete zu dotieren. Beispielsweise wird in einer Ausführungsform Bor den Reaktionsmitteln des epitaktischen Aufwachsprozesses während des epitaktischen Aufwachsprozesses von SiGe hinzugefügt. Das dotierte SiGe bildet schließlich das Sourcegebiet 51 und das Draingebiet 52 des MOS-Transistors 30.
  • Wie weiter in 1 gezeigt ist, wird ebenfalls eine schützende Deckschicht 55 über der verformungsinduzierenden Epitaxieschicht 50 abgeschieden. Die schützende Deckschicht 55 enthält beispielsweise eine Schicht aus SiO2 oder SiN. Wenn die Deckschicht eine SiN-Schicht ist, kann die Deckschicht 55 mittels LPCVD aufgebracht werden. Die kombinierte Dicke der verformungsinduzierenden Epitaxieschicht 50 und der schützenden Deckschicht 55 liegt vorzugsweise zwischen 100 nm und 150 nm.
  • Wie in 2 gezeigt ist, kann eine Photolackmaske 48 über Bereichen der schützenden Deckschicht 55 gebildet werden. Die Photolackmaske 48 umfasst ein Öffnung oder ein Fenster 53 über einem ersten Gebiet 49. Ein Bereich des ersten Gebiets bildet schließlich einen Kanal 72 des MOS-Transistors 30.
  • Unter Anwendung der Photolackmaske 48 zum Schützen abgedeckter Bereiche der schützenden Deckschicht 55 und der verformungsinduzierenden Epitaxieschicht 50 können die freiliegenden Bereiche der schützenden Deckschicht 55 und der verformungsinduzierenden Epitaxieschicht 50 strukturiert werden, um Seitenwände 62 zu bilden, wie dies in 3 gezeigt ist. Ein erster Bereich der schützenden Deckschicht 55 und ein erster Bereich der verformungsinduzierenden Epitaxieschicht 50 werden dann abgetragen (beispielsweise geätzt), um Seitenwände 62 in der schützenden Deckschicht 55 und der verformungsinduzierenden Epitaxieschicht 50 zu bilden. Z. B. kann die schützende Deckschicht 55 zu einem gewünschten Muster, beispielsweise durch Plasmaätzung, in einer CHF3-, einer CF4- oder einer SF6-Chemie geätzt werden, und die verformungsinduzierende Epitaxieschicht 50 kann zu einer gewünschten Struktur geätzt werden, beispielsweise durch Plasmaätzung in einer CL- oder HBr/O2-Chemie. Wie durch die Pfeile angedeutet ist, üben die verbleibenden Bereiche 51, 52, der verformurigsinduzierenden Epitaxieschicht 50 eine kompressive Verspannung oder Verformung in Bezug auf die Halbleiterschicht 38 aus.
  • Die Öffnung 59 zwischen den Seitenwänden 62 bildet einen freiliegenden Bereich der ersten Oberfläche 37 der Halbleiterschicht 38. Es wird schließlich ein MOSFET-Kanal-Gebiet 72 des verspannten MOS-Transistors 30 in dem freiliegenden Bereich der ersten Oberfläche 37 gebildet. Gemäß einer Ausführungsform kann eine Nachätzung angewendet werden, um einen Teil 49 der Halbleiterschicht 38 wegzuätzen, um damit die Dicke des Kanalgebiets 72 einzustellen. In anderen Ausführungsformen kann eine Unterätzung eingesetzt werden, um das Ätzen anzuhalten, bevor die gesamte verformungsinduzierende Epitaxieschicht 50 aufgebracht ist, so dass eine dünne Schicht der verformungsinduzierenden Epitaxieschicht 50 in dem Bereich über der ersten Oberfläche 37 zur Verwendung als ein Material für den Kanal 72 verbleibt, um damit die Ladungsträgerbeweglichkeit zu verbessern. Da beispielsweise die Beweglichkeit von sowohl Löchern als auch Elektronen in SiGe größer ist im Vergleich zu Silizium, bietet der SiGe-Kanal eine höhere Ladungsträgerbeweglichkeit und damit ein besseres Leistungsverhalten.
  • Sobald die verformungsinduzierende Epitaxieschicht 50 und die schützende Deckschicht 55 strukturiert sind, wird die Maske 48, beispielsweise durch Plasmaveraschen entfernt. Nach dem Ätzen können, wie in 3 gezeigt ist, die schützende Deckschicht 55 und die verformungsinduzierende Epitaxieschicht 50 als verbleibender Bereich 51, 53 und als verbleibender Bereich 55, 54 bezeichnet werden. Die verbleibenden Bereiche 51, 52 der verformungsinduzierenden Epitaxieschicht 50 üben eine kompressive Verformung entlang des freigelegten Bereichs der ersten Oberfläche 37 der Halbleiterschicht 38 aus. Die kompressive Verformung wird auf Grund der Fehlanpassung der Gitterkonstanten zwischen dem Material an der ersten Oberfläche 37 der Halbleiterschicht 38 und dem Material der verformungsinduzierenden Epitaxieschicht 50 hervorgerufen.
  • Das Verfahren geht gemäß einer Ausführungsform weiter, indem eine Isolationsschicht 56 aus Abstandshaltermaterial abgeschieden wird, wie in 4 gezeigt ist. Die Isolationsschicht 56 kann mit einer Dicke abgeschieden werden, die ausreichend ist, um die Öffnung 59 zu füllen, oder kann abgeschieden werden entsprechend einer gewünschten Breite von Abstandshaltern, die für unterschiedliche Bauteilarchitekturen variieren kann. Die Isolatorschicht 56 kann ein Oxid, ein Nitrid oder eine Kombination davon sein und ist vorzugsweise eine dünne Schicht aus Siliziumdioxid (SiO2), auf der eine Schicht aus Siliziumnitrid (SiN) angeordnet ist. Gemäß einer Ausführungsform wird die Schicht aus abstandshalterbildendem Material 56 mit einem geeigneten die Leitfähigkeit bestimmenden Dotiermittel (beispielsweise Bor) dotiert. Wie nachfolgend mit Bezug zu 7 beschrieben ist, kann das die Leitfähigkeitsart bestimmende Dotiermittel später in die erste Oberfläche 37 der Halbleiterschicht 38 diffundieren, um Source/Drain-Erweiterungsgebiete zu bilden.
  • Das Verfahren geht weiter gemäß einer Ausführungsform, indem die Isolationsschicht 56 anisotrop geätzt wird, um isolierende Abstandshalter 57 zu bilden, wie in 5 gezeigt ist. Die Schicht aus abstandshalterbildendem Material 56 kann beispielsweise durch Plasmaätzung oder reaktive Ionenätzung (RIE) unter Anwendung einer CF4 oder CHF3-Chemie geätzt werden. Die isolierenden Abstandshalter 57 liegen über den verbleibenden Bereichen der schützenden Deckschicht 55, der verformungsinduzierenden Epitaxieschicht 50, {über Bereichen der freiliegenden Oberfläche der Halbleiterschicht 38 und den gegenüberliegenden Seitenwänden 62. Obwohl dies in 5 nicht gezeigt ist, wird ein verbleibender freiliegender Bereich des anfänglich freigelegten Bereiches der ersten Oberfläche 37 über einem ersten Gebiet der Halbleiter-auf-Isolator-Struktur 36 gebildet und besitzt vorzugsweise eine Breite oder eine Längsabmessung, die zwischen 20 nm und 50 nm liegt.
  • Verbleibende freiliegende Bereiche werden gereinigt und es wird eine Gateisolatorschicht 58 über dem verbleibenden freiliegenden Bereich der ersten Oberfläche 37 der Halbleiterschicht 38 gebildet. Der verbleibende freigelegte Bereich der ersten Oberfläche 37 bildet den Kanal 72 des verspannten MOS-Bauelemets 30, und die Isolatorschicht 58 dient letztlich als eine Gateisolatorschicht, wie in 5 gezeigt ist. Die Gateisolastorschicht 58 besitzt im Allgemeinen eine Dicke, die zwischen 1 nm und 10 nm liegt, und beträgt vorzugsweise ungefähr 1 bis 2 nm. Die isolierenden Abstandshalter 57 halten die Isolatorschicht 58 von dem endgültigen Source- und Dreingebieten 51, 52 des verspannten MOS-Bauelements 30 auf Abstand.
  • In einer Ausführungsform wird beispielsweise die Isolatorschicht 58 hergestellt, indem eine Atomlagenabscheidung verwendet wird, um eine Schicht aus dielektrischem Material aufzubringen, die eine große Dielektrizitätskonstante (ε) besitzt. Die Atomschichtenabscheidetechniken, die zum Aufbringen des dielektrischen Materials mit großem ε verwendet werden, beinhalten beispielsweise die chemische Dampfabscheidung (CVD), chemische Dampfabscheidung bei geringem Druck (LPCVD), die semiatmosphärische chemische Dampfabscheidung (SACVD) oder die plasmaunterstützte chemische Dampfabscheidung (PECVD). Das dielektrische Material mit großem ε ist ein Material mit einer Dielektrizitätskonstanten von größer als 3,9 und enthält beispielsweise Hafnium- oder Zirkonsilikate und Hafnium- oder Zirkonoxide.
  • Alternativ wird in einer weiteren Ausführungsform die Isolatorschicht 58 durch Aufwachsen einer Schicht aus Siliziumdioxid gebildet. Beispielsweise wird die Isolatorschicht 58 als thermisch aufgewachsenes Siliziumdioxid bereitgestellt, das durch Aufheizen des Siliziumsubstrats in einer oxidierenden Umgebung gebildet wird, so dass eine thermisch aufgewachsene Siliziumdioxidschicht sich lediglich auf dem freiliegenden Bereich der ersten Oberfläche 34 der Halbleiterschicht 38 ausbildet.
  • Wie in 6 gezeigt ist, kann eine Schicht aus einem gateelektrodenbildenden Material 60 (oder „leitendes Gatematerial”) über den verbleibenden Bereichen 53, 54 der schützenden Deckschicht 55, den isolierenden Abstandshaltern 57 und der Gateisolatorschicht 58 abgeschieden werden.
  • Das leitende Gatematerial 60 kann beispielsweise polykristallines Silizium sein, das auf der Schicht aus Gateisolatormaterial 58 abgeschieden wird, beispielsweise mittels LPCVD durch eine Reduktion von Wasserstoff des Silans (SiH4). Die Schicht aus polykristallinem Silizium wird vorzugsweise als undotiertes Polysilizium aufgebracht und kann nachfolgend mittels Ionenimplantation dotiert werden. Die polykristalline Siliziumschicht kann mit einer Dicke von ungefähr 50 bis 200 nm und vorzugsweise mit einer Dicke von ungefähr 100 nm aufgebracht werden. Wenn die Schicht aus Gateisolationsmaterial 58 und leitendem Gatematerial 60 eine „Metallgatestruktur mit großem ε” beinhaltet, kann das leitende Gatematerial 60 aus Materialien aufgebaut sein, die eine Metallgateelektrode bilden, etwa Iridium (Ir), Rhenium (Re), Titan (Ti), Titannitrid (TiN) und deren Legierungen, und es kann eine Polysiliziumgrenzfläche auf der Oberseite des Metalls als ein Kontaktmaterial vorgesehen sein. Die Metallschicht kann rein abgeschieden werden oder kann mit einer geeigneten Verunreinigungsdotierung vorgesehen werden, um die erforderliche Schwellwertspannung des Transistors festzulegen.
  • Bereiche der leitenden Gateelektrodenschicht 60, die über den verbleibenden Bereichen 51, 52 der verformungsinduzierenden Epitaxieschicht 50 angeordnet sind, werden entfernt, um die Source/Drain-Gebiete 51, 52 freizulegen, wie in 7 gezeigt ist. In einer Ausführungsform werden auch die oberen Bereiche der verbleibenden Bereiche 51, 52 der verformungsinduzierenden Epitaxieschicht 50 sowie die oberen Bereiche der isolierenden Abstandshalter 57 ebenfalls entfernt, um sicherzustellen, dass es eine geeignete Trennung zwischen der Gateelektrode 60 und den Source/Drain-Gebieten 51, 52 gibt. Die isolierenden Abstandshalter 57 besitzen eine anfängliche Höhe, die zwischen 100 nm und 150 nm liegt, wobei jedoch die endgültige Höhe der isolierenden Abstandshalter 57 auf 30 nm bis 60 nm verringert werden kann. Beispielsweise wird in einer Ausführungsform ein chemisch-mechanischer Einebnungs-(CMP)Prozess eingesetzt, um Bereiche der leitenden Schicht zu entfernen, die {über den verbleibenden Bereichen 51, 52 der verformungsinduzierenden Epitaxieschicht 50 liegen, und um die verbleibenden Bereiche 53, 54 der schützenden Deckschicht 55 abzutragen. Nach der CMP-Bearbeitung enthaften, wie in 7 gezeigt ist, die verbleibenden Bereiche 51, 52 der verformungsinduzierenden Epitaxieschicht 50 das Source 51 und das Drain 52 des verspannten MOS-Transistors 30, und umfassen auch die Gateelektrode 60. Die Gateelektrode 60 definiert das Kanalgebiet 72 als jenen Bereich an der Oberfläche der dünnen Siliziumschicht 38, der unter der Gateelektrode angeordnet ist. Vorzugsweise ist der Kanal 72 entlang einer [110] Kristallrichtung angeordnet, so dass ein Stromfluss in dem Transistor in der [110] Kristallrichtung stattfindet. Eine [100] Kristallrichtung kann für NMOS in einigen Architekturen bevorzugt verwendet werden.
  • Wie in der anschaulichen Ausführungsform der 7 ebenfalls gezeigt ist, können die Source/Drain-Gebiete 51, 52 unter die erste Oberfläche der Halbleiterschicht 38 erweitert werden, was durch eine gestrichelte Linie angedeutet ist, indem ein die Leitfähigkeitsart bestimmendes Dotiermittel aus den verbleibenden Bereichen der verformungsinduzierenden Epitaxieschicht 50 heraus diffundiert. Das Diffundieren kann mittels eines thermischen Ausheizens vorzugsweise eines schnellen thermischen Ausheizens (RTA) bewirkt werden. Zu beachten ist, dass der gesamte Diffusionsvorgang nicht notwendigerweise in 7 stattfindet, sondern auch während diverser Ausheizschritte stattfinden kann, die auftreten, wenn der verspannte MOS-Transistor 30 hergestellt wird. In einer weiteren in 7 gezeigten Ausführungsform kann ein die Leitfähigkeitsart bestimmendes Dotiermittel auch auf den isolierenden Abstandshaltern 57 herausdiffundieren, um Source/Drain-Erweiterungsgebiete 70, 71 unter den isolierenden Abstandshaltern 57 zu bilden. Sobald die Diffusion abgeschlossen ist, besitzen die Source/Drain-Erweiterungsgebiete 70, 71 eine Dicke im Bereich von 5 nm und der Dicke des Kanals 72.
  • Obwohl dies nicht dargestellt ist, kann der verspannungsverbesserte MOS-Transistor 30 in 7 in konventioneller Weise fertiggestellt werden. Zu konventionellen Schritten gehören beispielsweise das Bilden von Metallsilizidkontakten auf den Source- und Draingebieten, das Abscheiden von dielektrischen Zwischenschichtmaterialien, das Einebnen der dielektrischen Zwischenschichtmaterialien und das Ätzen von Kontaktlöchern oder Öffnungen durch die dielektrische Schicht bis zu den Metallsilizidkontakten. Beispielsweise wird eine Schicht aus silizidbildendem Metall abgeschieden oder über den verbleibenden freiliegenden Bereichen der verformungsinduzierenden Epitaxieschicht 50 gebildet und diese wird dann erhitzt, um zu bewirken, dass das Metall mit freiliegenden Bereichen der verformungsinduzierenden Epitaxieschicht 50 und den verbleibenden Bereichen 51, 52 der verformungsinduzierenden Epitaxieschicht 50 reagiert, um ein Metallsilizid zu bilden. Ein elektrischer Kontakt zu den Metallsilizidschichten (und somit zu dem Sourcegebiet 51 und dem Draingebiet 52) und der Gateelektrode 60 kann mittels Kontaktpfropfen, die in den Kontaktöffnungen gebildet sind, und durch Abscheiden eines Verbindungsmetalls und dessen Strukturierung hergestellt werden.
  • Die vorhergehenden Ausführungsformen waren Verfahren zur Herstellung von verspannungsverbesserten PMOS-Transistoren. Ähnliche NMOS-Herstellungstechnologien können eingesetzt werden, um verspannungsverbesserte NMOS-Transistoren herzustellen, und die Herstellung der einen Struktur oder beider Strukturen kann in Verfahren zur Herstellung von integrierten CMOS-Schaltungen eingebaut werden, in denen sowohl verspannte als auch unverspannte PMOS- und NMOS-Transistoren enthalten sind.
  • Die Herstellung eines zur Verspannung verbesserten NMOS-Transistors ist ähnlich zu den Verfahren, wie sie zuvor beschrieben sind, mit der Ausnahme, dass die Halbleiterschicht 38 p-dotiert ist und die Source- und Drain-Gebiete mit einem die n-Leitfähigkeit erzeugenden Ion dotiert sind. Ferner sollte das verformungsinduzierende Material 50 ein kleineres Substitutionsatom aufweisen, so dass das aufgewachsene verformungsinduzierende Material 50 eine Gitterkonstante besitzt, die kleiner ist als die Gitterkonstante des Grundmaterials. Das Hinzufügen eines kleineren Substitutionsatoms zu dem verformungsinduzierenden Material 50 bewirkt eine Fehlanpassung der Gitterkonstanten zwischen dem Material der ersten Oberfläche 37 der Halbleiterschicht 38 und dem Material der verformungsinduzierenden Epitaxieschicht 50. Dies führt zu einer Zugverspannung oder Zugverformung in Längsrichtung des Gitters des Grundmaterials.
  • Beispielsweise ist in einer anschaulichen Ausführungsform eines n-Kanal-MOSFET-Bauelements die verformungsinduzierende Epitaxieschicht 50 etwa ein monokristallines Material, etwa Siliziumkohlenstoff (Si:C). Das Si:C kann bis zu ungefähr 15% Kohlenstoff und vorzugsweise ungefähr 2 bis 7% Kohlenstoff enthaften. Siliziumkohlenstoff (Si:C) besitzt eine kleinere Gitterkonstante als die Halbleiterschicht 38. Da Kohlenstoff ein kleineres Atom als Silizium ist, erzeugt das Hinzufügen von Kohlenstoff zu Silizium ein kristallines Material mit einer kleineren Gitterkonstante als die der Halbleiterschicht 38. Die verbleibenden Bereiche 51, 52 der verformungsinduzierenden Epitaxieschicht 50, die als die Source- und Drain-Gebiete 51, 52 verwendet werden, üben eine Zugverformung (beispielsweise eine Zugverspannung in Längsrichtung) entlang dem freigelegten Bereich der ersten Oberfläche 37 der Halbleiterschicht 38 aus. Die Zugverspannung in Längsrichtung, die auf dem Transistorkanal 72 ausgeübt wird, erhöht die Beweglichkeit der Majoritätsladungsträger, d. h. der Elektronen, in dem Transistorkanal 72 eines NMOS-Transistors und verbessert das Leistungsverhalten des n-Kanal-MOSFET-Bauelements.
  • In anderen Ausführungsformen wird das Si:C insitu dotiert mit einem die Leitfähigkeitsart bestimmenden Dotiermittel, etwa Arsen oder Phosphor. Die Dotierelemente können den Reaktionsstoffen beim epitaktischen Aufwachsprozess hinzugefügt werden, um in geeigneter Weise die Source- und Drain-Gebiete zu dotieren. Beispielsweise können Arsen oder Phosphor den Reaktionsstoffen des epitaktischen Aufwachsprozesses während des Aufwachsprozesses von Si:C hinzugefügt werden. Das dotierte Si:C bildet letztlich das Sourcegebiet 51 und das Draingebiet 52 des MOS-Transistors 30.

Claims (8)

  1. Verfahren zur Herstellung eines Halbleiterbauelements (30), wobei das Verfahren die Schritte umfasst: Bereitstellen einer Halbleiter-auf-Isolator-Struktur (36) mit: einem Substrat (42), einer Halbleiterschicht (38) mit einer ersten Oberfläche (37) und einer zweiten Oberfläche (39) und einer ersten Dicke (41), und einer isolierenden Schicht, die zwischen dem Substrat (42) und der zweiten Oberfläche (39) der Halbleiterschicht (38) angeordnet ist, wobei die Halbleiterschicht eine erste Dicke (41) besitzt; großflächiges Aufwachsen einer verformungsinduzierenden Epitaxieschicht (50) angrenzend an der ersten Oberfläche (37), um die kristalline Struktur der Halbleiterschicht (38) auszudehnen, wobei die verformungsinduzierende Epitaxieschicht (50) bis zu einer zweiten Dicke (43) aufgewachsen wird, die größer oder gleich ist zu der ersten Dicke (41), um eine Verformung in der Halbleiterschicht (38) hervorzurufen; Strukturieren eines ersten Bereichs der verformungsinduzierenden Epitaxieschicht (50), um im Wesentlichen vertikale Seitenwände (62) in der verformungsinduzierenden Epitaxieschicht (50) zu bilden und um verbleibende Bereiche (51, 52) der verformungsinduzierenden Epitaxieschicht (50), die Source/Drain-Gebiete (51, 52) sind, angrenzend an der ersten Oberfläche (37) zurückzulassen; Bilden von isolierenden Abstandshaltern (57), die über den im Wesentlichen vertikalen Seitenwänden (62) angeordnet sind, wobei die isolierenden Abstandshalter (57) einen Raumbereich zwischen dem isolierenden Abstandshaltern (57) erzeugen, der einen freiliegenden Bereich der ersten Oberfläche (37) umfasst; Bilden einer Gatedielektrikumsschicht (58) über dem freiliegenden Bereich der ersten Oberfläche (37), der zwischen den isolierenden Abstandshaltern (57) gebildet ist; Abscheiden einer Elektrodenschicht (60) eines leitenden Gates (60) über den verbleibenden Bereichen der isolierenden Abstandshalter (57) und der Gatedielektrikumsschicht (58), um den Raumbereich zwischen den isolierenden Abstandshaltern (57) mit der Elektrodenschicht (60) des leitenden Gates (60) zu füllen; und Entfernen von Bereichen der Elektrodenschicht (60) des leitenden Gates (60), die über verbleibenden Bereichen (51, 52) der verformungsinduzierenden Epitaxieschicht (50) angeordnet sind.
  2. Verfahren nach Anspruch 1, wobei der Schritt des großflächigen Aufwachsens den Schritt umfasst: großflächiges Aufwachsen einer Silizium/Germanium-Schicht angrenzend an die erste Oberfläche (37) bis zu einer zweiten Dicke (43), die größer oder gleich ist zu der ersten Dicke (41), wobei die Silizium/Germanium-Schicht mit einem die Leitfähigkeit bestimmenden Dotiermittel dotiert ist.
  3. Verfahren nach Anspruch 1, wobei der Schritt des großflächigen Aufwachsens den Schritt umfasst: großflächiges Aufwachsen einer Siliziumkohlenstoffschicht angrenzend an die erste Oberfläche (37) bis zu einer zweiten Dicke (43), die größer oder gleich ist zu der ersten Dicke (41), wobei die Siliziumkohlenstoffschicht mit einem die Leitfähigkeitsart bestimmenden Dotiermittel dotiert ist.
  4. Verfahren nach Anspruch 1, das ferner die Schritte umfasst: Abscheiden einer Deckschicht (55) über der verformungsinduzierenden Epitaxieschicht (50); Strukturieren eines ersten Bereichs der Deckschicht (55), um Seitenwände (62) in der Deckschicht (55) zu bilden; und wobei der Schritt des Abscheidens einer Elektrodenschicht (60) des leitenden Gates (60) den Schritt umfasst: Abscheiden einer Elektrodenschicht (60) des leitenden Gates (60) über den verbleibenden Bereichen (53, 54) der Deckschicht (55), den isolierenden Abstandshaltern (57) und der Gatedielektrikumsschicht (58); und wobei der Schritt des Strukturierens von Bereichen der Elektrodenschicht (60) des leitenden Gates (60) den Schritt umfasst: Strukturieren von Bereichen der Elektrodenschicht (60) des leitenden Gates (60), die über verbleibenden Bereichen (51, 52) der verformungsinduzierenden Epitaxieschicht (50) und den verbleibenden Bereichen (53, 54) der Deckschicht (55) angeordnet sind.
  5. Verfahren nach Anspruch 4, wobei großflächiges Aufwachsen den Schritt umfasst: großflächiges Aufwachsen einer verformungsinduzierenden Epitaxieschicht (50) angrenzend an die erste Oberfläche (37) bis zu einer zweiten Dicke (43), die größer oder gleich ist zu der ersten Dicke (41), wobei die verformungsinduzierende Epitaxieschicht (50) mit einem die Leitfähigkeitsart bestimmenden Dotiermittel dotiert wird; und wobei das Verfahren ferner den Schritt umfasst: Verteilen des die Leitfähigkeitsart bestimmenden Dotiermittels von der verformungsinduzierenden Epitaxieschicht (50), um Source/Drain-Erweiterungsgebiete (70, 71) unter den isolierenden Abstandshaltern (57) zu bilden.
  6. Halbleiterbauelement (30) mit: einer Halbleiter-auf-Isolator-Struktur (36) mit: einem Substrat (42), einer Halbleiterschicht (38) mit einer ersten Oberfläche (37), einer zweiten Oberfläche (39), einer ersten Dicke (41), die zwischen der ersten Oberfläche (37) und der zweiten Oberfläche (39) definiert ist, und einem ersten Gebiet und einer isolierenden Schicht, die zwischen dem Substrat (42) und der zweiten Oberfläche (39) der Halbleiterschicht (38) angeordnet ist, wobei die erste Oberfläche (37) flach ist; einer Gateisolatorschicht (58) angrenzend zu der ersten Oberfläche (37) und über dem ersten Gebiet; einem Sourcegebiet (51) angrenzend zu der ersten Oberfläche (37), das eine kristalline Struktur der Halbleiterschicht (38) fortsetzt und eine Verspannung in der Halbleiterschicht (38) erzeugt, wobei das Sourcegebiet (51) ein Teil einer nicht-eingebetteten verformungsinduzierenden Epitaxieschicht (50) ist, die die kristalline Struktur der Halbleiterschicht (38) fortsetzt und die mit einem leitfähigkeitsbestimmenden Dotiermittel dotiert ist, wobei die nicht-eingebettete verformungsinduzierende Epitaxieschicht (50) eine obere Oberfläche und eine untere Oberfläche in Kontakt mit der ersten Oberfläche (37) besitzt, die eine zweite Dicke (43) größer oder gleich der ersten Dicke (41) definieren; einem Draingebiet (52) angrenzend zu der ersten Oberfläche (37), wobei das Draingebiet (52) ein weiterer Teil der nicht-eingebetteten verformungsinduzierenden Epitaxieschicht (50) ist; und einem leitenden Gate (60), das über der Gateisolatorschicht (58) angeordnet ist, wobei das leitende Gate (60) eine obere Oberfläche und eine untere Oberfläche in Kontakt mit der Gateisolatorschicht (58) aufweist, wobei die obere Oberfläche koplanar ist mit der oberen Oberfläche des Sourcegebiets (51), das eine kristalline Struktur der Halbleiterschicht (38) fortsetzt und eine Verspannung in der Halbleiterschicht (38) erzeugt.
  7. Halbleiterbauelement (30) nach Anspruch 6, wobei die nicht-eingebettete verformungsinduzierende Epitaxieschicht (50) umfasst: eine Siliziumgermaniumschicht.
  8. Halbleiterbauelement (30) nach Anspruch 6, wobei die nicht-eingebettete verformungsinduzierende Epitaxieschicht (50) umfasst: eine Siliziumkohlenstoffschicht.
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