DE112008000974B4 - Durch Verformung verbesserte Halbleiterbauelemente und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung eines durch Verformung verbesserten Halbleiterbauelements (30) mit einem Halbleitersubstrat (36) mit einer Oberfläche (32), das ein darin ausgebildetes Sourcegebiete (103, 107) und ein Draingebiet (105, 109) aufweist, die durch ein Kanalgebiet (70, 72) in dem Halbleitersubstrat (36) getrennt sind, und mit einer Gateelektrode (66, 68), die über dem Kanalgebiet (70, 72) angeordnet ist, wobei das Verfahren die Schritte umfasst: Einbetten des verformungsinduzierenden Halbleitermaterials (102, 106) in das Sourcegebiet (103, 107) und das Draingebiet (105, 109); Abscheiden einer Schicht eines silizidbildenden Metalls auf Oberflächen des Sourcegebiets (103, 107) und des Draingebiets (105, 109) und Ausheizen zur Herstellung von Metallsilizidkontakten (112) direkt entlang der Oberflächen des Sourcegebiets (103, 107) und des Draingebiets (105, 109), so dass sich die Metallsilizidkontakte (112) in das Sourcegebiet (103, 107) und das Draingebiet (105, 109) zu einer Tiefe von 5 nm oder weniger erstrecken; selektives Abscheiden einer oder mehrerer Schichten aus...

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft allgemein verformungsverbesserte Halbleiterbauelemente und Verfahren zu deren Herstellung und betrifft insbesondere Halbleiterbauelemente mit verformungsinduzierenden eingebetteten Gebieten und Verfahren zur Herstellung derartiger Halbleiterbauelemente, ohne dass eine Relaxation der Verformung hervorgerufen wird.
  • Hintergrund
  • Der Hauptanteil aktueller integrierter Schaltungen (IC's) wird unter Anwendung einer Vielzahl von miteinander verbundenen Feldeffekttransistoren (FET) bereitgestellt, die auch als Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET) oder einfach MOS-Transistoren bezeichnet werden. Ein FET enthält eine Gateelektrode als eine Steuerelektrode und voneinander beabstandete Source- und Drain-Elektroden, zwischen denen ein Stromfluss stattfinden kann. Eine Steuerspannung, die an der Gateelektrode angelegt ist, steuert den Stromfluss durch einen Kanal zwischen der Sourceelektrode und der Drainelektrode.
  • In der WO 2007/11 22 28 A1 wird ein Verfahren zur Herstellung eines Halbleiterbauteils beschrieben, in dem eine Siliziumschicht mit einer Dicke von 20 bis 40 nm abgeschieden wird.
  • In der US 6 180 469 B1 wird das selektive Abscheiden einer Metallschicht auf Source-/Draingebieten beschrieben, wobei insbesondere Nickelschichten selektiv auf freigelegten Bereichen eines HD-Gebiets abgeschieden werden.
  • In der EP 0 813 234 A2 wird eine Verfahren zur Herstellung eines Halbleiterbauteils beschrieben, in dem eine Siliziumschicht selektiv über freigelegten Teilen eines Halbleiterbereichs ausgebildet wird.
  • Ein wichtiger Parameter für MOS-Transistoren ist der Bauteilwiderstand („Ein-Widerstand”) vom Source zum Drain, wenn das Bauelement eingeschaltet ist. Der gesamte Ein-Widerstand ist die Summe des Kanalwiderstandes und des externen Widerstandes. Der Kanalwiderstand ist eine Funktion der Beweglichkeit der Majoritätsladungsträger in dem Bauteilkanal, wobei für ansonsten gleiche Parameter eine höhere Beweglichkeit zu einem geringeren Kanalwiderstand führt. Der externe Widerstand enthält eine Reihe von Komponenten, die u. a. den Widerstand durch jeweils das Sourcegebiet und das Draingebiet und den Kontaktwiderstand zu den Souce- und Draingebieten beinhalten. Es ist gut bekannt, die Beweglichkeit von Majoritätsladungsträgern zu verbessern, indem eine Verformung in dem Kanalgebiet hervorgerufen wird. Eine kompressive Längsverformung erhöht die Beweglichkeit von Löchern als Majoritätsladungsträger in dem Kanal eines p-Kanal-MOS-(PMOS)Transistors, und eine Zugverformung in Längsrichtung erhöht die Beweglichkeit der Elektronen als Majoritätsladungsträger im Kanal eines n-Kanal-MOS-(NMOS)Transistors. Derartige Kanalverformungen können hervorgerufen werden mittels eines verformungsinduzierenden monokristallinen Materials, das in den Source- und Draingebieten des Transistors eingebettet ist. Es ist auch bekannt, den externen Widerstand einschließlich des Widerstandes der Source- und Drain-Gebiete und des Kontaktwiderstandes der Source- und Drain-Gebiete zu verringern, indem eine Metallsilizidschicht gebildet wird, die entsprechend mit dem Sourcegebiet und dem Draingebiet in Kontakt ist. Nachteiligerweise führt die Herstellung einer Metallsilizidschicht auf den Source- und Draingebieten zu der Nebenwirkung, dass eine Relaxation der Verformung in dem Kanalgebiet, die durch das eingebettete Material hervorgerufen wird, erzeugt wird. Die Silizidbildung in den Source- und Draingebieten zur Verringerung des externen Widerstands wirkt somit konträr zur möglichen Verringerung des Kanalwiderstands, die durch das Einbetten eines verformungsinduzierenden Materials erreicht wird.
  • Es ist daher wünschenswert, ein durch Verformung verbessertes Halbleiterbauelement mit einem optimierten Gesamt-Ein-Widerstand bereitzustellen. Des weiteren ist es wünschenswert, Verfahren zur Herstellung eines durch Verformung verbesserten Halbleiterbauelements mit einem geringen Ein-Widerstand bereitzustellen. Ferner sind andere wünschenswerte Eigenschaften der vorliegenden Erfindung aus der folgenden detaillierten Beschreibung und den angefügten Patentansprüchen ersichtlich, wenn diese mit Bezug zu den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und dem Hintergrund studiert werden.
  • Kurzer Überblick
  • Es wird bereitgestellt ein Verfahren zur Herstellung eines durch Verformung verbesserten Halbleiterbauelements mit einem Halbleitersubstrat mit einer Oberfläche, das ein darin ausgebildetes Sourcegebiete und ein Draingebiet aufweist, die durch ein Kanalgebiet in dem Halbleitersubstrat getrennt sind, und mit einer Gateelektrode, die über dem Kanalgebiet angeordnet ist, wobei das Verfahren die Schritte umfasst:
    Einbetten des verformungsinduzierenden Halbleitermaterials in das Sourcegebiet und das Draingebiet;
    Abscheiden einer Schicht eines silizidbildenden Metalls auf Oberflächen des Sourcegebiets und des Draingebiets und Ausheizen zur Herstellung von Metallsilizidkontakten direkt entlang der Oberflächen des Sourcegebiets und des Draingebiets, so dass sich die Metallsilizidkontakte in das Sourcegebiet und das Draingebiet zu einer Tiefe von 5 nm oder weniger erstrecken;
    selektives Abscheiden einer oder mehrerer Schichten aus leitendem Material das über den Metallsilizidkontakten angeordnet ist, wobei die eine oder die mehreren Schichten aus leitendem Material zumindest eine Schicht aus einem leitenden Material umfassen, wobei die eine oder die mehreren Schichten aus leitendem Material mit den Metallsilizidkontakten in Kontakt sind;
    danach, ohne die zumindest eine Schicht aus leitendem Material zu entfernen, Abscheiden einer Isolierschicht über der zumindest einen Schicht aus leitendem Material;
    Ätzen von Kontaktöffnungen durch die Isolierschicht; und
    Bilden in den Kontaktöffnungen metallisierter Kontakte, die physikalisch die Schicht aus dem leitenden Material kontaktieren.
  • Weiterhin wird bereitgestellt ein Verfahren zur Herstellung eines Halbleiterbauelements mit einem Halbleitersubstrat mit eine Oberfläche, mit einem PMOS-Transistor und einem NMOS-Transistor, wobei der PMOS-Transistor und der NMOS-Transistor jeweils ein Sourcegebiet, das in dem Halbleitersubstrat gebildet ist, ein Draingebiet, das in dem Halbleitersubstrat gebildet ist, und eine Gateelektrode aufweisen, die über einem Kanalgebiet gebildet ist, wobei das Verfahren die Schritte umfasst:
    Einbetten eines ersten verformungsinduzierenden Halbleitermaterials in dem Sourcegebiet und dem Draingebiet des PMOS-Transistors;
    Einbetten eines zweiten verformungsinduzierenden Halbleitermaterials in dem Sourcegebiet und dem Draingebiet des NMOS-Transistors;
    Abscheiden einer Schicht aus silizidbildendem Metall auf einer Oberfläche des Sourcegebiets und des Draingebiets und Aufheizen, um Metallsilizidkontakte direkt entlang eine Oberfläche des Sourcegebiets und des Draingebiets des PMOS-Transistors und des Sourcegebiets und des Draingebiets des NMOS-Transistors zu bilden, so dass sich die Metallsilizidkontakte in das Sourcegebiet und das Draingebiet zu einer Tiefe von 5 nm oder weniger erstrecken, um das Sourcegebiet und das Draingebiet des PMOS-Transistors und das Sourcegebiet und das Draingebiet des NMOS-Transistors zu kontaktieren, so dass eine in den Kanalgebieten durch eingebettete erste und zweite verformungsinduzierende Halbleitermaterialien in dem Sourcegebiet und dem Draingebiet induzierte Verformung nicht entspannt wird;
    selektives Abscheiden einer oder mehrerer leitender Schichten über den Metallsilizidkontakten, wobei die eine oder die mehreren Schichten aus leitendem Material zumindest eine Schicht aus einem leitenden Material umfassen, wobei die eine oder die mehreren Schichten aus leitendem Material mit den Metallsilizidkontakten in Kontakt sind;
    Abscheiden einer Schicht eines ersten verspannten isolierenden Materials über dem PMOS-Transistor; und
    Abscheiden einer Schicht eines zweiten verspannten isolierenden Materials über dem NMOS-Transistor.
  • Weiterhin wird bereitgestellt ein durch Verformung verbessertes Halbleiterbauelement mit:
    einem Halbleitersubstrat;
    einem Sourcegebiet mit einem Draingebiet, wovon jedes ein verformungsinduzierendes Halbleitermaterial, das in dem Halbleitersubstrat eingebettet ist, aufweist, wobei das Sourcegebiet und das Draingebiet durch ein verformtes Kanalgebiet getrennt sind;
    einer Gateelektrode, die über dem verformten Kanalgebiet angeordnet ist;
    Silizidkontakten, die sich in das Sourcegebiet und das Draingebiet zu einer Tiefe von 5 nm oder weniger erstrecken;
    einer stromlos plattierten leitenden Schicht, die über den Silizidkontakten angeordnet ist; und
    einer verspannten isolierenden Schicht, die über der Gateelektrode angeordnet ist.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird im Folgenden mit den nachfolgenden Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen und wobei:
  • 1 bis 10 einen Querschnitt eines durch Verformung verbesserten MOS-Bauelements und Verfahren zur deren Herstellung gemäß diverser Ausführungsformen zeigen;
  • 11 bis 14 im Zusammenhang mit den 1 bis 8 im Querschnitt ein durch Verformung verbessertes MOS-Bauelement und Verfahren zu dessen Herstellung gemäß alternativer Ausführungsformen zeigen; und
  • 15 und 16 im Zusammenhang mit den 1 bis 10 oder den 1 bis 14 im Querschnitt ein durch Verformung verbessertes MOS-Bauelement und Verfahren zu dessen Herstellung gemäß noch weiterer Ausführungsformen zeigen.
  • Detaillierte Beschreibung
  • Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Erfindung oder die Anwendung und die Verwendungszwecke der Erfindung nicht beschränken. Ferner ist nicht beabsichtigt, dass eine Beschränkung im Hinblick auf eine angegebene oder implizierte Theorie erfolgt, die in dem vorhergehenden technischen Gebiet, dem Hintergrund, dem kurzen Überblick oder in der folgenden detaillierten Beschreibung präsentiert wird.
  • 1 bis 16 zeigen ein verspanntes MOS-Bauelement 30 und Verfahrensschritte zur Herstellung eines derartigen MOS-Bauelements gemäß diversen Ausführungsformen. In diesen anschaulichen Ausführungsformen ist das verspannte MOS-Bauelement 30 ein komplementäres MOS-(CMOS)Bauelement, das hier durch einen einzelnen NMOS-Transistor 31 und durch einen einzelnen PMOS-Transistor 33 dargestellt ist. Wie aus der folgenden Beschreibung hervorgeht, richten sich die diversen Ausführungsformen an die Herstellung eines NMOS-Transistors mit einer verbesserten Beweglichkeit und/oder eines PMOS-Transistors, der ebenfalls eine höhere Beweglichkeit besitzt, um ein Halbleiterbauelement mit verbesserten Eigenschaften im Hinblick auf den Ein-Widerstand zu erreichen. Der Fachmann erkennt, dass die Erfindung auf ein CMOS-Bauelement, auf ein Einzel-Kanal-NMOS-Bauelement oder auf ein Einzelkanal-PMOS-Bauelement anwendbar ist. Eine integrierte Schaltung, die aus verspannten MOS-Bauelementen gemäß einer Ausführungsform hergestellt ist, kann eine große Anzahl von Bauelementen, etwa des Bauelements 30, enthalten und kann sowohl verspannte als auch nicht verspannte PMOS-Transistoren und verspannte und nicht verspannte NMOS-Transistoren enthalten.
  • Diverse Schritte bei der Herstellung von MOS-Transistoren sind gut bekannt und so wird der Kürze halber eine Vielzahl konventioneller Schritte lediglich kurz erwähnt oder die Erläuterung wird hierin vollständig weggelassen, ohne dass diese bekannten Prozessdetails erwähnt werden. Obwohl der Begriff „MOS-Bauelement” eigentlich ein Bauelement bezeichnet, dass eine Metall-Gate-Elektrode und einen Oxid-Gate-Isolator besitzt, wird der Begriff hierin durchwegs verwendet, um ein beliebiges Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (unabhängig davon, ob diese Metall oder ein anderes leitendes Material enthält) aufweist, die über einem Gateisolator (aus Oxid oder einem anderen Isolationsmaterial) angeordnet ist, der wiederum über einem Halbleitersubstrat angeordnet ist.
  • Wie in 1 im Querschnitt gezeigt ist, beginnt die Herstellung des verspannten MOS-Bauelements 30 gemäß einer Ausführungsform mit dem Bereitstellen eines Halbleitersubstrats 36, das eine Oberfläche 32 besitzt. Das Halbleitersubstrat ist ein beliebiges monokristallines Halbleitermaterial, und ist vorzugsweise ein monokristallines Siliziumsubstrat, wobei die Begriffe „Siliziumsubstrat” und „Siliziumschicht” hierin verwendet werden, um die relativ reinen Siliziummaterialien zu bezeichnen, die typischerweise in der Halbleiterindustrie verwendet werden. Das Halbleitersubstrat 36 wird im Weiteren zur vereinfachten Diskussion, jedoch ohne Einschränkung, als ein Siliziumsubstrat bezeichnet. Der Fachmann erkennt, dass das Halbleitersubstrat 36 auch aus anderen Halbleitermaterialien aufgebaut sein kann, etwa beispielsweise Silizium/Germanium (SiGe), Siliziumkohlenstoff (SiC), Galliumarsenid und dergleichen. Das Siliziumsubstrat 36 kann eine Siliziumvollscheibe (nicht gezeigt) sein oder eine dünne Schicht aus Silizium 34 auf einer isolierenden Schicht 35 (was üblicherweise als Silizium-auf-Isolator oder SOI bezeichnet wird), die wiederum auf einer Siliziumträgerscheibe 37 angebracht ist. Vorzugsweise ist das Halbleitersubstrat 36, wie es hier dargestellt ist, eine SOI-Scheibe, ohne jedoch darauf einschränkend zu sein. Unabhängig davon, ob ein monokristallines Silizium oder ein anderes monokristallines Halbleitermaterial verwendet wird, zeichnet sich das monokristalline Material, das das Substrat 36 und insbesondere die dünne Schicht 34, wenn das Substrat ein SOI-Substrat ist, bildet, durch eine Gitterkonstante aus, die mit der kristallinen Struktur dieses Materials verknüpft ist.
  • Um ein CMOS-Bauelement herzustellen, werden Bereiche der dünnen Siliziumschicht 34 mit p-Dotiermitteln (einer p-Wanne 38 bzw. einem p-Potentialtopf) für die Herstellung von n-MOS-Transistoren 31 dotiert, und andere Bereiche werden mit einem n-Dotiermittel (einer n-Wanne 39 bzw. einen n-Potentialtopf) für die Herstellung von p-Kanal-MOS-Transistoren 33 dotiert. Die p-Wanne und die n-Wanne können zur Erzeugung der geeigneten Leitfähigkeit beispielsweise mittels Ionenimplantation dotiert werden. Eine flache Grabenisolation (STI) 40 oder eine andere elektrische Isolierung ist in dem Halbleitersubstrat ausgebildet und erstreckt sich vorzugsweise durch die dünne Schicht aus Silizium 34 bis zu der isolierenden Schicht 35, um individuelle Bauelemente elektrisch zu trennen, wie dies für die einzurichtende Schaltungsfunktion erforderlich ist. Wie gut bekannt ist, gibt es viele Prozesse, die zur Herstellung der STI angewendet werden können, so dass dieser Prozess nicht detailliert beschrieben werden muss. Im Allgemeinen enthält die STI einen flachen Graben, der in die Oberfläche des Halbleitersubstrats geätzt wird und der nachfolgend mit einem isolierenden Material gefüllt wird. Nachdem der Graben mit dem isolierenden Material gefüllt ist, wird die Oberfläche für gewöhnlich mittels beispielsweise chemisch-mechanischer Einebnung (CMP) eingeebnet.
  • Gemäß 1 ist eine Schicht eines Gateisolators 60 an der Oberfläche der dünnen Siliziumschicht 34 gebildet. Der Gateisolator kann ein thermisch aufgewachsenes Siliziumdioxid sein, das hergestellt wird, indem das Siliziumsubstrat in einer oxidierenden Umgebung erhitzt wird, oder kann ein abgeschiedenes Isolatormaterial sein, etwa Siliziumoxid, Siliziumnitrid, ein Isolator mit einer hohen Dielektrizitätskonstante, etwa HfxSiyOz, oder dergleichen. Abgeschiedene Isolationsmaterialien können beispielsweise durch chemische Dampfabscheidung (CVD) durch chemische Dampfabscheidung unter geringem Druck (LPCVD) oder durch plasmaunterstützte chemische Dampfabscheidung (PECVD) aufgebracht werden. Wie in 1 gezeigt ist, ist der Gateisolator 60 ein thermisch aufgewachsenes Siliziumdioxid, das nur an der Oberfläche der Siliziumschicht aufwächst. Das Gateisolatormaterial besitzt typischerweise eine Dicke von 1 bis 10 Nanometer (nm). In einigen Anwendungen ist es vorteilhaft, den Gateisolator abzuscheiden, insbesondere, wenn das Halbleitersubstrat nicht Silizium als das Halbleitermaterial aufweist. Gemäß einer Ausführungsform wird eine Schicht aus einem die Gateelektrode bildenden Material 62, etwa in Form von polykristallinem Silizium, auf der Schicht des Gateisolatormaterials aufgebracht. Zur einfacheren Erläuterung, ohne jedoch einschränkend zu sein, wird die Schicht aus Gateelektroden bildendem Material im Weiteren als eine polykristalline Siliziumschicht bezeichnet, obwohl der Fachmann weiß, dass Metalle oder andere leitende Materialien ebenfalls verwendet werden können. Die Schicht aus polykristallinem Silizium wird vorzugsweise als undotiertes Polysilizium abgeschieden und wird nachfolgend mittels Ionenimplantation dotiert. Das polykristalline Siliziummaterial kann beispielsweise bis zu einer Dicke von ungefähr 100 bis 120 nm mittels LPCVD durch Wasserstoffreduktion und Silan aufgebracht werden. Eine Schicht 64 aus Hartmaskenmaterial, etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid wird auf der Oberfläche des polykristallinen Siliziums aufgebracht. Das Hartmaskenmaterial kann bis zu einer Dicke von ungefähr 50 nm ebenfalls durch LPCVD aufgebracht werden.
  • Die Schicht aus polykristallinem Silizium 62 und die Schicht des Hartmaskenmaterials 64 werden photolithographisch strukturiert, um MOS-Gateelektroden 66 und 68 zu bilden, wie dies im Querschnitt in 2 gezeigt ist. Die Gateelektrode 66 liegt über dem Bereich der p-Wanne 38 der dünnen Siliziumschicht 34, der einen Kanal 70 des NMOS-Transistors 31 an der Oberfläche 32 bildet. In ähnlicher Weise ist die Gateelektrode 68 über jenem Bereich der n-Wanne 39 angeordnet, der einen Kanal 72 des PMOS-Transistors 33 ebenfalls an der Oberfläche 32 bildet. Das polykristalline Silizium kann das gewünschte Strukturmuster mittels beispielsweise Plasmaätzung in einer Cl- oder HBr/O2-Chemie geätzt werden, und die Hartmaske kann beispielsweise durch Plasmaätzung in einer CHF3-, CF4- oder SF6-Chemie geätzt werden.
  • Nach der Strukturierung der Gateelektrode wird gemäß einer Ausführungsform eine dünne Schicht 74 aus Siliziumoxid thermisch auf den gegenüberliegenden Seitenwänden 75 und 85 der Gateelektrode 66 aufgewachsen und eine dünne Schicht 76 aus Siliziumoxid wird auf den gegenüberliegenden Seitenwänden 77 und 87 der Gateelektrode 68 thermisch aufgewachsen, indem die polykristallinen Siliziumgateelektroden in einer oxidierenden Umgebung erhitzt werden. Die Schichten 74 und 76 können bis zu einer Dicke von ungefähr 2 bis 5 nm aufgewachsen werden. Die Gateelektroden 66 und 68 und die Schichten 74 und 76 werden als Ionenimplantationsmasken verwendet, um Sourceerweiterungsgebiete 81 und Drainerweiterungsgebiete 82 des NMOS-Transistors 31 und um Sourceerweiterungsgebiete 83 und Drainerweiterungsgebiete 84 des PMOS-Transistors 33 zu bilden. Die Source- und Drain-Erweiterungsgebiete des NMOS-Transistors 31 können durch Implantation von Arsenionen erzeugt werden, und die Source- und Drain-Erweiterungegebiete des PMOS-Transistors 33 können durch die Implantation von Borionen hergestellt werden. Das mögliche Erfordernis für Source- und Drain-Erweiterungebiete und ein Verfahren zu deren Herstellung sind gut bekannt und müssen hierin nicht weiter detaillierter erläutert werden. Es ist gut bekannt, obwohl dies nicht dargestellt ist, dass eine Schicht aus strukturiertem Photolack verwendet werden kann, um das p-Wannengebiet während der Implantation der Source- und Drain-Erweiterungsgebiete des p-Transistors abzudecken, und dass eine weitere Schicht aus strukturiertem Photolack verwendet werden kann, um das n-Wannengebiet während der Implantation der Source- und Drain-Erweiterungsgebiete des NMOS-Transistors abzudecken.
  • Gemäß einer Ausführungsform, wie sie in 3 gezeigt ist, werden Seitenwandabstandshalterelemente 79 über der dünnen Oxidschicht 74 an den gegenüberliegenden Seitenwänden 75, 85, gebildet und es werden Seitenwandabstandshalter 80 über der dünnen Oxidschicht 76 an den gegenüberliegenden Seitenwänden 77, 87 der Gateelektroden 66 bzw. 68 gebildet. Die Seitenwandabstandshalter können ein isolierendes Material, etwa Siliziumnitrid, Siliziumoxid oder dergleichen hergestellt werden, indem eine Schicht des isolierenden Materials über den Gateelektroden abgeschieden wird und indem nachfolgend die Schicht anisotrop geätzt wird, beispielsweise durch reaktive Ionenätzung (RIE) unter Anwendung einer CHF3-, einer CF4- oder einer SF6-Chemie. Die Seitenwandabstandshalter 79 und 80, die Gateelektroden 66 und 68, die Hartmaske auf den Gateelektroden und die STI 40 werden als eine Ätzmaske verwendet, um Vertiefungen und Gräben 92 und 94 in dem Siliziumsubstrat zueinander beabstandet und selbstjustiert zu den gegenüberliegenden Rändern der n-Kanalgatelektrode 66 zu ätzen, und um Vertiefungen 96 und 98 beabstandet zueinander und selbstjustiert zu dem gegenüberliegenden Rändern der p-Kanal-Gateelektrode 68 zu ätzen. Die Vertiefungen erstrecken sich durch die Source- und Drain-Erweiterungsgebiete und schneiden die Endbereiche der Kanäle 70 und 72. Die Vertiefungen können anisotrop geätzt werden, beispielsweise durch reaktive Ionenätzung unter Anwendung einer HBr/O2- oder Cl-Chemie. Wenn das verspannte MOS-Bauelement 30 auf einem SOI-Substrat hergestellt wird, werden die Vertiefungen in die dünne Siliziumschicht 34 geätzt, wobei diese sich nicht über die gesamte Dicke der Schicht erstrecken. Zumindest ein dünner Bereich der Schicht 34 wird an der Unterseite der Vertiefungen beibehalten, um als Keimplatz bei einem nachfolgenden epitaktischen Aufwachsschritt zu dienen.
  • Das Verfahren gemäß einer Ausführungsform geht weiter, indem eine Maskenschicht 100, etwa eine Schicht aus Siliziumdioxid, abgeschieden und strukturiert wird, wie in 4 gezeigt ist. Die Maskenschicht kann beispielsweise bis zu einer Dicke von ungefähr 50 nm durch LPCVD aus einer Tetraethylorthosilikat (TEOS) Quelle aufgebracht werden. Die Maskenschicht 100 wird beispielsweise unter Anwendung konventioneller Photolackstruktierungs- und Ätzschritte strukturiert, um die Schicht an dem PMOS-Transistor 33 zu entfernen, während diese Schicht über dem NMOS-Transistor 31 beibehalten wird.
  • Wie in 5 gezeigt ist, geht das Verfahren gemäß dieser Ausführungsform weiter, indem die Vertiefungen 96 und 98 mit einem monokristallinen Halbleitermaterial 102 gefüllt werden, das eine Gitterkonstante besitzt, die größer ist als die Gitterkonstante der aufnehmenden dünnen Siliziumschicht 34. Vorzugsweise ist das Halbleitermaterial 102 ein selektiv aufgewachsenes eingebettetes epitaktisches Siliziumgermaniummaterial (SiGe) mit ungefähr 10 bis 25 Atomprozent an Germanium, wobei das Germanium im Silizium entsprechende Gitterplätze besetzt. Das epitaktische Wachstum des eingebetteten Halbleitermaterials beginnt an dem verbleibenden dünnen Bereich der Siliziumschicht 37 an der Unterseite der Vertiefungen 96 und 98. Das Maskenmaterial 100, die Seitenwandabstandshalter 80, das Hartmaskenmaterial 67 und die STI 40 verhindern bzw. verzögern das selektive Aufwachsen in Gebieten, die nicht die Vertiefungen 96 und 98 sind. Verfahren zum epitaktischen Aufwachsen von Materialien, etwa von SiGe, auf einem Siliziumbasismaterial in selektiver Weise sind gut bekannt und werden nicht beschrieben. SiGe besitzt eine größere Gitterkonstante als Silizium und erzeugt eine kompressive Längsverformung in dem Transistorkanal 72, wie dies durch die Pfeile 172 angezeigt ist. Die kompressive Längsverspannung erhöht die Beweglichkeit der Löcher als Majoritätsladungsträger in dem Kanal und verbessert somit das Leistungsverhalten des p-Kanal-MOS-Transistors 34. Das SiGe-Material kann mit einem Dotiermittel, das eine p-Leitfähigkeit hervorruft, dotiert werden, etwa durch Bor, um ein Sourcegebiet 103 und ein Draingebiet 105 zu erzeugen, die elektrisch mit dem Sourceerweiterungebiet 83 bzw. dem Drainerweiterungsgebiet 84 des PMOS-Transistors 33 verbunden sind. Die Dotierung kann mittels einer in-situ-Dotierung während des selektiven epitaktischen Aufwachsens oder nachfolgend mittels Ionenimplantation bewerkstelligt werden.
  • Die in den 4 und 5 gezeigten Schritte zum Verspannen des Kanals des PMOS-Transistors 33 können mit geeigneten Änderungen wiederholt werden, um die Beweglichkeit von Elektronen als Majoritätsladungsträger im Kanal 70 des NMOS-Transistors 31 zu verbessern, wie in den 6 und 7 gezeigt ist. Die strukturierte Maskenschicht 100 wird entfernt und es wird, wie in 6 gezeigt ist, eine Maskenschicht 104 abgeschieden und strukturiert, um die Schicht vom NMOS-Transistor 31 zu entfernen, während die Schicht über dem PMOS-Transistor 33 bleibt. Die Schicht 104 kann eine ähnliche Zusammensetzung wir die Maskenschicht 100 aufweisen und kann in ähnlicher Weise abgeschieden und strukturiert werden.
  • Wie in 7 gezeigt ist, geht das Verfahren gemäß dieser Ausführungsform weiter, indem die Vertiefungen 92 und 94 mit einem monokristallinen Halbleitermaterial 106 gefüllt werden, das eine Gitterkonstante besitzt, die kleiner ist als die Gitterkonstante der dünnen Siliziumbasisschicht 34. Vorzugsweise ist das Halbleitermaterial 106 ein selektiv aufgewachsenes eingebettetes epitaktisches Siliziumkohlenstoffmaterial (SiC) mit ungefähr 1 bis 4 Atomprozent an Kohlenstoff, wobei der Kohlenstoff Silizium an Gitterplätzen ersetzt. Das epitaktische Aufwachsen des eingebetteten Halbleitermaterials beginnt an dem verbleibenden dünnen Bereich der Siliziumschicht 34 an der Unterseite der Vertiefungen 92 und 94. Das Maskenmaterial 104, die Seitenwandabstandshalter 79, das Hartmaskenmaterial 64 und die STI 40 verhindern bzw. verzögern das selektive Aufwachsen in Gebieten, die nicht die Vertiefungen 92 und 94 sind. Verfahren zum epitaktischen Aufwachsen von Materialien, etwa von SiC, auf einem Siliziumbasismaterial in selektiver Weise sind gut bekannt und wurden daher hierin nicht beschrieben. SiC besitzt eine kleinere Gitterkonstante als Silizium und erzeugt eine Zuglängsverspannung in dem Transistorkanal 70, wie dies durch die Pfeile 170 angegeben ist. Die Zuglängsverspannung erhöht die Beweglichkeit von Elektronen als Majoritätsladungsträger in dem Kanal und verbessert somit das Leistungsverhalten des NMOS-Transistors 31. Das SiC-Material kann mit einem Dotiermittel mit n-Leitfähigkeit versehen werden, etwa mit Arsen oder Phosphor, um ein Sourcegebiet 107 und ein Draingebiet 109 herzustellen, die entsprechend mit dem Sourceerweiterungsgebiet 81 und dem Drainerweiterungsgebiet 82 des NMOS-Transistors 31 verbunden sind. Die Dotierung kann durch eine in-situ-Dotierung während des selektiven epitaktischen Aufwachsens oder nachfolgend mittels Ionenimplantation bewerkstelligt werden. Der Fachmann erkennt, dass die in den 6 und 7 dargestellten Verfahrensschritte auch vor den Verfahrensschritten ausgeführt werden können, die in den 4 und 5 gezeigt sind.
  • Gemäß einer Ausführungsform geht das Verfahren weiter, indem die Maskenschicht 104 und die Seitenwandabstandshalter 79 und 80 entfernt werden. Die Schicht aus Hartmaskenmaterial 64 kann ebenfalls teilweise vollständig zu diesem Zeitpunkt entfernt werden, obwohl in dieser beispielhaften Ausführungsform die Hartmaske nicht entfernt wird. Gemäß dieser Ausführungsform werden neue Seitenwandabstandshalter 108 an den gegenüberliegenden Seitenwänden 75 und 85 der Gateelektrode 66 gebildet und es werden neue Seitenwandabstandshalter 110 an den gegenüberliegenden Seitenwänden 77 und 87 der Gateelektrode 68 gebildet, wie dies in 8 gezeigt ist. Die neuen Seitenwandabstandshalter können beispielsweise durch Abscheiden einer Schicht eines isolierenden Materials, etwa Siliziumoxid, Siliziumnitrid und dergleichen, mittels PECVD oder LPCVD und durch anisotropes Ätzen der Schicht, beispielsweise durch reaktive Ionenätzung, gebildet werden. In konventionellen Verarbeitungstechniken wird nun eine dicke Metallsilizidschicht an der Oberfläche der Source- und Drain-Gebiete hergestellt und diese würde sich in das Volumen dieser Gebiete erstrecken. Das dicke Silizid wurde als notwendig erachtet, um den externen Widerstand der Transistoren zu verringern, indem der Widerstand entlang den Source- und Draingebieten verringert wird und indem der Kontaktwiderstand zu den Source- und Draingebieten reduziert wird. Es wurde jedoch festgestellt, dass die Ausbildung dicker Metallsilizidschichten eine Entspannung der Verspannungen hervorruft, die auf die Kanalgebiete durch das eingebettete SiGe-Material und/oder SiC-Material hervorgerufen werden, wodurch die Steigerung der Beweglichkeit, die ansonsten durch das eingebettete Material erreich würde, verringert wird. Probleme, die mit dicken Metallsilizidschichten verknüpft sind, können vermieden werden gemäß einer Ausführungsform der Erfindung, indem stattdessen eine dünne Metallsilizidschicht 112 bereitgestellt wird, die mit dem Sourcegebiet und dem Draingebiet in Kontakt ist und die möglicherweise mit einigen der Gateelektroden in Kontakt ist (wie dies für die gewünschte Schaltungsfunktion erforderlich ist), in Stellen, an denen die Hartmaskenschicht ggf. entfernt wurde. Mit „einer dünnen Metallsilizidschicht” ist eine Schicht aus Metallsilizid gemeint, die sich in die Soure- und Draingebiete bis zu einer Tiefe von ungefähr 5 nm oder weniger erstreckt. Die dünne Metallsilizidschicht wird durch Abscheiden einer Schicht aus einem silizidbildenden Metall (nicht gezeigt) und durch das Erzeugen einer Reaktion des Metalls mit freiliegendem Silizium (SiGe und/oder SiC in den Source- und Draingebeiten und mit möglicherweise polykristallinen Gateelektroden) gebildet, indem beispielsweise eine Aufheizung durch schnelles thermisches Ausheizen (RTA) erfolgt. Das silizidbildende Metall kann beispielsweise Kobalt, Nickel, Rhenium, Ruthenium oder Palladium oder Legierungen dieser Metalle sein und ist vorzugsweise Kobalt oder Nickel. Das silizidbildende Metall kann beispielsweise durch Sputter-Abscheidung mit einer Dicke von ungefähr 5 bis 30 nm aufgebracht werden. Unter Anwendung einer dünnen Schicht eines silizidbildenden Metalls kann die Silizidschicht 112 so gebildet werden, dass diese sich hinab bis zu einer Tiefe von weniger als ungefähr 5 nm in den Source- und Draingebieten erstreckt. Es wurde erkannt, dass derartige Metallsilizidschichten eine vernachlässigbare Wirkung auf das Verringern des verformungsinduzierenden Effekts des eingebetteten epitaktischen Materials besitzen. Bereiche des silizidbildenden Metalls, die nicht mit freiliegendem Silizium in Kontakt sind, beispielsweise das silizidbildende Metall, das auf den Seitenwandabstandshaltern oder der STI 40 aufgebracht wird, reagiert nicht während der RTA um ein Silizid zu bilden und dieses Material kann nachfolgend durch Nassätzung in einer H2O2/H2SO4- oder einer HNO3/HCl-Lösung entfernt werden.
  • Da die Metallsilizidschicht dünner ist, ist es schwierig, einen zuverlässigen elektrischen Kontakt zu den Source- und Draingebieten auf der Grundlage konventioneller Technologien für Kontaktelemente bzw. Pfropfen zu erhalten. In der konventionellen Technologie für Kontaktelemente (nicht gezeigt) wird eine Schicht aus dielektrischem Material, etwa CVD-Siliziumoxid, über dem Metallsilizid und den Gateelektrodenstrukturen abgeschieden. Das dielektrische Material wird dann eingeebnet mittels einer chemisch-mechanischen Einebungs-(CMP)-Technik und es wird dann eine Kontaktöffnung durch das dielektrische Material hindurch geätzt, um einen Bereich des Metallsilizids freizulegen. Sodann würde in konventionellen Verfahren eine Kontaktschicht, etwa eine Schicht aus Titan, durch die Kontaktöffnungen hindurch auf die Oberfläche des Metallsilizids, das auf den Source- und Draingebieten gebildet ist, abgeschieden. An das Abscheiden des Titans würde sich die Herstellung einer leitenden Barrierenschicht, etwa einer Titannitridschicht, anschließen und danach würde ein Wolframelement bzw. Pfropfen hergestellt. Das Aufheizen der Ti/TiN/W-Kontaktelementsstruktur würde die Ausbildung einer dicken Titansilizidschicht hervorrufen, die die Verspannung in den eingebetteten Source- und Drain-Gebieten relaxieren würde. Des weiteren kann die TiN-Schicht einen relativ hohen Schichtwiderstand insbesondere in kleineren Kontaktöffnungen besitzen. Gemäß einer Ausführungsform des vorliegenden Verfahrens wird die Problematik, die mit der konventionellen Kontaktpfropfentechnologie verknüpft ist, vermieden, indem eine Schicht aus leitendem Material selektiv abgeschieden wird, so dass diese mit den dünnen Metallsilizidschichten 112 in Kontakt ist. Vorzugsweise wird eine dünne Saatschicht 114 selektiv auf dem dünnen Metallsilizidschichten 112 aufgebracht und anschließend werden dickere Schichten 116 aus Metall oder anderen leitenden Materialien selektiv auf der Saatschicht aufgebracht, wie dies in 9 gezeigt ist. Die Saatschicht 114 ist beispielsweise eine Schicht aus Palladium mit einer Dicke im Bereich von 1 atomaren Monoschicht bis ungefähr 3 nm. Die Schicht aus Palladium wird vorzugsweise durch stromlose Abscheidung aus einer Lösung aus Palladium-Atzetat und Essigsäure abgeschieden. Vorzugsweise ist die leitende Materialschicht 116, die selektiv auf der Saatschicht aufgebracht wird, eine Kobalt- und Wolframmetallschicht. Es können auch Bor und/oder Phosphor der Schicht 116 hinzugefügt werden, um die Gleichmäßigkeit und die Selektivität des Abscheidens und die Beständigkeit zu verbessern. Die dickere Schicht 116 wird vorzugsweise selektiv durch stromlose Abscheidung aus einer Lösung mit einer Lösung aus Kobaltsulfatheptahydrat, Ammoniumtungstat und Natriumhypophosphit mit einer möglichen Hinzugabe von Puffermitteln, Komplexbildnern und ph-Ausgleichssubstanzen abgeschieden. Chemikalien, etwa Dimethylaminboran können als Quelle für Bor hinzugefügt werden. Andere stromlose Abscheidelösungen für diese Anwendung, wovon einige geschützte Marken sind, sind von den Zulieferern für Anlagen zur stromlosen Abscheidung erhältlich. Unter Anwendung einer derartigen Lösung kann die dickere Metallschicht 116 selektiv auf die Saatschicht 114 mit einer Dicke von ungefähr 20 bis 50 nm in ungefähr 15 bis 40 Minuten mit einer Temperatur der Lösung von ungefähr 65 Grad C bis ungefähr 75 Grad C aufgebracht werden. Die genaue Abscheidezeiten und Temperaturen hängen von der speziellen Abscheidelösung und der speziellen Abscheideanlagen, die verwendet wird ab. In einem bevorzugten Verfahren ist die Saatschicht 114 vorzugsweise ein Palladiummaterial, das durch einen stromlosen Abscheideprozess aufgebracht wird, und die dickere Schicht 116 ist eine Metallschicht mit zumindest Kobalt und Wolfram, wobei zu beachten ist, dass obwohl diese Materialien und Prozesse bevorzugt sind, die Erfindung nicht auf die Materialien oder auf einen stromlosen Abscheideprozess eingeschränkt ist. Andere leitende Materialien und selektive Abscheidetechniken können ebenfalls verwendet werden. Beispielsweise können die dickeren Schichten reines Wolfram sein, das mittels einer selektiven CVD-Technik aufgebracht wird.
  • Gemäß einer Ausführungsform geht das Verfahren in konventioneller Weise weiter, wie dies in 10 gezeigt ist, indem eine isolierende Schicht 118 abgeschieden wird. Die isolierende Schicht 118, die häufig auch als schichtinternes Dielektrikum (ILD) bezeichnet wird, kann beispielsweise eine Schicht aus Siliziumoxid aufweisen, das durch eine der chemischen Dampfabscheidetechniken aufgebracht wird. Die Oberfläche der isolierenden Schicht 118 wird vorzugsweise, etwa durch CMP, eingeebnet und es werden Kontaktöffnungen 120 durch die eingeebnete Schicht geätzt, um Bereiche der dickeren abgeschiedenen leitenden Schicht 116 über den Source- und Draingebieten freizulegen. Die Kontaktöffnungen 120 werden mit Metall 122, etwa Aluminium oder Kupfer oder Legierungen davon oder durch ein anderes leitendes Material, etwa dotiertes kristallines Silizium, gefüllt, um Kontakte zu der leitenden Metallschicht und damit wiederum zu den Source- und Draingebieten herzustellen. Diese Verfahrensschritte zur Herstellung und Strukturierung von ILD-Schichten und zum Füllen von Kontaktöffnungen sind dem Fachmann auf dem Gebiet der Herstellung von Halbleiterbauelementen gut bekannt und müssen daher nicht detailliert beschrieben werden. Obwohl dies nicht dargestellt ist, können weitere Schichten aus einem dielektrischen Zwischenschichtmaterial, zusätzliche Schichten einer Verbindungsmetallisierung und dergleichen aufgebracht und strukturiert werden, um die geeignete Schaltungsfunktion der herzustellenden integrierten Schaltung zu erreichen.
  • Gemäß einer alternativen Ausführungsform beginnt das Verfahren zur Herstellung eines durch Verformung verbesserten MOS-Bauelements 30 zum Ausführen der gleichen Verfahrensschritte, wie sie in den 1 bis 8 gezeigt sind. Nach der Herstellung der dünnen Metallsilizidschicht 112 (siehe 8) wird eine Schicht eines isolierenden Materials 124 aufgebracht und strukturiert, wie in 11 gezeigt ist. Die Schicht aus isolierendem Material kann beispielsweise eine Schicht aus Siliziumoxid sein, dass mittels eines CVD-Prozesses aus einer TEOS-Quelle aufgebracht wird. Die schicht aus isolierendem Material kann durch konventionelle Photolackstrukturierungs- und Ätzschritte strukturiert werden. Das strukturierte isolierende Material wird von PMOS-Transistor 33 entfernt und wird über dem NMOS-Transistor 31 beibehalten.
  • Wie in 12 gezeigt ist, geht diese Ausführungsform weiter, indem in selektiver Weise eine kompressiv verspannte leitende Metallnitridschicht 126 für den elektrischen Kontakt mit der Metallsilizidschicht auf dem Sourcegebiet 103 und dem Draingebiet 105 des PMOS-Transistors 33 aufgebracht wird. Das leitende Metallnitrid kann beispielsweise ein Nitrid aus Titan, Vanadium, Kobalt oder Nickel sein. Das leitende Metallnitrid kann beispielsweise durch einen stromlosen Prozess aufgebracht werden. Die Abscheideparameter können so eingestellt werden, dass das Nitrid als eine kompressive verspannte dielektrische Schicht aufgebracht wird. Z. B. kann die Abscheidetemperatur und die Zusammensetzung der Reaktanten in geeigneter Weise eingestellt werden. Des weitere kann eine UV-Ausheizung nach der Abscheidung angewendet werden, um die Verspannungsbedingungen einzustellen.
  • Die strukturierte isolierende Schicht 124 wird entfernt und es wird eine weitere isolierende Schicht 128 aufgebracht und strukturiert, wie in 13 gezeigt ist. Die isolierende Schicht 128 kann ein Material ähnlich zu dem Material der isolierenden Schicht 124 sein. Die isolierende Schicht 128 wird strukturiert und geätzt mittels konventioneller Photolackstruktuierungen und Ätzung, um die Schicht über dem NMOS-Transistor 31 zu entfernen und um die Schicht über dem PMOS-Transistor 33 beizubehalten.
  • Wie in 14 gezeigt ist, geht das Verfahren gemäß dieser Ausführungsform weiter, indem eine Schicht aus einem zugverspannten Metallnitrid 130 den elektrischen Kontakt mit der dünnen Metallsilizidschicht 112 über dem Sourcegebiet 107 und dem Draingebiet 109 des NMOS-Transistors 33 abgeschieden wird. Das zugverspannte Metallnitrid kann aus den gleichen Metallnitriden ausgewählt sein, wie sie aus dem PMOS-Transistor 33 aufgebracht sind. Das verspannte Metallnitrid 130 wird vorzugsweise durch einen stromlosen Abscheideprozess aufgebracht. Wiederum können die Abscheidebedingungen so eingestellt werden, dass die Schicht als eine zugverspannte Schicht aufgebracht wird. Nach dem selektiven Abscheiden der Metallnitridschicht 130 wird die strukturierte isolierende Schicht 128 entfernt. Die Herstellung einer zugverspannten Metallnitridschicht auf dem Source und dem Drain des NMOS-Transistors 31 und die Herstellung einer kompressiv verspannten Metallnitridschicht auf dem Source und dem Drain des PMOS-Transistors 33 verbessert die Verformung, die in den Kanälen dieser Transistoren hervorgerufen wird und verbessert wiederum die Beweglichkeit der Majoritätsladungsträger in den Transistorkanälen. Der Fachmann erkennt, dass die Reihenfolge des Abscheidens der Metallnitridschichten 126 und 130 vertauscht werden.
  • Das Verfahren gemäß dieser Ausführungsform geht in der gleichen Weise weiter, wie in den 9 und 10 gezeigt ist mit der Ausnahme, dass die Saatschicht 124 selektiv auf den Metallnitridschichten 126 und 130 aufgebracht wird, anstatt dass diese auf der dünnen Metallsilizidschicht 112 aufgebracht wird.
  • Gemäß einer noch weiteren Ausführungsform wird eine Doppelverspannungsschicht über der dickeren abgeschiedenen Metallschicht 116 und den Gateelektroden 66 und 68 abgeschieden, wie dies in den 15 und 16 gezeigt ist. Es sei wieder auf 10 verwiesen; unabhängig davon, ob die selektiv aufgebrachte dickere leitende Schicht 116 auf der dünnen Metallsilizidschicht 112 oder auf den Metallnitridschicht 126 und 130 aufgebracht wird, wird anstatt des Abscheidens einer konventionellen ILD-Schicht eine Schicht aus verspanntem isolierenden Material 150, vorzugsweise eine Schicht aus verspanntem Siliziumnitrid, aufgebracht. Gemäß einer Ausführungsform ist die Schicht 150 aus verspannten isolierenden Material eine Schicht aus kompressiv verspanntem Siliziumnitrid. Die Schicht 150 wird strukturiert, um das kompressiv verspannte isolierende Material über dem NMOS-Transistor 39 zu entfernen und um die kompressiv verspannte isolierende Materialschicht über dem PMOS-Transistor 33 beizubehalten, wie in 15 gezeigt ist.
  • Das Verfahren gemäß dieser Ausführungsform geht weiter, wie in 16 gezeigt ist, indem eine weitere Schicht eines verspannten isolierenden Materials 152 aufgebracht wird, wobei diese Schicht eine Schicht aus einem zugverspanntem isolierenden Material ist und vorzugsweise eine Schicht aus zugverspannten Siliziumnitridmaterial repräsentiert. Die Schicht 152 wird strukturiert und geätzt, um den Bereich der Schicht über dem PMOS-Transistor 33 zu entfernen und um den Bereich der Schicht über dem NMOS-Transistor 31 beizubehalten. Die Schichten aus Siliziumnitrid, sowohl also die kompressiv verspannte Schicht als auch die zugverspannte Schicht, können beispielsweise durch LPCVD oder PECVD aus Reaktionsstoffen mit Dichlorsilan und Ammoniak abgeschieden werden. Die Abscheidebedingungen, die Reaktionsstoffe, die Durchflussraten können so eingestellt werden, wie dies auch bekannt ist, um entweder eine zugverspannte Schicht oder eine kompressive Verspannungsschicht aufzubringen. Die kompressiv verspannte Isolationsschicht über dem PMOS-Transistor 33 dient dazu, die kompressive Längsverspannung in dem Kanal 72 zu vergrößern und damit die Beweglichkeit der Löcher als Majoritätsladungsträger in diesem Kanal zu erhöhen. Die zugverspannte Schicht über dem NMOS-Transistor 31 dient dazu, die Zuglängsverspannung in dem Kanal 70 zu erhöhen und damit auch die Beweglichkeit der Elektronen als Majoritätsladungsträger in diesem Kanal zu erhöhen. Über den strukturierten Schichten aus kompressiv verspanntem und zugverspanntem Material kann eine Schicht eines Isolators, etwa eine Siliziumoxidschicht, aufgebracht werden und das Bauelement kann in der gleichen Weise fertiggestellt werden, wie in 10 gezeigt ist.

Claims (10)

  1. Verfahren zur Herstellung eines durch Verformung verbesserten Halbleiterbauelements (30) mit einem Halbleitersubstrat (36) mit einer Oberfläche (32), das ein darin ausgebildetes Sourcegebiete (103, 107) und ein Draingebiet (105, 109) aufweist, die durch ein Kanalgebiet (70, 72) in dem Halbleitersubstrat (36) getrennt sind, und mit einer Gateelektrode (66, 68), die über dem Kanalgebiet (70, 72) angeordnet ist, wobei das Verfahren die Schritte umfasst: Einbetten des verformungsinduzierenden Halbleitermaterials (102, 106) in das Sourcegebiet (103, 107) und das Draingebiet (105, 109); Abscheiden einer Schicht eines silizidbildenden Metalls auf Oberflächen des Sourcegebiets (103, 107) und des Draingebiets (105, 109) und Ausheizen zur Herstellung von Metallsilizidkontakten (112) direkt entlang der Oberflächen des Sourcegebiets (103, 107) und des Draingebiets (105, 109), so dass sich die Metallsilizidkontakte (112) in das Sourcegebiet (103, 107) und das Draingebiet (105, 109) zu einer Tiefe von 5 nm oder weniger erstrecken; selektives Abscheiden einer oder mehrerer Schichten aus leitendem Material (114, 116, 126, 130), das über den Metallsilizidkontakten (112) angeordnet ist, wobei die eine oder die mehreren Schichten aus leitendem Material zumindest eine Schicht aus einem leitenden Material (116) umfassen, wobei die eine oder die mehreren Schichten aus leitendem Material (114, 116, 126, 130) mit den Metallsilizidkontakten (112) in Kontakt sind; danach, ohne die zumindest eine Schicht aus leitendem Material (116) zu entfernen, Abscheiden einer Isolierschicht 118 über der zumindest einen Schicht aus leitendem Material (116); Ätzen von Kontaktöffnungen (120) durch die Isolierschicht (118); und Bilden in den Kontaktöffnungen (120) metallisierter Kontakte (112), die physikalisch die Schicht aus dem leitenden Material (116) kontaktieren.
  2. Verfahren nach Anspruch 1, wobei der Schritt des selektiven Abscheidens einer oder mehrerer Schichten aus leitendem Material (114, 116, 126, 130), das über den Metallsilizidkontakten (112) angeordnet ist, umfasst: selektives Abscheiden einer Schicht aus verspanntem Metallnitrid (136, 130) in physikalischem Kontakt mit den Metallsilizidkontakten; und selektives Abscheiden zweier oder mehrerer Schichten aus leitendem Material (114, 116), wobei die zwei oder die mehreren Schichten aus leitendem Material die Saatschicht (114) und die zumindest eine Schicht aus leitendem Material (116) umfassen.
  3. Verfahren nach Anspruch 1, das ferner den Schritt umfasst: Abscheiden einer Schicht aus verspanntem isolierenden Material (150, 152) über der Gateelektrode.
  4. Verfahren nach Anspruch 1, wobei der Schritt des selektiven Abscheidens den Schritt des stromlosen Abscheidens umfasst.
  5. Verfahren zur Herstellung eines Halbleiterbauelements (30) mit einem Halbleitersubstrat (36) mit eine Oberfläche (32), mit einem PMOS-Transistor (33) und einem NMOS-Transistor (31), wobei der PMOS-Transistor und der NMOS-Transistor jeweils ein Sourcegebiet (103, 107), das in dem Halbleitersubstrat (36) gebildet ist, ein Draingebiet (105, 09), das in dem Halbleitersubstrat (36) gebildet ist, und eine Gateelektrode (66, 68) aufweisen, die über einem Kanalgebiet (70, 72) gebildet ist, wobei das Verfahren die Schritte umfasst: Einbetten eines ersten verformungsinduzierenden Halbleitermaterials (102) in dem Sourcegebiet und dem Draingebiet des PMOS-Transistors; Einbetten eines zweiten verformungsinduzierenden Halbleitermaterials (106) in dem Sourcegebiet und dem Draingebiet des NMOS-Transistors; Abscheiden einer Schicht aus silizidbildendem Metall auf einer Oberfläche des Sourcegebiets (103, 107) und des Draingebiets (105, 109) und Aufheizen, um Metallsilizidkontakte (112) direkt entlang eine Oberfläche des Sourcegebiets und des Draingebiets des PMOS-Transistors und des Sourcegebiets und des Draingebiets des NMOS-Transistors zu bilden, so dass sich die Metallsilizidkontakte (112) in das Sourcegebiet (103, 107) und das Draingebiet (105, 109) zu einer Tiefe von 5 nm oder weniger erstrecken, um das Sourcegebiet und das Draingebiet des PMOS-Transistors und das Sourcegebiet und das Draingebiet des NMOS-Transistors zu kontaktieren, so dass eine in den Kanalgebieten (70, 72) durch eingebettete erste und zweite verformungsinduzierende Halbleitermaterialien (102, 106) in dem Sourcegebiet (103, 107) und dem Draingebiet (105, 109) induzierte Verformung nicht entspannt wird; selektives Abscheiden einer oder mehrerer leitender Schichten (114, 116, 126, 130) über den Metallsilizidkontakten (112), wobei die eine oder die mehreren Schichten aus leitendem Material zumindest eine Schicht aus einem leitenden Material (116) umfassen, wobei die eine oder die mehreren Schichten aus leitendem Material (114, 116, 126, 130) mit den Metallsilizidkontakten (112) in Kontakt sind; Abscheiden einer Schicht eines ersten verspannten isolierenden Materials (150) über dem PMOS-Transistor; und Abscheiden einer Schicht eines zweiten verspannten isolierenden Materials (152) über dem NMOS-Transistor.
  6. Verfahren nach Anspruch 5, wobei der Schritt des selektiven Abscheidens die Schritte umfasst: selektives Abscheiden einer Schicht eines verspannten Metallnitrids (126, 130) in direktem physikalischen und elektrischem Kontakt zu den Metallsilizidkontakten (112); und stromloses Abscheiden von Schichten aus Metall (114, 116) über der Schicht aus verspanntem Metallnitrid (126, 130).
  7. Verfahren nach Anspruch 6, wobei der Schritt des stromlosen Abscheidens von Schichten aus Metall die Schritte umfasst: Abscheiden einer Saatschicht 114; und stromloses Abscheiden einer Schicht (116) mit Kobalt und Wolfram über der Saatschicht.
  8. Verfahren nach Anspruch 5, wobei der Schritt des Einbettens eines ersten verformungsinduzierenden Halbleitermaterials die Schritte umfasst: Ätzen einer ersten Vertiefung (96) in das Sourcegebiet und einer zweiten Vertiefung (98) in das Draingebiet des PMOS-Transistors; und epitaktisches Aufwachsen einer Schicht aus Siliziumgermanium (102), um die erste Vertiefung und die zweite Vertiefung zu füllen.
  9. Verfahren nach Anspruch 8, wobei der Schritt des Einbettens eines zweiten verformungsinduzierenden Halbleitermaterials die Schritte umfasst: Ätzen einer dritten Vertiefung 92 in das Sourcegebiet und einer vierten Vertiefung 94 in das Draingebiet des NMOS-Transistors; und epitaktisches Aufwachsen einer Schicht aus Siliziumkohlenstoff (106), um die dritte Vertiefung und die vierte Vertiefung zu füllen.
  10. Durch Verformung verbessertes Halbleiterbauelement (30) mit: einem Halbleitersubstrat (36); einem Sourcegebiet (103, 107) mit einem Draingebiet (109), wovon jedes ein verformungsinduzierendes Halbleitermaterial (102, 106), das in dem Halbleitersubstrat (36) eingebettet ist, aufweist, wobei das Sourcegebiet (103, 107) und das Draingebiet (105, 109) durch ein verformtes Kanalgebiet (70, 72) getrennt sind; einer Gateelektrode (68), die über dem verformten Kanalgebiet angeordnet ist; Silizidkontakten (112), die sich in das Sourcegebiet und das Draingebiet zu einer Tiefe von 5 nm oder weniger erstrecken; einer stromlos plattierten leitenden Schicht (114, 116), die über den Silizidkontakten (112) angeordnet ist; und einer verspannten isolierenden Schicht (150, 152), die über der Gateelektrode (68) angeordnet ist.
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