CN104465388A - 嵌入式源/漏极mos晶体管的制造方法 - Google Patents
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Abstract
本发明提供的嵌入式源/漏极MOS晶体管的制造方法，包括：在一半导体衬底所形成的PMOS管区域和NMOS管区域的上面分别形成栅极结构，PMOS管和NMOS管的区域间有STI；PMOS管区域和NMOS管区域中同步形成与栅极结构两侧相邻的沟槽；PMOS管区域和NMOS管区域的沟槽中生长第一应变硅后，同步形成第一嵌入式源/漏极；在PMOS管区域上淀积一阻挡层；采用酸性气体对NMOS管区域中的第一嵌入式源/漏极进行刻蚀后，以使完全暴露出的NMOS管区域中的凹槽中生长第二应变硅后，形成第二嵌入式源/漏极；去除淀积在PMOS管区域上的阻挡层。本发明可优化现有制造嵌入式源/漏极MOS晶体管的工艺步骤，并且，还可以降低制造成本。
Description
技术领域
本发明属于半导体集成电路制造技术领域，尤其涉及一种嵌入式源/漏极MOS晶体管的制造方法。
背景技术
过去数十年来，CMOS器件的尺寸不断地变小。早期的半导体电路工艺中，CMOS器件中的沟道长度约在几个微米的等级。至90年代末，CMOS器件的尺寸不断缩小，让半导体电路的效能大大提升。到了今日的半导体电路工艺中，这个参数已经缩小了几十倍甚至超过一百倍。
然而，CMOS器件尺寸的减小也会带来一些负面的问题。例如，沟道宽度变小会使沟道等效电阻变大。随着硅材料压阻效应（piezoresistance effect）的深入研究，工业界逐渐认识到可以利用应力增加CMOS器件的载流子迁移率，进而增大电流强度，即应变硅技术（strained silicon）。应变硅技术广泛应用于90nm以下工艺，是保持CMOS器件微缩发展的必然选择，这是因为应变硅技术不仅可以明显提高迁移率，而且使得器件微缩的同时保持其驱动性能。
应变硅技术在PMOS管的源极和漏极所在的n阱中，采用选择性外延技术生长硅锗应变材料形成嵌入式硅锗（e-SiGe）源/漏极，而应变硅技术在NMOS管的源极和漏极所在的p阱中，采用选择性外延技术生长碳化硅应变材料形成嵌入式碳硅（e-SiC）源/漏极。而在选择性外延技术实施过程中掺杂磷（P）形成的NMOS和掺杂硼（B）形成的PMOS管后，除了能够提高其沟道区域的应力，还能使其沟道等效电阻减少，以及有效地阻止掺杂元素的扩散。
通常形成具有e-SiGe源/漏极和e-SiC源/漏极的CMOS器件的制造方法如 下所示：
参见图1a，提供一硅衬底100，所述硅衬底100具有用于形成NMOS管的区域、用于形成PMOS管的区域和一浅沟槽隔离（STI），通过STI将所述NMOS管的区域和PMOS管的区域进行隔离，在所述NMOS管的区域和PMOS管的区域上，分别形成有一栅极结构102。所述硅衬底100中还形成有一氧埋层（BOX）。
参见图1b，在所述硅衬底100和栅极结构102的表面淀积第一阻挡层104。
参见图1c，在所述NMOS管区域的第一阻挡层104上涂布第一光刻胶106。
参见图1d，以所述第一光刻胶106为掩模，光刻去除覆盖在所述PMOS管区域上的第一阻挡层104。
参见图1e，去除涂布在所述NMOS管区域上的第一光刻胶106，并在所述PMOS管区域中的源极和漏极所在的n阱处形成凹槽108，所述凹槽108位于PMOS管区域上的栅极结构102的底端两侧。
参见图1f，采用选择性外延技术在所述PMOS管区域中的凹槽108中生长硅锗应变材料，并在生长碳化硅应变材料过程中掺杂B元素，形成e-SiGe源/漏极110。
参见图1g，淀积第二阻挡层112，所述第二阻挡层112覆盖在所述第一阻挡层104和PMOS管的区域上。
参见图1h，在所述PMOS管区域的第二阻挡层112上涂布第二光刻胶114。
参见图1i，以所述第二光刻胶114为掩模，由上至下依次光刻去除覆盖在所述NMOS管区域上的第二阻挡层112和第一阻挡层104。
参见图1j，去除涂布在所述PMOS管区域上的第二光刻胶114，并在所述NMOS管区域中的源极和漏极所在的p阱处形成凹槽116，所述凹槽116位于所述NMOS管区域上的栅极结构102的底端两侧。
参见图1k，采用选择性外延技术在所述NMOS管区域中的凹槽116中生长碳化硅应变材料，并在生长碳化硅应变材料过程中掺杂P元素，形成e-SiC源/漏极118。
参见图1l，去除覆盖在所述PMOS管的区域上的第二光阻层112，形成CMOS器件。
由此可见，现有的具有e-SiGe源/漏极和e-SiC源/漏极的CMOS器件的制造方法，需要至少两次刻蚀硅衬底，方能分别形成用于e-SiGe源/漏极的凹槽和用于e-SiC源/漏极的凹槽，而每次为了形成一种所述的凹槽，中间还需要经过多重步骤，尤其在去除光刻胶和阻挡层的工艺步骤，所使用的光刻成本极其昂贵。所以，上述的制造方法不仅步骤繁琐，且制造成本极高。
发明内容
本发明的目的在于提供一种嵌入式源/漏极MOS晶体管的制造方法，可优化现有制造嵌入式源/漏极MOS晶体管的工艺步骤，并且，还可以降低制造成本。
为了解决上述问题，本发明提供一种嵌入式源/漏极MOS晶体管的制造方法，包括如下步骤：
提供半导体衬底，所述半导体衬底具有用于形成PMOS管的区域和NMOS管的区域以及对所述PMOS管区域和NMOS管区域进行隔离的浅沟槽隔离，在所述PMOS管区域和NMOS管区域的上面分别形成栅极结构；
进行刻蚀，在所述PMOS管区域和NMOS管区域中同步形成与所述栅极结构两侧相邻的沟槽；
采用选择性外延技术生长第一应变硅材料，在所述PMOS管区域和NMOS管区域的沟槽中同步形成第一嵌入式源/漏极；
在所述PMOS管区域上淀积一阻挡层；
先采用酸性气体对所述NMOS管区域中的第一嵌入式源/漏极进行刻蚀，再采用选择性外延技术在完全暴露出的所述NMOS管区域中的凹槽中生长第二应变硅材料，形成第二嵌入式源/漏极；
去除淀积在所述PMOS管区域上的阻挡层。
进一步的，所述凹槽的深度为10nm-100nm。
进一步的，所述第一应变硅材料为SiGe、SiGeB、SiGeSn、SiSn、SiSnB中的一种。
优选的，在所述SiGe、SiGeB或SiGeSn中，Si:Ge的原子比为10:1-6:4。
优选的，所述SiSn或SiSnB中的Si:Sn的原子比为20:1-8:2。
优选的，所述SiGeB或SiSnB中的元素B的掺杂浓度为1×1014-8×1021atoms/cm3。
进一步的，所述第二应变硅材料为SiC、Si、SiCP、SiCAs中的一种。
优选的，在所述SiC、SiCP或SiCAs中，C/Si的原子比为0.1%-3%。
优选的，所述SiCP或SiCAs中的元素P或As的掺杂浓度为1×1014-8×1021atoms/cm3。
进一步的，所述酸性气体为HCl、HBr或CF4中的至少一种。
进一步的，所述酸性气体进行刻蚀的流量为50sccm-1000sccm、反应时间为5s-500s、工作压力为5torr-500torr。
与现有技术相比，本发明公开的嵌入式源/漏极MOS晶体管的制造方法，包括如下步骤：提供半导体衬底，所述半导体衬底具有用于形成PMOS管的区域和NMOS管的区域以及对所述PMOS管区域和NMOS管区域进行隔离的浅沟槽隔离，在所述PMOS管区域和NMOS管区域的上面分别形成栅极结构；进行刻蚀，在所述PMOS管区域和NMOS管区域中同步形成与所述栅极结构两侧相邻的沟槽；采用选择性外延技术生长第一应变硅材料，在所述PMOS管区域和NMOS管区域的沟槽中同步形成第一嵌入式源/漏极；在所述PMOS管区域上淀积一阻挡层；先采用酸性气体对所述NMOS管区域中的第一嵌入式源/漏极进行刻蚀，再采用选择性外延技术在完全暴露出的所述NMOS管区域中的凹槽中生长第二应变硅材料，形成第二嵌入式源/漏极；去除淀积在所述PMOS管区域上的阻挡层。由此可见，本发明与现有的具有e-SiGe源/漏极和e-SiC源/漏极的CMOS器件的制造方法相比，只需对半导体衬底进行一次刻蚀，就能同步形成 PMOS管的第一嵌入式源/漏极的凹槽和形成NMOS管的第二嵌入式源/漏极的凹槽，节省了光刻步骤，且简化了工艺步骤，降低了制造成本。
附图说明
图1a至图1l分别为现有技术一实施例中的具有嵌入式源/漏极的CMOS器件的制造方法的侧面结构示意图；
图2为本发明一实施例中的嵌入式源/漏极MOS晶体管的制造方法的流程示意图；
图3a至图3f为本发明一实施例中的嵌入式源/漏极MOS晶体管的制造方法的侧面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
以图2所示的制造流程为例，结合图3a至图3f，对本发明提供的一种嵌入式源/漏极MOS晶体管的制造方法进行详细说明。
在步骤S1中，参见图3a，提供一半导体衬底200，所述半导体衬底200至少具有用于形成PMOS管的区域和NMOS管的区域，以及所述半导体衬底200还具有浅沟槽隔离（STI），所述STI用于对所述PMOS管区域和NMOS管区域进行隔离，在所述PMOS管区域的上面形成栅极结构202，亦在所述NMOS管区域的上面也形成相同的栅极结构202。所述栅极结构202包括由下至上依次位于半导体衬底200上的栅氧化层202-1、多晶硅栅202-2以及包围所述栅氧化层202-1和多晶硅栅202-2外侧的栅极侧墙202-3。
进一步的，所述硅衬底200中还形成一氧埋层（BOX），由此形成了SOI（绝缘体上硅），所述SOI通过所述BOX的隔离作用，将顶层半导体衬底中所形成的电子器件与底层半导体衬底隔离，减轻了底层半导体衬底对器件的影响（即体效应），消除或在很大程度上减轻了硅器件的寄生效应，大大提高了电路的性能。
在步骤S2中，参见图3b，进行刻蚀，在所述PMOS管区域和NMOS管区域中的源极和漏极所在的阱区同步形成沟槽204，所述沟槽204与所述栅极结构202两侧相邻。为了实现不同的应力要求，所述沟槽204所需深度H也会不同，深度H一般在10nm-100nm，所述沟槽204的深度H最优在50nm-80nm。
在步骤S3中，参见图3c，采用选择性外延技术生长第一应变硅材料，在所述PMOS管区域和NMOS管区域的沟槽204中同步形成第一嵌入式源/漏极206。
所述第一应变硅材料可以为SiGe（硅锗）、SiGeB（硅锗硼）、SiGeSn（硅锗锡）、SiSn（硅锡）或SiSnB（硅锡硼）中的一种。当选用同时含有硅锗元素的SiGe、SiGeB或SiGeSn中的一种时，其所含有的Si:Ge的原子比最优为10:1-6:4；当选用同时含有硅锡元素的SiSn或SiSnB时，其所含有的Si:Sn的原子比最优为20:1-8:2。原子比大小的设定是由于选用的材料所含的Ge或Sn原子的比例越高，在所述凹槽中产生的应力越大，因此根据不同的器件要求而定。此外，所述SiGeB、SiGeSn或SiSnB中的元素B或Sn的掺杂浓度为1×1014-8×1021atoms/cm3。
进一步的，所述选择性外延技术在生长SiGe时，还可以对SiGe进行元素B的掺杂，所述元素B的掺杂浓度为1×1014-8×1021atoms/cm3，从而形成SiGeB；或所述选择性外延技术在生长SiSn时，还可以对SiSn进行元素B的掺杂，所述元素B的掺杂浓度为1×1014-8×1021atoms/cm3，从而形成SiSnB。
在步骤S4中，参见图3d，在所述半导体衬底200和栅极结构202的表面淀积一阻挡层208，并在所述阻挡层208上涂布光刻胶（本图中未示），对光刻胶进行曝光，以形成图形化的光刻胶，以图形化的光刻胶为掩模，对所述阻挡层 208进行刻蚀，将淀积在所述NMOS管区域上面的阻挡层208去除，从而保留淀积在所述PMOS管区域上面的阻挡层208，然后去除图形化的光刻胶。所述阻挡层208可以为由氧化物形成，具体的，所述氧化物使用的材料可以为氧化硅（SiO2）、氧化钛（TiO2）或氧化锗（GeO2）中的一种。
在步骤S5中，参见图3e，依靠酸性气体并控制其流量、反应时间和工作压力，对暴露出的NMOS管区域中的嵌入式硅锗源/漏极206进行刻蚀，由于所述酸性气体可与第一应变硅材料发生反应而产生混合气体，所述混合气体在所述酸性气体将所述NMOS管区域中的第一嵌入式源/漏极206中所生长的第一应变硅材料去除的过程中而挥发掉，以暴露出所述NMOS管区域中的凹槽204，且且所述酸性气体也是一种工艺简单的刻蚀方法。其中，所述酸性气体为HCl、HBr或CF4中的一种或两种或多种酸性气体的混合，且所述酸性气体的流量为50sccm-1000sccm，反应时间为5s-500s，工作压力为5torr-500torr。
再采用选择性外延技术在完全暴露出的所述NMOS管区域中的凹槽204中生长第二应变硅材料，形成第二嵌入式源/漏极210。
所述第二应变硅材料可以为SiC（碳化硅）、Si（硅）、SiCP（磷掺杂碳化硅）、SiCAs（砷掺杂氮化硅）中的一种。当选用所述SiC、SiCP或SiCAs时，其所含有的C/S的原子比为0.1%-3%。此外，所述SiCP或SiCAs中的元素P或As的掺杂浓度为1×1014-8×1021atoms/cm3。
进一步的，所述选择性外延技术在生长SiC时，还可以对SiC进行元素P或As的掺杂，所述元素P或As的掺杂浓度为atoms/cm3，从而形成SiCP或SiCAs。
在步骤S6中，参见图3f，去除淀积在所述PMOS管区域上面的阻挡层208，形成具有第一嵌入式源/漏极206的PMOS管和具有第二嵌入式源/漏极210的NMOS管。之后，后续工艺按照MOS管的通用工艺以完成CMOS器件的制造。
由此可见，本发明与现有的具有e-SiGe源/漏极和e-SiC源/漏极的CMOS器件的制造方法相比，只需对半导体衬底进行一次刻蚀，就能同步形成PMOS管的第一嵌入式源/漏极的凹槽和形成NMOS管的第二嵌入式源/漏极的凹槽， 节省了光刻步骤，且简化了工艺步骤，降低了制造成本。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (11)
1.一种嵌入式源/漏极MOS晶体管的制造方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底具有用于形成PMOS管的区域和NMOS管的区域以及对所述PMOS管区域和NMOS管区域进行隔离的浅沟槽隔离，在所述PMOS管区域和NMOS管区域的上面分别形成栅极结构；
进行刻蚀，在所述PMOS管区域和NMOS管区域中同步形成与所述栅极结构两侧相邻的沟槽；
采用选择性外延技术生长第一应变硅材料，在所述PMOS管区域和NMOS管区域的沟槽中同步形成第一嵌入式源/漏极；
在所述PMOS管区域上淀积一阻挡层；
先采用酸性气体对所述NMOS管区域中的第一嵌入式源/漏极进行刻蚀，再采用选择性外延技术在完全暴露出的所述NMOS管区域中的凹槽中生长第二应变硅材料，形成第二嵌入式源/漏极；
去除淀积在所述PMOS管区域上的阻挡层。
2.如权利要求1所述的制造方法，其特征在于，所述凹槽的深度为10nm-100nm。
3.如权利要求1所述的制造方法，其特征在于，所述第一应变硅材料为SiGe、SiGeB、SiGeSn、SiSn、SiSnB中的一种。
4.如权利要求3所述的制造方法，其特征在于，在所述SiGe、SiGeB或SiGeSn中，Si:Ge的原子比为10:1-6:4。
5.如权利要求3所述的制造方法，其特征在于，所述SiSn或SiSnB中的Si:Sn的原子比为20:1-8:2。
6.如权利要求3所述的制造方法，其特征在于，所述SiGeB或SiSnB中的元素B的掺杂浓度均为1×1014-8×1021atoms/cm3。
7.如权利要求1所述的制造方法，其特征在于，所述第二应变硅材料为SiC、Si、SiCP、SiCAs中的一种。
8.如权利要求7所述的制造方法，其特征在于，在所述SiC、SiCP或SiCAs中，C/Si的原子比为0.1%-3%。
9.如权利要求7所述的制造方法，其特征在于，所述SiCP或SiCAs中的元素P或As的掺杂浓度为1×1014-8×1021atoms/cm3。
10.如权利要求1所述的制造方法，其特征在于，所述酸性气体为HCl、HBr或CF4中的至少一种。
11.如权利要求1所述的制造方法，其特征在于，所述酸性气体进行刻蚀的流量为50sccm-1000sccm、反应时间为5s-500s、工作压力为5torr-500torr。
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