CN100433276C - 具有区域化应力结构的金属氧化物半导体的场效应晶体管 - Google Patents
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Abstract
本发明是有关于一种具有区域化应力结构的金属氧化物半导体的场效应晶体管(MOSFET)。MOSFET主要包括位于源极与漏极区域上的高应力薄膜，且高应力薄膜未覆盖于栅极上，其中拉伸型式的应力薄膜用于在n型晶体管中，而压缩型式的应力薄膜使用于p型晶体管。本发明亦提供一种制造具有区域化应力结构的MOSFET的方法，主要包括下列步骤：形成具有栅极、源极与漏极的晶体管。接着在栅极、源极与漏极上形成高应力薄膜。然后移除位于栅极上的高应力薄膜，而留下源极与漏极上的高应力薄膜。最后在晶体管上形成接触蚀刻终止层。
Description
技术领域
本发明涉及一种半导体装置，且特别是涉及一种具有区域化应力结构的金属氧化物半导体的场效应晶体管以及制造此种晶体管的方法。
背景技术
在过去的十几年之间，利用缩减金属氧化物半导体的场效应晶体管(Metal-oxide-semiconductor Field-effect Transistors，MOSFET)尺寸的方式，藉以持续地改善集成电路的每一功能元件的操作速度、效能表现、电路的元件密度以及成本，缩减的方法主要包括缩小栅极长度以及栅氧化层的厚度。为了进一步提升晶体管的效能，利用位于半导体基材中一部份的应变沟道区域来制造MOSFET元件。以n型的MOSFET或是p型的MOSFET来说，使用应变沟道区域可以提高载子的迁移率，以增加元件的效能。一般而言，在沿着源极-漏极的方向上，于NMOSFET的n型沟道中形成拉伸应变(Tensile Strain)，以增加电子的迁移率，而在沿着源极-漏极的方向上，于PMOSFET的p型沟道中形成压缩应变(Compressive Strain)，以增加空穴子的迁移率。现有习知技术中揭露许多有关于晶体管沟道区域中的应变结构。
一现有习知技术中，在覆盖的半导体薄层下方形成硅～锗或是硅-锗-碳的半导体合金层，其中半导体合金层的格子结构与覆盖的半导体薄层两者的结构不相同。格子结构的差异性使覆盖的半导体材质层形成应变结构，以增加载子的迁移率。
然而此种现有习知技术除了不易处理因为毯覆的半导体合金层产生接面漏电流效应之外。硅-锗的半导体合金层的磊晶成长的成本也较高，而且以磊晶方法形成半导体合金层的过程中不容易精确地控制锗元素的剂量。其次，毯覆的半导体合金层在源极/漏极之间的区域形成不必要的介面结构，可能引起接面漏电流效应。
另一现有习知技术中，于形成晶体管之后，在沟道中形成应变结构，此种技术主要是在硅基材中的完整晶体管结构上方形成高应力薄膜。高应力薄膜或是应力结构对沟道区域上产生极大的作用，包括改变位于沟道区域中硅格子间距，因而在沟道区域中形成应变结构。此种现有习知技术中，应力结构位于完整的晶体管结构上，藉由增加高应力薄膜的应力值或是厚度来提高元件的效能。一般认为，由高应力薄膜产生的应变结构为单轴向，且与源极-漏极的方向平行。然而单轴向的拉伸应力将使空穴的迁移率变差，而单轴向的压缩应力将使电子的迁移率变差。虽然锗元素的离子注入工艺可选择性地减缓应变结构，使得电子或是空穴迁移率不致变差，但是由于n型沟道与p型沟道的晶体管相当靠近，所以不易进行注入工艺。
此外，由于后续的沟填能力以及蚀刻容许误差将会限制高应力薄膜的厚度。高应力薄膜亦会覆盖多晶硅栅极、间隙壁以及主动区域，由于来自多晶硅栅极以及间隙壁的应力使沟道区域的应力变差，而无法使用位于沟道区域中的机械应力。
因此需要一种有效且具有成本效益的方法来制造应变结构，使得晶体管的效能得以提升。
由此可见，上述现有的晶体管沟道区域中的应变结构在方法、产品结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决晶体管沟道区域中的应变结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般的晶体管沟道区域中的应变结构加工方法及产品又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的具有区域化应力结构的金属氧化物半导体的场效应晶体管，便成了当前业界极需改进的目标。
有鉴于上述现有的晶体管沟道区域中的应变结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的具有区域化应力结构的金属氧化物半导体的场效应晶体管，能够改进一般现有的晶体管沟道区域中的应变结构，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的晶体管沟道区域中的应变结构存在的缺陷，而提供一种新的具有区域化应力结构的金属氧化物半导体的场效应晶体管，所要解决的技术问题是提供具有应变结构的半导体装置及其制造此半导体装置的方法，以改善半导体的操作性能。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在半导体基材上制造半导体装置的方法，其特征在于其至少包含下列步骤：在一基材上形成一晶体管，该晶体管具有一源极与漏极区域、一栅极以及沿着该栅极侧边之间隙壁；在该晶体管上形成一高应力薄膜；移除该栅极上的该高应力薄膜；在该晶体管以及该高应力薄膜上形成接触蚀刻终止层。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的在半导体基材上制造半导体装置的方法，其中在该基材上形成的该晶体管至少包含n型晶体管，且该高应力薄膜至少包含拉伸应力薄膜。
前述的在半导体基材上制造半导体装置的方法，其中所述的拉伸应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅、碳化硅、掺碳的氮化硅、钴硅化金属以及镍硅化金属所组成的族群。
前述的在半导体基材上制造半导体装置的方法，其中在该基材上形成的该晶体管至少包含p型晶体管，且该高应力薄膜至少包含压缩应力薄膜。
前述的在半导体基材上制造半导体装置的方法，其中所述的压缩应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅以及硅-锗所组成的族群。
前述的在半导体基材上制造半导体装置的方法，其中在该晶体管上形成的该高应力薄膜至少包含多层的材质层。
前述的在半导体基材上制造半导体装置的方法，其中在该晶体管上形成的该高应力薄膜的厚度介于5至500纳米之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种设置于基材上的晶体管，其特征在于其中所述的晶体管至少包含：位于一栅介电层上的栅极，其中该栅介电层位于该基材上；位于该基材上之间隙壁，且该间隙壁位于该栅极的侧边；位于该基材上的源极与漏极，且该源极与漏极分别位于该栅极的任意一侧边；以及位于该源极与漏极上的高应力薄膜，且该高应力薄膜并未位于该栅极上；在该晶体管以及该高应力薄膜上形成接触蚀刻终止层。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的设置于基材上的晶体管，其中所述的晶体管至少包含n型晶体管，且该高应力薄膜至少包含拉伸应力薄膜。
前述的设置于基材上的晶体管，其中所述的拉伸应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅、碳化硅、掺碳的氮化硅、钴硅化金属以及镍硅化金属所组成的族群。
前述的设置于基材上的晶体管，其中所述的晶体管至少包含p型晶体管，且该高应力薄膜至少包含压缩应力薄膜。
前述的设置于基材上的晶体管，其中所述的压缩应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅以及硅-锗所组成的族群。
前述的设置于基材上的晶体管，其中所述的高应力薄膜至少包含多层的材质层。
前述的设置于基材上的晶体管，其中所述的高应力薄膜的厚度介于5至500纳米之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种设置于基材上的晶体管，其特征在于其中所述的晶体管至少包含：位于一栅介电层上的栅极，其中该栅介电层位于该基材上；位于该基材上之间隙壁，且该间隙壁位于该栅极的侧边；位于该基材上的源极，且该源极位于该栅极的第一侧边；以及位于该基材上的漏极，且该漏极位于该栅极的第二侧边；位于该源极与漏极上的高应力薄膜，其中该高应力薄膜并未位于该栅极上，且该高应力薄膜沿着该源极与漏极施加一应力；在该晶体管以及该高应力薄膜上形成接触蚀刻终止层。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的设置于基材上的晶体管，其中所述的晶体管至少包含n型晶体管，且该高应力薄膜至少包含拉伸应力薄膜。
前述的设置于基材上的晶体管，其中所述的拉伸应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅、碳化硅、掺碳的氮化硅、钴硅化金属以及镍硅化金属所组成的族群。
前述的设置于基材上的晶体管，其中所述的晶体管至少包含p型晶体管，且该高应力薄膜至少包含压缩应力薄膜。
前述的设置于基材上的晶体管，其中所述的压缩应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅以及硅-锗所组成的族群。
前述的设置于基材上的晶体管，其中所述的高应力薄膜至少包含多层的材质层。
前述的设置于基材上的晶体管，其中所述的高应力薄膜的厚度介于5至500纳米之间。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的一实施例中，提供一种具有区域化应力结构的金属氧化物半导体的场效应晶体管(MOSFET)。MOSFET主要包括位于源极与漏极区域上的高应力薄膜，且高应力薄膜未覆盖于栅极上，其中拉伸型式的应力薄膜用于在n型晶体管中，而压缩型式的应力薄膜使用于p型晶体管。
本发明的另一实施例中，提供一种制造具有区域化应力结构的MOSFET的方法。主要包括下列步骤：形成具有栅极、源极与漏极的晶体管。接着在栅极、源极与漏极上形成高应力薄膜。然后移除位于栅极上的高应力薄膜，而留下源极与漏极上的高应力薄膜。
借由上述技术方案，本发明改进一般现有的晶体管沟道区域中的应变结构，至少具有下列优点：
具有区域化应力结构的金属氧化物半导体的场效应晶体管，改善了电子的迁移率，半导体的操作性能，使得晶体管的效能得以提升同时降低了生产成本。
综上所述，本发明特殊的具有区域化应力结构的金属氧化物半导体的场效应晶体管，其具有上述诸多的优点及实用价值，并在同类方法及产品中未见有类似的方法及结构设计公开发表或使用而确属创新，其不论在方法、产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的晶体管沟道区域中的应变结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1-3绘示依据本发明的具有区域化应力结构的MOSFET的制造步骤的剖视图。
100晶圆
112基材
116栅极
122间隙壁
110晶体管
114栅介电层
118源极与漏极
210高应力薄膜
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有区域化应力结构的金属氧化物半导体的场效应晶体管其具体实施方式、制造方法、步骤、结构、特征及其功效，详细说明如后。
本发明的较佳实施例的制造及使用方法如下所述，应注意的是，本发明的创新概念亦适用于各种不同的技术领域。虽然本发明揭露较佳实施例上，然其并非用以限定本发明的申请专利范围。
图1-3绘示依据本发明的一实施例的具有区域化应力结构的半导体装置的制造方法剖视图。本发明的实施例可应用于各种电路中。参考图1的晶圆100，主要包括在基材112上形成的晶体管110。基材112包含位于硅覆绝缘层(SOI)基材上的硅块材质、掺杂或是未掺杂材质、主动层。一般来说，SOI基材包括位于绝缘层上的半导体材质层，其中半导体材质例如可为硅，绝缘层例如可为埋藏氧化(Buried Oxide，BOX)层或是氧化硅层。一实施例中，绝缘层位于硅基材或是玻璃基材上，亦可位于多层基材或是不同掺杂浓度梯度的基材上。
在基材112上，形成栅介电层114以及栅极116并且进行图案化，其中栅介电层114的材质以高介电常数材质为较佳，例如使用氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物等材质。一实施例中，栅介电层114的介电常数值大于4。另一实施例中，栅介电层114的材质例如可为氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪。
在较佳实施例中，当栅介电层114的材质为氧化层，可利用任何的氧化工艺方法来形成氧化层，例如在含有氧化物、水分、氮氧化物的反应室中进行干蚀刻或是湿蚀刻工艺，或是以TEOS以及氧作为前驱物进行化学气相沉积(CVD)工艺。此实施例中，栅介电层114的厚度介于8至50埃之间，以16埃为较佳。
一实施例中，栅极116的材质包括导电材质，例如可为如钽、钛、钼、钨、铂、铝、铪、钌的金属材质，钛硅化物、钴硅化物、镍硅化物、钽硅化物的金属硅化物，钛化氮、钽化氮的金属氮化物，以及掺杂的结晶多晶硅材质。一实施例中，沉积非均质硅材质并且进行再结晶化工艺，以形成多晶硅。在较佳实施中，当栅极116的材质为多晶硅时，主要是以低压化学气相沉积法沉积掺杂或是未掺杂的多晶硅来形成厚度介于400至2500埃之间的栅极116，以1500埃为较佳。
接着利用现有习知的光刻工艺对栅介电层114及栅极116进行图案化步骤，其中光刻工艺包括沉积光刻胶层、形成掩膜、曝光及显影步骤。在形成光刻胶掩膜之后，进行蚀刻工艺，以移除不需要的栅介电层材质以及栅极材质，以形成图1所示的栅介电层114及栅极116。较佳实施例中，栅极材质可为多晶硅且栅介电层的材质可为氧化物，蚀刻工艺可为湿蚀刻或干蚀刻法，或是非等向性蚀刻法，或者是等向性蚀刻法，以非等向性干蚀刻法较佳。
以离子注入法形成源极与漏极区域118。主要是注入n型掺质来形成NMOS或是注入p型掺质来形成PMOS，其中n型掺质例如可为磷、氮、砷或是锑，且p型掺质例如可为硼、铝、铟。另一实施例中，在一晶粒内形成NMOS以及PMOS两种结构，此种方法需要以n型掺质或是p型掺质进行数次的掩膜以及离子注入工艺，以于特定的范围形成注入区域。
在源极与漏极区域118上，用于进行第二次离子注入工艺之间隙壁122的材质主要包括氮化硅(Si3N4)、氮化硅(Si3N4)以外的含氮(SixNy)材质层、氮氧化硅(SiOxNy)、脂类氮氧化硅(SiOxNy:Hz)。一较佳实施例中，利用硅甲烷(Silane)以及氨作为化学气相沉积(CVD)工艺的前驱物来形成氮化硅(Si3N4)之间隙壁122。
利用等向性或是非等向性蚀刻法对间隙壁122进行图案化步骤，例如在等向性蚀刻工艺中使用磷酸(H3PO4)进行之。由于在邻接栅极116附近的氮化硅(Si3N4)层的厚度较大，等向性蚀刻将移除栅极116顶部氮化硅(Si3N4)的氮化硅(Si3N4)，并且移除未邻接于栅极116的基材112，形成如图1所示之间隙壁122结构。
然后进行金属硅化工艺，用以改善栅极116的导电性，并且减少源极与漏极118的电阻值。进行金属硅化工艺时，主要是以物理气相沉积(PVD)法形成金属层，金属层的材质例如可为钛、镍、钨或是钴。接着利用回火工艺使金属层与栅极116以及源极与漏极118进行反应来形成金属硅化物。一部分覆盖于间隙壁122上的金属层未产生反应，并且利用湿蚀刻工艺选择性地移除未反应的金属层。当需要改变硅化金属区域的相(Phase)时，再度使用回火工艺，以形成更小的电阻值的结构。
值得注意的是，上述工艺所使用的晶体管110是为本发明的一实施例。其他种类的半导体装置或是晶体管亦适用，例如具有凸出的源极与漏极的晶体管、分离栅极晶体管或是鳍状型晶体管(FinFET)、不同材质与厚度、在间隙壁与栅极之间具有衬壁等的结构亦适用于本发明。
图2绘示依据本发明的一实施例，在晶圆100上形成高应力薄膜210，并且覆盖晶圆100，其中高应力薄膜210可为拉伸应力或是压缩应力薄膜。拉伸应力在沟道区域形成拉伸应变，以增加n型晶体管的电子迁移率，而压缩应力在沟道区域形成压缩应变，以增加p型晶体管的空穴迁移率。另一实施例中，高应力薄膜210亦可覆盖其他的结构(未图示)，例如浅沟渠隔离(STI)结构。
在一实施例中，是利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法来形成高应力薄膜210。较佳实施例中，拉伸应力薄膜的厚度介于5至500纳米(nm)，且施加于沿着源极与漏极方向的拉伸应力介于0至5GPa之间。另外，压缩应力薄膜的厚度介于5至500纳米(nm)，且施加于沿着源极与漏极方向的压缩应力介于0至-5GPa之间。拉伸应力薄膜的材质例如可为氮化硅、氧化物、氮氧化物、碳化硅、掺碳的氮化硅(SiCN)、镍金属硅化物或是钴金属硅化物。压缩应力薄膜210的材质例如可为硅-锗、含氮的硅-锗材质(SiGeN)、氮化物、氧化物、氮氧化物。
本发明的高应力薄膜210可为多层相同或是不同的材质层，且这些材质具有相同或是不同的性质。此外，本发明亦适用于制造具有NMOS以及PMOS的晶圆，例如使用现有习知的沉积与图案化工艺技术，以形成高应力薄膜，并且进行图案化，以于晶圆上形成具有拉伸应力的NMOS或是具有压缩应力的PMOS，使得每个晶体管都具有特定的功能。
图3绘示依据本发明的一实施例的晶圆100，主要是移除位于栅极116上的高应力薄膜210。其中覆盖在栅极116上的高应力薄膜210将对沟道区域的拉伸或是压缩应力产生不良的影响，特别是覆盖在栅极116上的高应力薄膜210形成向下的应力，而不是形成沿着源极与漏极方向的拉伸或是压缩应力。因此根据本发明的一实施例，移除位于栅极116上的高应力薄膜210。
本发明使用现有习知的光刻工艺移除高应力薄膜210。例如沉积光刻胶层，并且进行图案化以及显影工艺，以曝露出栅极116上的高应力薄膜210。接着蚀刻一部分的高应力薄膜210，以移除位于栅极116上的高应力薄膜210。
应注意的是，上述的高应力薄膜210为平坦表面，但是亦可为不平整的表面。由于沿着栅极116侧壁的高应力薄膜210的厚度大于栅极116上的高应力薄膜210厚度，所以完成蚀刻工艺之后，栅极116侧壁的高应力薄膜210将会变厚。另一实施例中，对高应力薄膜210与栅极116进行高选择比的蚀刻工艺，并且蚀刻较久，以使沿着栅极116侧壁的高应力薄膜210形成凹型区域或较薄的结构。
当拉伸应力薄膜的材质为具有拉伸应力的氮化硅时，可使用干蚀刻法对拉伸应力薄膜进行蚀刻。当压缩应力薄膜的材质为具有压缩应力的氮化硅时，亦可使用干蚀刻法对压缩应力薄膜进行蚀刻。
之后使用标准的工艺来制造与封装半导体装置。例如形成接触蚀刻终止层，然后形成内介电层以及金属层，并进行图案化步骤。随后形成其他的电路元件、切割晶圆并且进行封装。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (21)
1、一种在半导体基材上制造半导体装置的方法，其特征在于其至少包含下列步骤：
在一基材上形成一晶体管，该晶体管具有一源极与漏极区域、一栅极以及沿着该栅极侧边之间隙壁；
在该晶体管上形成一高应力薄膜；
移除该栅极上的该高应力薄膜；以及
在该晶体管以及该高应力薄膜上形成接触蚀刻终止层。
2、根据权利要求1所述的制造半导体装置的方法，其特征在于其中在该基材上形成的该晶体管至少包含n型晶体管，且该高应力薄膜至少包含拉伸应力薄膜。
3、根据权利要求2所述的制造半导体装置的方法，其特征在于其中所述的拉伸应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅、碳化硅、掺碳的氮化硅、钴硅化金属以及镍硅化金属所组成的族群。
4、根据权利要求1所述的制造半导体装置的方法，其特征在于其中在该基材上形成的该晶体管至少包含p型晶体管，且该高应力薄膜至少包含压缩应力薄膜。
5、根据权利要求4所述的制造半导体装置的方法，其特征在于其中所述的压缩应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅以及硅-锗所组成的族群。
6、根据权利要求1所述的制造半导体装置的方法，其特征在于其中在该晶体管上形成的该高应力薄膜至少包含多层的材质层。
7、根据权利要求1所述的制造半导体装置的方法，其特征在于其中在该晶体管上形成的该高应力薄膜的厚度介于5至500纳米之间。
8、一种设置于基材上的晶体管，其特征在于其中所述的晶体管至少包含：
位于一栅介电层上的栅极，其中该栅介电层位于该基材上；
位于该基材上之间隙壁，且该间隙壁位于该栅极的侧边；
位于该基材上的源极与漏极，且该源极与漏极分别位于该栅极的任意一侧边；
位于该源极与漏极上的高应力薄膜，且该高应力薄膜并未位于该栅极上；以及
位于该晶体管上与该高应力薄膜上的接触蚀刻终止层。
9、根据权利要求8所述的晶体管，其特征在于其中所述的晶体管至少包含n型晶体管，且该高应力薄膜至少包含拉伸应力薄膜。
10、根据权利要求9所述的晶体管，其特征在于其中所述的拉伸应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅、碳化硅、掺碳的氮化硅、钴硅化金属以及镍硅化金属所组成的族群。
11、根据权利要求8所述的晶体管，其特征在于其中所述的晶体管至少包含p型晶体管，且该高应力薄膜至少包含压缩应力薄膜。
12、根据权利要求11所述的晶体管，其特征在于其中所述的压缩应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅以及硅-锗所组成的族群。
13、根据权利要求8所述的晶体管，其特征在于其中所述的高应力薄膜至少包含多层的材质层。
14、根据权利要求8所述的晶体管，其特征在于其中所述的高应力薄膜的厚度介于5至500纳米之间。
15、一种设置于基材上的晶体管，其特征在于其中所述的晶体管至少包含：
位于一栅介电层上的栅极，其中该栅介电层位于该基材上；
位于该基材上之间隙壁，且该间隙壁位于该栅极的侧边；
位于该基材上的源极，且该源极位于该栅极的第一侧边；以及
位于该基材上的漏极，且该漏极位于该栅极的第二侧边；
位于该源极与漏极上的高应力薄膜，其中该高应力薄膜并未位于该栅极上，且该高应力薄膜沿着该源极与漏极施加一应力；以及
位于该晶体管上与该高应力薄膜上的接触蚀刻终止层。
16、根据权利要求15所述的晶体管，其特征在于其中所述的晶体管至少包含n型晶体管，且该高应力薄膜至少包含拉伸应力薄膜。
17、根据权利要求16所述的晶体管，其特征在于其中所述的拉伸应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅、碳化硅、掺碳的氮化硅、钴硅化金属以及镍硅化金属所组成的族群。
18、根据权利要求15所述的晶体管，其特征在于其中所述的晶体管至少包含p型晶体管，且该高应力薄膜至少包含压缩应力薄膜。
19、根据权利要求18所述的晶体管，其特征在于其中所述的压缩应力薄膜的材质是选自氮化硅、氮氧化硅、氧化硅以及硅-锗所组成的族群。
20、根据权利要求15所述的晶体管，其特征在于其中所述的高应力薄膜至少包含多层的材质层。
21、根据权利要求15所述的晶体管，其特征在于其中所述的高应力薄膜的厚度介于5至500纳米之间。
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