CN103943622A - 半导体装置结构及形成cmos集成电路结构的方法 - Google Patents

半导体装置结构及形成cmos集成电路结构的方法 Download PDF

Info

Publication number
CN103943622A
CN103943622A CN201410025455.9A CN201410025455A CN103943622A CN 103943622 A CN103943622 A CN 103943622A CN 201410025455 A CN201410025455 A CN 201410025455A CN 103943622 A CN103943622 A CN 103943622A
Authority
CN
China
Prior art keywords
region
district
source electrode
semiconductor substrate
type well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410025455.9A
Other languages
English (en)
Inventor
S·弗莱克豪斯基
R·里克特
R·博施克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN103943622A publication Critical patent/CN103943622A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本发明涉及半导体装置结构及形成CMOS集成电路结构的方法，提供数种用于形成CMOS集成电路结构的方法，该等包含：进行第一植入制程用以对半导体基板的区域进行晕环植入与源极和漏极延伸部植入中的至少一者，然后在该半导体基板的另一区域中形成应力源区。此外，提供一种半导体装置结构，该结构包含邻近栅极电极结构而埋藏于半导体基板的应力源区，该埋藏应力源区有一表面与一接口在该表面的法线方向相差小于约8纳米，其中该接口形成于该栅极电极结构与该基板之间。

Description

半导体装置结构及形成CMOS集成电路结构的方法
技术领域
本发明大致有关于一种形成CMOS集成电路结构的方法以及有关于一种半导体装置结构，且更特别的是，有关于形成具有带应变PMOS装置的CMOS集成电路结构的方法以及有关于数种带应变半导体装置结构。
背景技术
当今集成电路(IC)大部份是用也称为金属氧化物半导体场效晶体管(MOSFET)或简称MOS晶体管的多个互连场效晶体管(FET)实作。传统上，当今集成电路是用将会形成于有给定表面积的芯片上的数百万个MOS晶体管实作。用以构造当今集成电路的常用技术是由互补金属氧化物半导体(CMOS)技术提供。利用CMOS技术的目前IC设计是使用互补及对称地成对的P型金属氧化物半导体场效晶体管(也称为P型沟道MOS晶体管或PMOS晶体管)与N型金属氧化物半导体场效晶体管(也称为N型沟道MOS晶体管或NMOS晶体管)用以实作逻辑功能及建立各种逻辑结构。
IC制造的趋势是要在单一芯片上加入愈来愈多的逻辑电路结构以及同时改善逻辑电路结构的效能。结果，逻辑电路在芯片上所占用的给定面积已稳定地减少，这导致可缩放实现逻辑电路结构的MOS结构及装置。不过，缩放不仅能够改善芯片效能，也增加愈来愈多在缩小MOS结构及装置至较小尺寸时要应付的挑战。
达成改善当今电路的效能的方法之一的技术是施加机械应力至个别晶体管以在晶体管中诱发应变区。特别是，经正确地诱发的应变可用来增加多数载子(PMOS晶体管为电洞而NMOS晶体管为电子)在MOS晶体管的沟道中的移动率。提供正确应变的方法之一是形成覆于晶体管上的双应力层(DSL)，它也称为“双应力衬里”。拉伸应力层形成于NMOS晶体管上方以及压缩应力层形成于PMOS晶体管上方。进一步增加电洞在PMOS晶体管的沟道中的移动率可藉由在沟道两端埋入硅锗以赋予沟道压缩应力，然而在沟道两端埋入碳化硅以赋予沟道拉伸应力有可能进一步增加电子在NMOS晶体管的沟道中的移动率。
习知CMOS制造技术是在形成栅极电极后在PMOS晶体管的沟道的两端埋入硅锗应力源区(silicon germanium stressor region)。随后，进行用以形成晕环区及/或源极和漏极延伸区的PMOS植入，接着是用以形成晕环区(halo region)及/或源极和漏极延伸区的NMOS植入步骤。
以下用图1a至图1e解释先前技术的示范技术。如图1a所示，CMOS集成电路100的制造是以提供半导体基板102开始，例如硅基板。在半导体基板102的一部份中形成PMOS区104以及在另一部份中形成NMOS区106。这两个区域用电性隔离结构隔开，例如浅沟槽隔离(STI)108。PMOS晶体管111的栅极电极结构110覆于PMOS区104上，以及NMOS晶体管113的栅极电极结构112覆于NMOS区106上。栅极电极结构110包含栅极绝缘体114与导电栅极电极116。栅极电极结构112包含栅极绝缘体118与导电栅极电极120。示范栅极绝缘体由二氧化硅、高k电介质常数绝缘体或熟谙此技术领域者所习知的任何其它适当绝缘材料给出。导电栅极电极116及120可为例如多晶硅或金属。熟谙此技术领域者明白，取决于确切的制程，在执行栅极最先整合（gate-first integration）时，薄氮化硅(SiN)衬里可用来覆盖及保护高k/金属栅极结构。
如图1b所示，形成侧壁间隔体122于栅极电极结构110的侧壁上，继续CMOS集成电路100的制造。传统上，侧壁间隔体122可为二氧化硅或氮化硅，并且可在非等向性蚀刻制程(例如，反应性离子蚀刻法(RIE))后，藉由毯覆式沉积(blanket deposit)一层侧壁间隔体材料123来形成。在蚀刻侧壁间隔体期间，用经光刻图案化的蚀刻掩模126(例如，经图案化的光阻)保护覆于NMOS区106上的侧壁间隔体材料123免受非等向性蚀刻。
根据先前技术的制造技术，随后用栅极电极结构110及其相关侧壁间隔体122作为蚀刻掩模，蚀刻出PMOS区104的凹处124。在凹处蚀刻制程(未图标)期间用经光刻图案化的蚀刻掩模126保护NMOS区106使得凹处124对齐PMOS晶体管111的栅极电极结构110。如图1b所示，凹处124接壤STI108。
在蚀刻凹处124后，移除蚀刻掩模126以及用硅锗材料填充凹处124以形成埋藏硅锗(eSiGe)128，如图1c所示。eSiGe128可用熟谙此技术领域者所习知的选择性磊晶成长制程成长。包围凹处124的结晶材料作为选择性磊晶成长制程中用以成长单晶硅锗的成核部位。如果导电栅极电极116为多晶硅，则多晶硅作为用以沉积多晶硅锗129的成核部位。硅锗不成长于绝缘层(例如，侧壁间隔体122)上，侧壁间隔体材料123的其余部份覆于NMOS区106及STI108上，因为成长制程有选择性。在成长eSiGe128后，可移除侧壁间隔体122与侧壁间隔体材料123的其余部份。
如图1d所示，源极和漏极延伸区132经形成与有侧壁间隔体134形成于栅极电极结构110两侧的栅极电极结构110对齐。源极和漏极延伸区132用将硼离子植入于PMOS区104及eSiGe128中的离子植入步骤162形成。NMOS晶体管113同时用覆盖栅极电极结构112的经光刻形成的光阻掩模136与NMOS区106的侧壁间隔体134保护，使得在此加工阶段，形成源极和漏极延伸区132于PMOS区104中。
在形成源极和漏极延伸区132于PMOS区104中后，相符的源极和漏极延伸部植入制程164应用于NMOS晶体管113，如图1e所示。在进行NMOS区106的源极和漏极延伸部植入步骤164时，用光阻掩模146保护及覆盖PMOS晶体管111，光阻掩模146是在进行植入步骤164之前用习知光刻技术技术形成于PMOS区104上方。结果，在NMOS区106中形成与NMOS113的栅极电极结构对齐的源极和漏极延伸区153。
如图1a至图1e所解释的CMOS制造方法举例说明单一CMOS装置的CMOS制造。不过，如上述，实作习知IC的数百万个MOS结构及装置的设计取决于制造中所应用的芯片。取决于制造中的装置的设计，实作的IC可能不仅包含一种逻辑电路，例如SRAM，也可能包含其它逻辑装置，例如用于输入/输出应用的厚栅极氧化物装置以及所谓低Vth或高Vth晶体管具有较低或较高阈值电压的特殊装置等等。结果，典型CMOS制造流程的实际植入数可能与在典型CMOS制造流程形成硅锗区后执行用以源极和漏极延伸部植入的植入制程有6至10个不同。每个植入需要光阻掩模在植入期间保护其它装置，例如用电浆剥离制程在各个植入后移除光阻掩模，以及随后应用钝化清洗制程。剥离制程与钝化清洗制程这两个制程本质上会消耗少量的表面硅以便有效清洗基板表面。不过，少量消耗表面会累积成大量的活性硅损失，这甚至对硅锗很严峻，因为它的蚀刻速率高于硅。
图1f图标在形成侧壁间隔体184以及植入源极和漏极192于PMOS区104之后的PMOS装置111。间隔体184对应于用于对齐源极和漏极192的间隔体1结构，同时间隔体182对应于用于植入源极和漏极延伸区132的间隔体0结构。栅极电极结构180示意图标根据栅极最先技术的栅极电极堆栈或根据栅极最后或取代栅极技术的假性栅极电极。
如图1f所示，栅极电极结构180四周的活性硅损失量用箭头H表示，其图标在源极和漏极192(其延伸部在图1f用虚线表示以便在视觉上让这两个表面位准彼此相关)处的基板表面与栅极电极结构180配置于上面的基板表面的表面位准高度差。本案发明人发现，在习知CMOS制造流程期间，如以上所解释的习知制造步骤在栅极形成和间隔体1形成之间所进行的清洗及钝化步骤造成有8纳米左右的活性硅损失H。
如图1f所示，在PMOS区104的PMOS晶体管111的栅极电极结构180四周的活性硅损失H造成在栅极电极结构180四周的基板表面凹陷。由于在栅极电极结构180四周的基板表面凹陷，预料PMOS晶体管111在操作期间会出现扭曲的电流，这在图1f以箭头A图标。熟谙此技术领域者会了解，基板表面在PMOS晶体管111的栅极电极结构180四周的凹陷因此有助于增加PMOS晶体管111的寄生电阻。一般而言，习知CMOS制造流程造成基板表面在PMOS晶体管的栅极电极四周凹陷因此会减少习知PMOS晶体管以及习知CMOS结构及装置的导通电流及切换速度。
鉴于以上讨论，亟须CMOS集成电路结构的制造方法以及提供有较高导通电流及较高切换速度的CMOS结构的半导体装置结构。此外，亟须与习知PMOS结构相比有增强固化及切换特性的PMOS集成电路结构。
尤其，亟须CMOS集成电路结构的形成方法以及有增强效能的半导体装置结构，特别是，栅极电极四周活性硅损失量减少的结构，甚至避免栅极电极四周有任何活性硅损失。
发明内容
为供基本理解本发明的一些态样，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要识别本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
根据本揭示内容，形成CMOS集成电路结构的方法包括下列步骤：执行第一植入制程用以对半导体基板的一区域进行晕环植入制程与源极和漏极延伸部植入制程中的至少一者，然后在该半导体基板的另一区域中形成应力源区。在本文的特定示范具体实施例中，该应力源区形成于半导体基板的PMOS区中。
根据本揭示内容，一种半导体装置结构，其包含：邻近栅极结构而埋藏于半导体基板的应力源区，该埋藏应力源区有一表面与一接口在该表面的法线方向相差小于约8纳米或小于约1.8纳米或小于1纳米，其中该接口形成于该栅极结构与该基板之间。
在一个态样中，本揭示内容提供形成CMOS集成电路结构的方法，其中该方法包括下列步骤：提供第一晶体管区及第二晶体管区的半导体基板，各具有栅极结构，形成第一掩模结构于该半导体基板上方，掩模该第一晶体管区并暴露该第二晶体管区的至少一部份，执行第一植入制程，其包括：对该第二晶体管区的该暴露部份进行晕环植入与源极和漏极延伸部植入中的至少一者，移除该第一掩模结构，然后形成第二掩模结构于该半导体基板上方，该第二掩模结构掩模该第二晶体管区并暴露该第一晶体管区的至少一部份。该方法更包括：在该第一晶体管区的该暴露部份内形成应力源部(stressor portion)以及在该第二晶体管区中形成N型源极和漏极。
根据本揭示内容的另一态样，提供形成CMOS集成电路结构的方法，其中该方法包括下列步骤：在半导体基板中提供至少一个P型阱区与至少一个N型阱区，在该至少一个N型阱区上方形成第一掩模，该第一掩模暴露该至少一个P型阱区的至少一部份，执行第一植入制程，用以在该至少一个P型阱区的该暴露部份中形成晕环区与源极和漏极延伸区中的至少一者，移除该第一掩模，形成第二掩模于该至少一个P型阱区上方，该第二掩模暴露该至少一个N型阱区的至少一部份，以及在该至少一个N型阱区的该暴露部份中形成一个或多个应力源区。
根据本揭示内容的另一态样，提供一种半导体装置结构，该结构包含：有第一区的半导体基板，形成于该第一区中而在该基板上定义栅极表面部份的第一栅极结构，以及邻近该第一栅极结构而埋入该基板的至少一个应力源区，该应力源区在该基板上定义应力源区表面。该栅极表面部份与该应力源区表面在与该基板表面垂直的方向的高度差小于约8纳米。
本揭示内容的某些具体实施例有除上述以外或取代上述的其它态样或由上述显而易见的态样。熟谙此技术领域者在阅读以下结合附图的详细说明后会明白该等态样。
附图说明
参考以下结合附图的说明可明白本揭示内容，其中类似的组件以相同的组件符号表示。
图1a至图1e根据先前技术以横截面图示意图标制造CMOS结构的习知流程；
图1f根据先前技术示意图标以横截面图在源极和漏极区形成后的习知PMOS装置；
图2a至图2g示意图标本揭示内容的具体实施例，其有关于根据本揭示内容的数个态样用以制造CMOS集成电路结构的方法以及根据本揭示内容的具体实施例的半导体装置结构；以及
图3a至图3e示意图标本揭示内容的替代具体实施例，其有关于根据本揭示内容的数个态样用以制造CMOS集成电路结构的方法以及根据本揭示内容的替代具体实施例的半导体装置结构。
尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图标几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入由权利要求书定义的本发明精神及范畴内的所有修改、等价及替代性陈述。
主要组件符号说明
100、200         CMOS集成电路
102、202、302    半导体基板
104、204、304    PMOS区
106、206、306    NMOS区
108              浅沟槽隔离(STI)
110、112、180、210、212     栅极电极结构
111、211、311    PMOS晶体管
113、213、313    NMOS晶体管
114、118、214、218    栅极绝缘体
116、120、216、220、316   导电栅极电极
122、134、184、252、254   侧壁间隔体
123              侧壁间隔体材料
124、228、328    凹处
126              经光刻图案化的蚀刻掩模
128              埋藏硅锗(eSiGe)
129              多晶硅锗
132              源极和漏极延伸区
136              经光刻形成的光阻掩模
146              光阻掩模
153              源极和漏极延伸区
162              离子植入步骤
164              相符源极和漏极延伸部植入制程
182              间隔体
192              源极和漏极
208              浅沟槽隔离(STI)区
224              蚀刻掩模图案
226              掩模图案
227              非等向性蚀刻制程
229              硅锗材料层
232、244         源极和漏极延伸区
240              埋藏硅锗(eSiGe)
242             掩模图案
245、246        源极和漏极区
262、264        植入制程
300             CMOS集成电路
308             STI区
310、312        栅极电极结构
322             单一侧壁间隔体
323             侧壁间隔体材料
326             掩模图案
327             蚀刻制程
329             硅锗材料
330             沟道区
332、344        源极和漏极延伸区
333             源极和漏极区
334             附加侧壁间隔体
364             植入制程
A               箭头
H               活性硅损失。
具体实施方式
以下的详细说明在本质上只是用来图解说明而非旨在限制本揭示内容或应用以及只是图解说明本揭示内容的数个态样。此外，希望不受技术领域、背景技术、发明内容或具体实施方式之中明示或暗示的理论约束。
以下充分详述数个具体实施例使得熟谙此技术领域者能制作及使用本发明。应了解，基于本揭示内容显然仍有其它的具体实施例，以及在不脱离本发明范畴的情形下，可做出系统、结构、方法或机械改变。在以下的说明中，给出许多特定细节是为了让读者彻底了解本发明。不过，显然在没有该等特定细节下仍可实施本揭示内容经图解说明的各种态样及具体实施例。为了避免混淆本揭示内容，因此不揭示一些众所周知的电路、系统组构、结构组构及制程步骤的全部细节。
图标系统具体实施例的附图为半图解式且不按比例绘制，特别是，图中有些尺寸只为了图标清楚而加以夸大。同样，尽管附图中的视图为了便于描述而大致以相同的方向图标，然而大部份是用任意的方式描绘附图。大体而言，可用任何方位操作本发明的具体实施例。
揭示及描述具有一些共享特征的多个具体实施例，为了阐明及便于图解说明、描述及理解，为求描述方便起见，相同及类似的特征通常用相同的组件符号表示。为求描述方便起见，用一或更多共享图表描述各种不同的具体实施例。应了解，这不是旨在赋予任何其它意义或提供本发明的任何限制。以第一具体实施例、第二具体实施例等等来编号的具体实施例是为了便于描述而非旨在赋予任何其它意义或提供本发明的限制。
此时用附图描述本揭示内容。示意图标各种结构、系统及设备的附图只是用来解释以及避免熟谙此技术领域者所熟知的细节混淆本揭示内容。尽管如此，仍纳入附图以描述及解释本揭示内容的示范实施例。应使用与相关技术领域的技术人员所熟悉的意思一致的方式理解及解释用于本文的字汇及词组。本文没有特别定义的术语或词组(亦即，与熟谙此技术领域者所理解的普通惯用意思不同的定义)是想要用术语或词组的一致用法来暗示。在这个意义上，希望术语或词组具有特定的意思时(亦即，不同于熟谙此技术领域者所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或词组的特定定义。
可设计有数百万个晶体管的集成电路(IC)。许多IC用也被称为场效晶体管(FET)或MOSFET的金属氧化物半导体(MOS)晶体管设计。尽管术语“MOS晶体管”严格而言是意指具有金属栅极电极及氧化物栅极绝缘体的装置，然而该术语在本文是用来指称有位于在半导体基板上方的栅极绝缘体(不论氧化物或者是其它绝缘体)上方的导电栅极电极(不论金属或者是其它导电材料)的任何半导体装置。熟谙此技术领域者了解MOS晶体管可制造成P型沟道晶体管或PMOS晶体管以及N型沟道晶体管或NMOS晶体管，而两者可制造成具有或没有移动率增强作用的应力源特征或应变诱发作用的特征。熟谙此技术领域者了解应力与应变是经由拉伸模数相关。电路设计者可混合及匹配装置类型，使用PMOS与NMOS晶体管，加应力及不加应力，以利用各种装置的最佳特性来适合所设计的电路。
根据本揭示内容的一些态样，提供用于形成CMOS集成电路结构的方法，在执行半导体基板的NMOS区的源极和漏极延伸部植入及/或晕环区植入后，其根据该结构，在半导体基板的PMOS区中形成埋藏硅锗。根据本文的某些具体实施例，在形成源极和漏极延伸区及/或晕环区于半导体基板的NMOS区之后以及在形成源极和漏极延伸区及/或晕环区于半导体基板的PMOS区的植入制程之前的CMOS制造流程中，可能形成例如包含埋藏硅锗的应力源区于半导体装置的PMOS区。根据本文的替代具体实施例，在植入源极和漏极延伸区及/或晕环区于半导体基板的PMOS区之后，可能形成例如包含埋藏硅锗的应力源区。
根据本揭示内容的另一态样，提供一种半导体装置结构，该半导体装置结构有半导体基板以及有栅极结构形成于该半导体基板中，该栅极结构在该基板上定义栅极表面部份，以及至少一个应力源区以邻近该栅极结构的方式埋入该基板，该应力源区在该基板上定义应力源区表面。该栅极表面部份与该应力源区表面在与该基板表面垂直的方向的高度差可小于约8纳米。
在描述以下附图时，根据本揭示内容的各种示范具体实施例说明用于形成CMOS集成电路(IC)结构及/或集成电路(IC)的相应结构的方法以及本揭示内容的半导体装置结构的各种具体实施例。所提及的制程步骤、程序及材料应被视为只是当作设计成向本技术领域中一般技术人员图解说明用于实施本发明的方法的示范具体实施例。不过，应了解，本发明不受限于该等示范具体实施例。IC结构的图标部份可仅仅包含单一CMOS IC结构，然而熟谙此技术领域者会认识到实际IC可包含大量的这种结构。根据本揭示内容的图标MOS晶体管可与上述MOS晶体管111及113类似。制造IC结构的各种步骤为众所周知，因此为求说明简洁，只是简要地提及或完全省略许多习知步骤而不提供习知的制程细节。
图2a至图2g根据本揭示内容的各种具体实施例以横截面图示意图标经设计成以及可用来减少在制造CMOS集成电路(IC)结构期间的前述问题的方法步骤。附图只图标两个晶体管结构，即一个NMOS晶体管结构与一个PMOS晶体管结构，然而熟谙此技术领域者会明白CMOS IC结构可包含大量的各种装置，例如，数百万个晶体管。
如图2a所示，CMOS集成电路200的制造以提供半导体基板202开始。半导体基板202可为硅、混合锗的硅或混合其它元素的硅，这在半导体工业为常见的情形，以及为了方便，以下简称它为半导体或者是硅基板。该基板可为块硅晶圆(如图标)或绝缘体上覆硅(SOI)结构。在SOI结构中，半导体基板202为被绝缘层支撑的一层薄薄的单晶半导体材料，接着该绝缘层用支撑基板支撑。
如图2a所示，在半导体基板202的一部份中形成PMOS区204以及在半导体基板202的另一部份中形成NMOS区206。这两个区域204、206可用电性隔离结构(例如，浅沟槽隔离(STI)区208)分离。在SOI结构中，STI区208可能延伸穿过半导体层至底下的绝缘层。PMOS区204可掺杂N型导电性决定掺杂杂质，例如磷或砷，以形成N型阱区。不过，熟谙此技术领域者会明白，PMOS区204替换地可保持不掺杂或仅仅轻度掺杂。NMOS区206掺杂P型导电性决定掺杂杂质，例如硼，以形成P型阱区。不过，熟谙此技术领域者会明白，NMOS区206替换地可保持不掺杂或仅仅轻度掺杂。例如用多个离子植入制程可各自建立区206及204中的正确掺杂浓度及掺杂分布。
如图2b所示，形成覆于PMOS区204上的PMOS晶体管211的栅极电极结构210以及覆于NMOS区206上的NMOS晶体管213的栅极电极结构212，继续CMOS集成电路200的制造。PMOS晶体管211的栅极电极结构210包含栅极绝缘体214与导电栅极电极216。NMOS晶体管213的栅极电极结构212包含栅极绝缘体218与导电栅极电极220。栅极绝缘体214及218可为根据所建置的集成电路功能来选择的二氧化硅、电介质常数k大于4的高电介质常数绝缘体、任何其它绝缘材料、或彼等的组合。栅极绝缘体214及218可为相同的材料，但是不必相同。导电栅极电极216及220，例如，可为多晶硅、金属、任何其它导电材料、或彼等的组合。导电栅极电极216及220的材料也可根据所建置的集成电路功能来选择。这两个导电栅极电极216及220可包含相同或不同材料。
如图2c所示，根据一个具体实施例，形成在PMOS区204上方的蚀刻掩模图案224，继续CMOS集成电路200的制造。熟谙此技术领域者明白，可光刻图案化蚀刻掩模图案224。蚀刻掩模图案224，例如，可为由沉积氧化物或光阻材料或其它绝缘材料组成的带图案层。藉由执行植入制程262，形成与NMOS区206中的栅极电极结构212对齐的源极和漏极延伸区232。源极和漏极延伸区232可接壤STI208，如图2c所示。替换地或附加地，可进行晕环植入制程以便调整制造中的NMOS晶体管213的阈值电压与击穿性质(punch-through properties)。熟谙此技术领域者会明白，用一个或多个假性间隔体及/或衬里间隔体(未图标)可调整源极和漏极延伸区232及/或晕环区(未图标)与栅极电极结构212的横向偏移距离。用允许植入掺杂物在栅极电极结构212之下扩散到一定程度的后续退火制程，可进一步调整源极和漏极延伸区232的横向偏移。熟谙此技术领域者会明白，PMOS区204在形成NMOS区206的源极和漏极延伸区232及/或晕环区(未图标)的植入制程262中有受到保护。
在NMOS区206中形成源极和漏极延伸区232及/或晕环区(未图标)后，根据一个具体实施例，如图2d所示，继续CMOS集成电路200的制造。用光刻技术在NMOS区206上方形成掩模图案(maskingpattern)226以便在后续加工期间覆盖及保护NMOS区206。掩模图案226，例如，可为由沉积氧化物或光阻材料或其它绝缘材料组成的带图案层。在掩模图案226覆于NMOS区206上时，可进行非等向性蚀刻制程227，例如反应性离子蚀刻(RIE)制程，以便在PMOS区204中形成与PMOS晶体管211的栅极电极结构210对齐的凹处228。熟谙此技术领域者明白，凹处228可接壤STI208，如图2d所示。掩模图案226在非等向性蚀刻制程227期间覆盖NMOS晶体管213及NMOS区206。
在蚀刻凹处228后，用硅锗材料填充凹处228以形成埋藏硅锗(eSiGe)240，如图2e所示，以及可移除掩模图案226。硅锗材料可用熟谙此技术领域者所习知的选择性磊晶成长制程成长。在该选择性磊晶成长制程中，可调整成长条件使得硅锗材料只成长于结晶材料上。根据一些示范实施例，在栅极电极结构210上可形成硅锗材料层229。这对本揭示内容不构成任何限制，或者，层229可为覆盖层使得硅锗材料不会沉积于栅极电极结构210上。包围凹处228的结晶材料作为用于成长单晶硅锗的成核部位。如果导电栅极216为多晶硅，则该多晶硅作为用于沉积多晶硅锗240的成核部位。由于该成长制程有选择性，因此硅锗材料不成长于绝缘层(例如，STI区208)上。熟谙此技术领域者会了解，可能不再掺杂eSiGe240，或者，可用例如硼离子原位掺杂。
根据一些示范具体实施例，eSiGe240可具有2至75%的锗含量，30至50%为较佳，以及30至40%更佳。根据替代示范具体实施例，锗含量可在5至30%之间，在10至25%之间为较佳，以及在10至20%之间更佳。
熟谙此技术领域者会明白，eSiGe240可具有均匀的锗含量分布或者可具有变动的锗含量分布。在显示变动锗含量分布的具体实施例中，eSiGe240在深度方向的锗含量，尤其是在与基板表面的法线平行的方向，可改变以便形成所欲的含量分布，使得锗含量在深度方向随着深度增加而增加。特别是，相应变动的锗含量分布在靠近半导体基板的上表面位准有相对低的锗含量以及在凹处(在图2d的228)底面有相对高的锗含量。
在本文的一些示范具体实施例中，该变动锗含量分布可为阶化含量分布(graded content profile)，例如，eSiGe240可实际由不同的硅锗层构成，各硅锗层有预定含量的锗。例如，示范阶化含量分布可由硅锗层的两层堆栈给出，第一硅锗层有25至75%的锗含量、30至50%为较佳、以及30至40%更佳，以及第二硅锗层沉积于该第一层上，其中第二硅锗层可具有5至30%的锗含量，10至25%为较佳，以及10至20%更佳。根据一示范实施例，第二硅锗层可具有1至20纳米或5至15纳米或5至10纳米或5纳米左右的厚度。熟谙此技术领域者会明白，可实现其它阶化分布及/或厚度，例如，用多个层堆栈。
如图2f所示，根据一具体实施例可形成源极和漏极延伸区244，源极和漏极延伸区244与PMOS区204中的PMOS晶体管211的栅极电极结构210对齐，藉此在埋藏硅锗eSiGe240内形成源极和漏极延伸区244。熟谙此技术领域者明白，在PMOS区204中形成源极和漏极延伸区244可藉由在覆盖NMOS晶体管213的NMOS区206上方形成掩模图案242而实现。掩模图案242可用习知光刻技术形成。掩模图案242，例如，可为由沉积氧化物或光阻材料或其它绝缘材料组成的带图案层。在形成掩模图案242后，可进行植入制程264用以在PMOS区204中形成源极和漏极延伸区244于eSiGe240内。熟谙此技术领域者明白，由植入制程264形成的源极和漏极延伸区244使用常有薄侧壁间隔体(未图标)的栅极电极结构210作为用于以自对准方式形成源极和漏极延伸区244的植入掩模。
继续CMOS集成电路200的制造，如图2g所示。在移除NMOS区206上方的掩模图案242后，可形成邻近栅极电极结构210及212的侧壁间隔体252及254。根据一具体实施例，侧壁间隔体252及254的形成可藉由毯覆式沉积一层侧壁间隔体材料(未图标)，然后用非等向性蚀刻制程蚀刻。
接下来，各自在NMOS区206与PMOS区204内可形成源极和漏极区。源极和漏极区246、245，例如，可用离子植入制程形成。藉由植入硼离子于PMOS区204以及进入及穿过eSiGe240，可形成PMOS晶体管211的源极和漏极区245。同样，藉由植入磷或砷离子于NMOS区206，可形成NMOS晶体管213的源极和漏极区246。如果半导体基板202为SOI基板，根据示范具体实施例，则深源极和漏极区可被设计成由基板表面延伸至底下氧化物层。如图2g所示，可形成各自与侧壁间隔体252及254对齐的NMOS晶体管213的源极和漏极区246与PMOS晶体管211的源极和漏极区245。熟谙此技术领域者会明白，在一些具体实施例中，NMOS晶体管213的源极和漏极区246与PMOS晶体管211的源极和漏极区245可接壤STI区208，如图2g所示。
以下用图3a至图3e描述本揭示内容的其它具体实施例。图3a图标在图2b的CMOS集成电路200加工后的加工阶段期间的CMOS集成电路300。在形成PMOS晶体管311的栅极电极结构310于PMOS区304中以及形成NMOS晶体管313的栅极电极结构312于NMOS区306中后，各自在PMOS区304与NMOS区306中形成各自与栅极电极结构310及312对齐的源极和漏极延伸区332及344以及STI区308，如图3a所示。替换地或附加地，在NMOS区306及/或PMOS区304内可形成修改（tailor）阈值电压和击穿性质的晕环区(未图标)。
根据一些示范具体实施例，可藉由形成第一掩模图案(未图标)于PMOS区304与NMOS区306中的一者上方用以掩模第一区以及让第二区无遮盖，进行第一植入制程用以在第二区中形成源极和漏极延伸区，移除覆盖第一区的掩模图案，形成第二掩模图案于第二区上方用以覆盖第二区以及让第一区无遮盖，进行第二植入制程用以在第一区中形成源极和漏极延伸区以及移除在第二区上方的掩模图案，实现源极和漏极延伸区332及344的形成。熟谙此技术领域者会明白，替换地或附加地，可进行用以植入晕环区(未图标)的相应制程顺序。
图3a的示范具体实施例图标在如上述形成源极和漏极延伸区332及344于NMOS区306中后形成于NMOS区306上方而覆盖NMOS晶体管313以及让PMOS区302无遮盖的掩模图案326。掩模图案326可用光刻技术形成。熟谙此技术领域者明白，掩模图案326，例如，可为由沉积氧化物或光阻材料或任何其它绝缘材料组成的带图案层。在形成掩模图案326后，进行植入制程364用以形成源极和漏极延伸区344于PMOS区304中。熟谙此技术领域者了解，PMOS区304中的源极和漏极延伸区344与PMOS晶体管311的栅极电极结构310对齐以及接壤STI区308。
继续CMOS集成电路300的制造，形成PMOS晶体管311与NMOS晶体管313的栅极电极结构310及312的侧壁间隔体。根据一示范具体实施例，侧壁间隔体藉由沉积侧壁间隔体材料323于PMOS区304及NMOS区306上方而形成。图3b图标在相应沉积制程(未图标)完成后的CMOS集成电路300。该侧壁间隔体材料可为氧化物、氮化物或任何其它适当绝缘体中的一者，以及根据示范具体实施例，可用毯覆式沉积制程形成，如图3b所示。
如图3c所示，继续CMOS集成电路300的制造，根据一示范具体实施例，进行蚀刻制程327用以形成侧壁间隔体322于PMOS晶体管311的栅极电极结构310的侧壁上。可藉由在如图3a及图3b所示的毯覆式沉积制程后，进行非等向性蚀刻制程，例如反应性离子蚀刻法(RIE)，形成侧壁间隔体322。虽然图3c图标在PMOS晶体管311的栅极电极结构310各侧的单一侧壁间隔体322，然而熟谙此技术领域者了解，不同的加工实作可能需要一个或多个独立间隔体以及可能形成相应数目的个别侧壁间隔体。在蚀刻侧壁间隔体322期间，用带图案蚀刻掩模326可保护覆于NMOS区306上的侧壁间隔体材料323不会被蚀刻制程327蚀刻掉。带图案蚀刻掩模326可用光刻技术形成。熟谙此技术领域者明白，带图案蚀刻掩模326，例如，可为由沉积氧化物或光阻或其它绝缘材料组成的带图案层。
根据此一具体实施例，利用栅极电极结构310与其相关侧壁间隔体322以及STI区308作为对准结构，随后可形成凹处328于PMOS区304中。熟谙此技术领域者明白，带图案蚀刻掩模326在凹处蚀刻制程327期间保护NMOS区306，如图3c所示。
在蚀刻凹处328后，移除蚀刻掩模326以及用硅锗材料填充凹处328用以形成埋藏硅锗(eSiGe)328，如图3d所示。根据本文的一些示范具体实施例，可用熟谙此技术领域者所习知的选择性磊晶成长制程成长eSiGe328。在该选择性磊晶成长制程中，可调整成长条件使得只在结晶材料上成长硅锗(SiGe)。根据一些示范实施例，可成长一层硅锗材料329于栅极电极结构310上。这对本揭示内容不构成任何限制，或者，该层329可为没有硅锗材料沉积于栅极电极结构310上的覆盖层。在此，包围凹处328的结晶材料作为用以成长单晶硅锗的成核部位。如果栅极电极结构310的导电栅极电极316为多晶硅材料，则该多晶硅作为用以沉积多晶硅锗材料的成核部位。由于该成长制程有选择性，因此没有硅锗材料成长于绝缘层（例如侧壁间隔体322）上，侧壁间隔体材料323的其余部份覆于NMOS区306及STI区308上。熟谙此技术领域者会了解，可能不再掺杂eSiGe328，或者，可用例如硼离子原位掺杂。
熟谙此技术领域者明白，凹处328及随后形成于凹处328之中的eSiGe328可对齐半导体基板302，因此，PMOS区304中的源极和漏极延伸区344与PMOS晶体管311的栅极电极结构310对齐的部份仍在栅极电极结构310下面，如图3c及图3d所示。此外，熟谙此技术领域者了解，PMOS区304中的源极和漏极延伸区344可调整PMOS晶体管311的栅极长度。
形成于凹处328中的eSiGe328(图3c)对齐PMOS晶体管311的栅极电极结构310以及形成于PMOS晶体管311在PMOS晶体管311的栅极电极结构310底下的沟道区330两端。硅锗材料有大于晶核(host)硅材料的晶格常数，因此，eSiGe328赋予沟道区330横向压缩应力。在PMOS晶体管311的沟道区330上的横向压缩应力增加多数载子电洞在沟道区330中的移动率，因此，用来改善晶体管的效能。
根据一些示范具体实施例，eSiGe328可具有25至75%的锗含量、30至50%为较佳、以及30至40%更佳。根据替代示范具体实施例，该锗含量可在5至30%之间，在10至25%之间为较佳，以及在10至20%之间更佳。
熟谙此技术领域者会明白，eSiGe328可具有均匀的锗含量分布，或者，可具有变动的锗含量分布。在显示变动锗含量分布的具体实施例中，eSiGe328在深度方向(与基板表面的法线平行的方向)的锗含量可改变以便形成所欲的含量分布，使得锗含量在深度方向随着深度增加而增加。特别是，相应变动锗含量分布在靠近半导体基板上表面位准有相对低的锗含量以及在凹处(在图3c的328)底面有相对高的锗含量。
在本文的一些示范具体实施例中，该变动锗含量分布可为阶化含量分布，例如eSiGe328可实际由不同的硅锗层构成，各硅锗层有预定含量的锗。例如，示范阶化含量分布可由硅锗层的两层堆栈给出，第一硅锗层有25至75%的锗含量、30至50%为较佳、以及30至40%更佳，以及第二硅锗层设置于该第一层上，其中第二硅锗层可具有5至30%的锗含量，10至25%为较佳，以及10至20%更佳。根据一示范实施例，第二硅锗层可具有1至20纳米或5至15纳米或5至10纳米或5纳米左右的厚度。熟谙此技术领域者会明白，可实现其它阶化分布及/或厚度，例如，用多个层堆栈。
根据一些示范具体实施例，在形成eSiGe328后，可移除侧壁间隔体322与侧壁间隔体形成材料323的其余部份。就此情形而言，侧壁间隔体322可视为假性侧壁间隔体。这对本揭示内容不构成任何限制，以及熟谙此技术领域者会明白，侧壁间隔体322可保持邻近栅极电极结构310及312。
如图3e所示，随后可形成与PMOS区304及NMOS区306的栅极电极结构310及312对齐的源极和漏极区。根据一些示范具体实施例，例如，可用适当的离子植入制程，可形成该源极和漏极区。藉由植入硼离子于PMOS区304以及进入及穿过eSiGe328，可形成PMOS晶体管311的源极和漏极区332。同样，藉由植入磷或砷离子于NMOS区306，可形成NMOS晶体管313的源极和漏极区333。PMOS晶体管311与NMOS晶体管313的源极和漏极区332及333对齐源极和漏极延伸区344及332(图3d)。熟谙此技术领域者明白，用栅极电极结构310及312和附加侧壁间隔体334作为离子植入掩模的额外离子植入，可形成深源极和漏极区。如前述，藉由毯覆式沉积一层侧壁间隔体形成材料，然后用非等向性蚀刻制程蚀刻，可形成侧壁间隔体334。熟谙此技术领域者会明白，另外或替换地，可形成与侧壁间隔体322有关的侧壁间隔体334，如图3c所示。在另外形成侧壁间隔体334的情形下，熟谙此技术领域者会了解，侧壁间隔体334可形成于侧壁间隔体322上。如果半导体基板302为SOI基板，则可将晶体管结构的深源极和漏极设计成可由基板表面延伸至底下的氧化物层。
本揭示内容用图标具有以STI区隔开的PMOS区及NMOS区的IC结构的附图来描述示范具体实施例。熟谙此技术领域者会明白，这只是用来图解说明而且对本揭示内容从而提及的具体实施例不构成任何限制。IC结构可省略相应STI区或上述PMOS区及NMOS区甚至不相互毗邻反而可隔开使得在其间配置一个或多个其它的晶体管区。
本揭示内容以选择性成长硅锗材料来描述一些示范具体实施例。不过，这对本揭示内容不构成任何限制，而且熟谙此技术领域者明白，可植入锗代替。应注意，植入锗可让锗含量分布有大致平滑的变动锗含量或在使用有充分尖锐能量分布的适当植入能量时，在所欲的深度实现想要的含量值。
熟谙此技术领域者会明白，本揭示内容提供用于形成CMOS集成电路结构的方法及半导体装置结构，其显示在PMOS晶体管栅极电极结构四周有减少活性硅损失，甚至避免PMOS晶体管栅极电极结构四周的任何活性硅损失。因此，可减少经相应地制成的CMOS晶体管的寄生电阻以及增加切换速度。
熟谙此技术领域者明白，本揭示内容的数个具体实施例提出把埋入硅锗材料移到后面位置的CMOS制造流程，尤其是移到植入NMOS晶体管的源极和漏极延伸区及/或晕环区之后。因此，可减少植入次数从而剥离及清洗有暴露埋藏硅锗的PMOS晶体管的制程数以及埋藏硅锗的损失材料数量，如果无法避免的话。熟谙此技术领域者会明白，取决于制造中的装置的设计，所实现的集成电路不仅包含一种逻辑电路，例如SRAM，也可能包含其它逻辑装置，例如厚栅极氧化物装置，用于输入/输出应用及有较低或较高阈值电压的特殊装置，即所谓的低Vth或高Vth晶体管、等等。根据一些示范实施例，可首先加工厚栅极氧化物装置，然后可加工SRAM装置及/或特殊装置。结果，与典型CMOS制造流程相比，可实质减少典型CMOS流程所执行的实际植入数，其有6至10个不同的植入制程用于植入暴露硅锗材料的源极和漏极延伸部/晕环。根据本揭示内容的一些示范实施例，硅锗材料可暴露于0至3或4个掩模制程。
熟谙此技术领域者会明白，本揭示内容的具体实施例可应用于实作于芯片上的各种电路设计。示范电路设计可包含以下各物中的至少一：SRAM、有较高或较低阈值电压的厚栅极氧化物装置及特殊装置，即所谓的低Vth或高Vth晶体管、等等。熟谙此技术领域者会了解，安排最关键逻辑装置(例如，高效能逻辑装置)的源极和漏极延伸区及/或晕环区的植入于最后一个步骤以及首先进行比较不重要的植入(例如，厚氧化物植入)是有利的，因为随后伴随活性硅损失的掺杂损失会变小。
本揭示内容提供用于形成CMOS集成电路结构的方法，其包含下列步骤：执行第一植入制程用以对半导体基板的一区域进行晕环植入制程与源极和漏极延伸部植入制程中的至少一者，然后在该半导体基板的另一区域中形成应力源区，该应力源区在暴露于蚀刻化学品时的蚀刻速率大于邻近硅基板暴露于该蚀刻化学品时的蚀刻速率。熟谙此技术领域者了解，用蚀刻制程移除的材料数量与该蚀刻制程移除该材料数量的时间间隔之间的关系可定义蚀刻速率。在本文的特定示范具体实施例中，该应力源区形成于半导体基板的PMOS区中。
熟谙此技术领域者会了解，本揭示内容提出一种当今CMOS制造流程的超简单变体，其允许高价值地改善当今集成电路结构及未来集成电路结构，因为所提出的制造流程在形成间隔体1之后与习知的相同。结果，如本揭示内容所述的制造流程显示与习知加工流程有良好的兼容性，因此，很容易引进习知加工流程。熟谙此技术领域者会明白，在一些示范具体实施例中，如附图所述的制程可继续执行最终活化退火，例如快速热退火(RTA)制程，以及硅化及接触形成制程及/或其它习知加工流程。
熟谙此技术领域者会明白，本揭示内容与附图有关的各种态样对定义于权利要求书的本发明专利标的不构成任何限制。应了解，除了有明确描述的具体实施例以外，加工细节仍可能有未加以明确描述的许多变体，而不脱离本揭示内容的要旨以及定义于随附专利申请项的保护范畴。在以上说明中，提及许多特定细节，例如厚度，以便让读者更了解本揭示内容。熟谙此技术领域者会了解，所提供的许多特定细节可能有设备特定性，因此可能随着设备的品牌不同而有所不同。不过，熟谙此技术领域者会明白在没有该等细节下仍可实施本揭示内容。在其它情况下，不详述众所周知的制程以免不必要地混淆本揭示内容。
尽管已用特定绝缘材料、导电材料和沉积材料及该等材料的蚀刻来描述本发明，然而本发明不受限于该等特定材料，不仅仅是它们的特定特征(例如，保形或非保形)及性能(例如，沉积及蚀刻)，以及熟谙此技术领域者在阅读本揭示内容后会明白，可换成其它的材料。
以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此技术领域者在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的制程步骤。此外，除非在权利要求书有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出的权利要求书寻求保护。

Claims (20)

1.一种用于形成CMOS集成电路结构的方法，包含：
提供具有第一晶体管区及第二晶体管区的半导体基板，各具有栅极电极结构；
形成第一掩模结构于该半导体基板上方，掩模该第一晶体管区并暴露该第二晶体管区的至少一部份；
对于该第二晶体管区的该暴露部份，进行包含晕环植入与源极和漏极延伸部植入中的至少一者的第一植入制程；
移除该第一掩模结构；以及随后
形成第二掩模结构于该半导体基板上方，掩模该第二晶体管区并暴露该第一晶体管区的至少一部份；
在该第一晶体管区的该暴露部份内形成应力源部；以及
在该第二晶体管区中形成N型源极和漏极区。
2.根据权利要求1所述的方法，更包括，在该应力源部形成后，形成邻近该等栅极电极结构的间隔体结构，以及进行源极和漏极植入制程，用以形成该N型源极和漏极于该第二晶体管区中。
3.根据权利要求1所述的方法，其中，该应力源部在进行该第一植入制程之后以及在进行第二植入制程之前形成，该第二植入制程包含对于该第一晶体管区的源极和漏极延伸部植入与晕环植入中的至少一者。
4.根据权利要求3所述的方法，其中，形成该应力源部包括：蚀刻进入该第一区的该暴露部份的凹处结构，以及以应变诱发半导体材料填充该凹处结构。
5.根据权利要求4所述的方法，其中，该应变诱发半导体材料包含锗。
6.根据权利要求1所述的方法，更包括：在形成该应力源部于该第一晶体管区中之前，进行包含对于该第一晶体管区的晕环植入与源极和漏极延伸部植入中的至少一者的第二植入制程。
7.根据权利要求6所述的方法，其中，形成该应力源部包括：蚀刻进入该第一区的该暴露部份的凹处结构，以及以应变诱发半导体材料填充该凹处结构。
8.一种形成CMOS集成电路结构的方法，包含：
在半导体基板中提供至少一个P型阱区与至少一个N型阱区；
形成第一掩模于该至少一个N型阱区上方，该第一掩模暴露该至少一个P型阱区的至少一部份；
进行第一植入制程，用于在该至少一个P型阱区的该暴露部份中形成晕环区与源极和漏极延伸区中的至少一者；
移除该第一掩模；
形成第二掩模于该至少一个P型阱区上方，该第二掩模暴露该至少一个N型阱区的至少一部份；以及
在该至少一个N型阱区的该暴露部份中形成一个或多个应力源区。
9.根据权利要求8所述的方法，其中，形成该一个或多个应力源区包括：在该至少一个N型阱区的该暴露部份中形成一个或多个凹处，以及以应变诱发材料填充该一个或多个凹处。
10.根据权利要求9所述的方法，其中，该应变诱发材料包含锗。
11.根据权利要求8所述的方法，更包括：进行第二植入制程，用于在该至少一个N型阱区中形成晕环区与源极和漏极延伸区中的至少一者，以及随后在该至少一个N型阱区中形成该一个或多个应力源区。
12.根据权利要求8所述的方法，更包括：进行第二植入制程，用于形成晕环区与源极和漏极延伸区中的至少一者，在形成该一个或多个应力源区于该至少一个N型阱区中后，该源极和漏极延伸区至少部份与该至少一个N型阱区的该一个或多个暴露部份相互重叠。
13.根据权利要求8所述的方法，其中，待形成的该CMOS集成电路结构包含以下各者中的至少一者：逻辑装置结构及SRAM结构以及厚栅极氧化物装置和具有较低阈值电压的装置与具有较高阈值电压的装置。
14.一种半导体装置结构，包含：
具有第一区的半导体基板；
形成于该第一区中的第一栅极结构，在该半导体基板上定义栅极表面部份；
邻近该第一栅极结构而埋入该半导体基板的至少一个应力源区，该应力源区在该半导体基板上定义应力源区表面；
其中，该栅极表面部份与该应力源区表面在与该基板表面垂直的方向的高度相差小于约8纳米。
15.根据权利要求14所述的半导体装置结构，其中，该高度小于约5纳米或在约1至7纳米的范围内。
16.根据权利要求14所述的半导体装置结构，更包含：
形成于该半导体基板中的第二区，该第二区具有与该第一区的导电型相反的导电型；以及
形成于该第二区中的第二栅极结构。
17.根据权利要求16所述的半导体装置结构，其中，形成于该第一区中及该第二区中的该等结构实现逻辑装置。
18.根据权利要求16所述的半导体装置结构，其中，形成于该第一区中及该第二区中的该等结构实现SRAM装置。
19.根据权利要求16所述的半导体装置结构，其中，形成于该第一区中及该第二区中的该等结构实现厚栅极氧化物装置。
20.根据权利要求16所述的半导体装置结构，其中，形成于该第一区中及该第二区中的该等结构实现具有较低阈值电压与较高阈值电压中的至少一者的装置结构。
CN201410025455.9A 2013-01-23 2014-01-20 半导体装置结构及形成cmos集成电路结构的方法 Pending CN103943622A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/747,972 US8735241B1 (en) 2013-01-23 2013-01-23 Semiconductor device structure and methods for forming a CMOS integrated circuit structure
US13/747,972 2013-01-23

Publications (1)

Publication Number Publication Date
CN103943622A true CN103943622A (zh) 2014-07-23

Family

ID=50736417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410025455.9A Pending CN103943622A (zh) 2013-01-23 2014-01-20 半导体装置结构及形成cmos集成电路结构的方法

Country Status (6)

Country Link
US (1) US8735241B1 (zh)
KR (1) KR20140095001A (zh)
CN (1) CN103943622A (zh)
DE (1) DE102014200839A1 (zh)
SG (1) SG2014002547A (zh)
TW (1) TW201431007A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107679262A (zh) * 2017-08-11 2018-02-09 上海集成电路研发中心有限公司 一种mos器件衬底外围寄生电阻的建模方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8859357B2 (en) * 2010-11-03 2014-10-14 Texas Instruments Incorporated Method for improving device performance using dual stress liner boundary

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050112817A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture thereof
US20080153221A1 (en) * 2006-12-20 2008-06-26 Texas Instruments Incorporated Use of a Single Mask During the Formation of a Transistor's Drain Extension and Recessed Strained Epi Regions
CN101971325A (zh) * 2008-02-29 2011-02-09 先进微装置公司 Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
US20120049250A1 (en) * 2010-08-25 2012-03-01 Sang-Jine Park Semiconductor Integrated Circuit Device Including an Epitaxial Layer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947546B2 (en) * 2005-10-31 2011-05-24 Chartered Semiconductor Manufacturing, Ltd. Implant damage control by in-situ C doping during SiGe epitaxy for device applications
US7678634B2 (en) 2008-01-28 2010-03-16 International Business Machines Corporation Local stress engineering for CMOS devices
US20120231591A1 (en) 2011-03-11 2012-09-13 Globalfoundries Inc. Methods for fabricating cmos integrated circuits having metal silicide contacts
US20120292637A1 (en) * 2011-05-17 2012-11-22 Globalfoundries Inc. Dual Cavity Etch for Embedded Stressor Regions
US8592270B2 (en) * 2011-05-25 2013-11-26 International Business Machines Corporation Non-relaxed embedded stressors with solid source extension regions in CMOS devices
US20130069123A1 (en) * 2011-09-16 2013-03-21 Globalfoundries Inc. Cmos semiconductor devices having stressor regions and related fabrication methods
US9012277B2 (en) * 2012-01-09 2015-04-21 Globalfoundries Inc. In situ doping and diffusionless annealing of embedded stressor regions in PMOS and NMOS devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050112817A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture thereof
US20080153221A1 (en) * 2006-12-20 2008-06-26 Texas Instruments Incorporated Use of a Single Mask During the Formation of a Transistor's Drain Extension and Recessed Strained Epi Regions
CN101971325A (zh) * 2008-02-29 2011-02-09 先进微装置公司 Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
US20120049250A1 (en) * 2010-08-25 2012-03-01 Sang-Jine Park Semiconductor Integrated Circuit Device Including an Epitaxial Layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107679262A (zh) * 2017-08-11 2018-02-09 上海集成电路研发中心有限公司 一种mos器件衬底外围寄生电阻的建模方法
CN107679262B (zh) * 2017-08-11 2021-03-26 上海集成电路研发中心有限公司 一种mos器件衬底外围寄生电阻的建模方法

Also Published As

Publication number Publication date
SG2014002547A (en) 2014-08-28
TW201431007A (zh) 2014-08-01
KR20140095001A (ko) 2014-07-31
DE102014200839A1 (de) 2014-07-24
US8735241B1 (en) 2014-05-27

Similar Documents

Publication Publication Date Title
US11133331B2 (en) Integrated tensile strained silicon NFET and compressive strained silicon-germanium PFET implemented in FinFET technology
US7745847B2 (en) Metal oxide semiconductor transistor
US9136175B2 (en) Methods for fabricating integrated circuits
KR100968182B1 (ko) 고이동도 벌크 실리콘 ｐｆｅｔ
US7410859B1 (en) Stressed MOS device and method for its fabrication
CN103378002B (zh) 具有突出源极和漏极区的集成电路及形成集成电路的方法
CN101971325B (zh) Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
CN102598244B (zh) 具有增强的迁移率沟道的混合双box背栅绝缘体上硅晶片
JP5149301B2 (ja) 引張歪みおよび圧縮歪みを生成するための埋め込みＳｉ／Ｇｅ材料を含むＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体デバイス
CN101213654B (zh) 用于形成具有不同特性之接触绝缘层及硅化物区域之技术
US8735232B2 (en) Methods for forming semiconductor devices
US7326601B2 (en) Methods for fabrication of a stressed MOS device
KR101243996B1 (ko) 응력이 가해진 ｍｏｓ 디바이스 제조방법
US6514810B1 (en) Buried channel PMOS transistor in dual gate CMOS with reduced masking steps
US20060131657A1 (en) Semiconductor integrated circuit device and method for the same
CN101796641B (zh) 场效应晶体管中的沟道应变设计
US20100047985A1 (en) Method for fabricating a semiconductor device with self-aligned stressor and extension regions
KR20080032232A (ko) 자기정렬된 트렌치 분리를 사용한 감소된 전계 ｄｍｏｓ
US9269710B2 (en) Semiconductor devices having stressor regions and related fabrication methods
US9385051B2 (en) Method for the formation of a FinFET device having partially dielectric isolated fin structure
CN102203915A (zh) 晶体管内与先进的硅化物形成结合的凹槽式漏极和源极区
US8581347B2 (en) Forming bipolar transistor through fast EPI-growth on polysilicon
US20130049124A1 (en) Mosfet integrated circuit with improved silicide thickness uniformity and methods for its manufacture
CN103943622A (zh) 半导体装置结构及形成cmos集成电路结构的方法
CN109830433B (zh) 制作半导体元件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140723