KR20140095001A - 반도체 디바이스 구조 및 cmos 집적 회로 구조를 형성하는 방법들 - Google Patents

반도체 디바이스 구조 및 cmos 집적 회로 구조를 형성하는 방법들 Download PDF

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랄프 리치터
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Abstract

CMOS 집적 회로 구조들을 형성하는 방법이 제공되고, 상기 방법은 반도체 기판의 영역에 할로 주입 그리고 소스 및 드레인 확장 주입 중 적어도 하나를 수행하기 위한 제1 주입 공정을 수행하는 단계와, 그 다음, 상기 반도체 기판의 다른 영역에 스트레서 영역을 형성하는 단계를 포함한다. 더욱이, 반도체 디바이스 구조가 제공되고, 상기 구조는 반도체 기판에 게이트 구조와 인접하여 매립된 스트레스 영역을 포함하고, 상기 매립된 스트레서 영역은 표면의 수직 방향을 따라 인터페이스로부터 약 8nm 미만만큼 차이가 나는 상기 표면을 가지고, 상기 인터페이스는 상기 게이트 구조와 기판 사이에 형성된다.

Description

반도체 디바이스 구조 및 CMOS 집적 회로 구조를 형성하는 방법들{SEMICONDUCTOR DEVICE STRUCTURE AND METHODS FOR FORMING A CMOS INTEGRATED CIRCUIT STRUCTURE}
본 발명은 일반적으로, CMOS 집적 회로 구조를 형성하는 방법들 및 반도체 디바이스 구조에 관한 것이며, 특히 스트레인된(strained) PMOS 디바이스를 가진 CMOS 집적 회로 구조를 형성하는 방법들 및 스트레인된 반도체 디바이스 구조들에 관한 것이다.
대부분의 오늘날의 집적 회로(IC)들은 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET) 또는 단순히 MOS 트랜지스터들이라 지칭되기도 하는, 복수의 상호연결된 전계 효과 트랜지스터들(FET)을 이용함으로써 구현된다. 통상적으로, 오늘날의 집적 회로들은 소정의 표면적을 가진 칩 상에 형성되는 수백만 개의 MOS 트랜지스터들에 의해 구현된다. 오늘날의 집적 회로들을 구성하기 위해 자주 사용되는 기술이 상보형 금속 산화물 반도체(CMOS) 기술에 의해 제공된다. CMOS 기술들을 사용하는 현재의 IC 설계는 로직 기능들을 구현하고 각종 로직 구조들을 구축하기 위해, P-채널 MOS 트랜지스터들 또는 PMOS 트랜지스터들이라 지칭되기도 하는 P-타입 금속 산화물 반도체 전계 효과 트랜지스터들 및 N-채널 MOS 트랜지스터들 또는 NMOS 트랜지스터들이라 지칭되기도 하는 N-타입 금속 산화물 반도체 전계 효과 트랜지스터들의 상보형의 그리고 대칭적인 쌍들을 이용한다.
IC 제조의 경향은 단일 칩 상에 점점 더 많은 로직 회로들을 포함시키고, 동시에 로직 회로 구조들의 성능을 향상시키는 것이다. 따라서, 칩 상에서 로직 회로에 의해 차지되는 소정의 영역이 꾸준하게 감소되었고, 결과적으로 로직 회로 구조들을 구현하는 MOS 구조들 및 디바이스들이 스케일링되었다. 그러나, 스케일링은 칩 성능의 향상을 가능하게 하기도 하지만, MOS 구조들 및 디바이스들을 더 작은 치수들로 스케일링할 때 해결해야 할 더 많은 과제들을 불러 일으키기도 한다.
오늘날의 회로들의 성능을 향상시키는 일 방식이 트랜지스터에 스트레인된 영역들을 유발하도록 개별 트랜지스터들에 기계적 스트레스(mechanical stress)를 인가하는 기법들에 의해 달성된다. 특히, 적절하게 유발된 스트레인은 MOS 트랜지스터의 채널에서 다수 캐리어들(PMOS 트랜지스터의 경우 정공들 및 NMOS 트랜지스터의 경우 전자들)의 이동도를 증가시키는 데 사용될 수 있다. 적절한 스트레인을 제공하는 일 방식은 트랜지스터들 위에 놓인 "듀얼 스트레스 라이너들"이라 종종 지칭되기도 하는 듀얼 스트레스 층(DSL)들을 형성하는 것이다. 인장성 스트레스 층(tensile stress layer)들이 NMOS 트랜지스터들 위에 형성되고 압축성 스트레스 층(compressive stress layer)들이 PMOS 트랜지스터들 위에 형성된다. PMOS 트랜지스터들의 채널 내의 정공들의 이동도는 채널 상에 압축성 스트레스를 주도록 상기 채널의 단부(end)들에 실리콘 게르마늄(silicon germanium)을 매립함으로써 더 증가될 수 있고, 채널 상에 인장성 스트레스를 주도록 상기 채널의 단부들에 실리콘 카바이드(silicon carbide)를 매립함으로써 NMOS 트랜지스들의 채널 내의 전자들의 이동도를 더 증가시키는 것이 가능하다.
종래의 CMOS 제조 기법들에서, 실리콘 게르마늄 스트레서 영역들은 게이트 전극이 형성된 후에 PMOS 트랜지스터들의 채널의 단부들에 매립된다. 후속적으로, 할로 영역(halo region)들 및/또는 소스 및 드레인 확장 영역들을 형성하기 위한 PMOS 주입(implant)들이 수행되고, 그 다음 할로 영역들 및/또는 소스 및 드레인 확장 영역들을 형성하기 위한 NMOS 주입 단계들이 수행된다.
선행 기술에 따른 예시적인 기법이 도 1a 내지 1e에 관하여 설명될 것이다. 도 1a에 예시된 바와 같이, CMOS 집적 회로(100)의 제조가 실리콘 기판과 같은 반도체 기판(102)을 제공함으로써 시작된다. PMOS 영역(104)이 반도체 기판(102)의 일 부분에 형성되고 NMOS 영역(106)이 다른 부분에 형성된다. 상기 두 영역들은 얕은 트랜치 격리물(STI: shallow trench isolation)(108)과 같은 전기적 격리 구조물에 의해 분리된다. PMOS 트랜지스터(111)의 게이트 전극 구조(110)가 PMOS 영역(104) 위에 놓이고 NMOS 트랜지스터(113)의 게이트 전극 구조(112)가 NMOS 영역(106) 위에 놓인다. 상기 게이트 전극 구조(110)는 게이트 절연체(114) 및 도전성 게이트 전극(116)을 포함한다. 상기 게이트 전극 구조(112)는 게이트 절연체(118) 및 도전성 게이트 전극(120)을 포함한다. 예시적인 게이트 절연체들은 실리콘 이산화물, 하이-k(high-k) 유전 상수 절연체 또는 이 기술 분야의 숙련자에게 알려진 다른 어떤 적절한 절연 물질로 주어진다. 상기 도전성 게이트 전극들(116 및 120)은 예컨대, 폴리결정질 실리콘(polycrystalline silicon) 또는 금속일 수 있다. 이 기술 분야의 숙련자는 정확한 공정에 따라, 게이트-퍼스트 집적(gate-first integration)을 수행할 때 얇은 실리콘-나이트라이드(SiN) 라이너가 하이-k/금속 게이트 구조를 커버하고 보호하는 데 사용될 수 있음을 이해한다.
도 1b에 도시된 바와 같이, CMOS IC(100)의 제조는 상기 게이트 구조(110)의 측벽들 상에 측벽 스페이서들(122)을 형성함으로써 계속된다. 통상적으로, 상기 측벽 스페이서들(122)은 실리콘 이산화물 또는 실리콘 나이트라이드일 수 있고 측벽 스페이서 물질(123)의 층을 블랭킷 증착(blanket depositing)함으로써 형성될 수 있으며, 그 다음 반응성 이온 에칭(RIE)와 같은 이방성 에칭 공정이 수행된다. 측벽 스페이서들의 에칭 동안, NMOS 영역(106) 위에 놓인 상기 측벽 스페이서 물질(123)은 패터닝된 포토레지스트와 같은 포토리소그래피적으로 패터닝된 에칭 마스크(126)에 의해 이방성 에칭으로부터 보호된다.
선행 기술의 제조 기법에 따르면, 리세스(recess)들(124)이 게이트 전극 구조(110) 및 상기 게이트 전극 구조와 관련된 측벽 스페이서(122)를 에칭 마스크들로서 이용하여 PMOS 영역(104)에 후속적으로 에칭된다. 상기 NMOS 영역(106)은 리세스 에칭 공정(미도시) 동안 포토리소그래피적으로 패터닝된 에칭 마스크(126)에 의해 보호되어서, 상기 리세스들(124)은 PMOS 트랜지스터(111)의 게이트 전극 구조(110)에 정렬된다. 도 1b에 도시된 바와 같이, 리세스들(124)은 STI(108)에 인접해 있다.
리세스들(124)의 에칭 다음에, 에칭 마스크(126)는 제거되고 도 1c에 도시된 바와 같이 리세스들(124)은 매립된 실리콘 게르마늄(eSiGe)(128)을 형성하도록 실리콘 게르마늄 물질로 채워진다. 상기 eSiGe(128)은 이 기술 분야의 숙련자들에게 잘 알려진 바와 같은 선택적 에피텍셜 성장(selective epitaxial growth)의 공정에 의해 성장될 수 있다. 리세스들(124)을 경계짓는(bounding) 결정질 물질이 선택적 에피텍셜 성장 공정에서 단결정 실리콘 게르마늄의 성장을 위한 핵형성 사이트(nucleation site)로서 역할한다. 도전성 게이트 전극(116)이 폴리결정질 실리콘으로 이루어진다면, 상기 폴리 결정질 실리콘은 폴리결정질 실리콘 게르마늄(129)의 증착을 위한 핵형성 사이트로서 역할한다. 선택적인 성장 공정 때문에 어떤 실리콘 게르마늄도 측벽 스페이서(122), NMOS 영역(106) 위에 놓인 측벽 스페이서 물질(123)의 남아있는 부분 및 STI(108)과 같은 절연 층들 상에서 성장하지 않는다. eSiGe(128)의 성장 후에, 측벽 스페이서(112) 및 측벽 스페이서 물질(123)의 남아 있는 부분은 제거될 수 있다.
도 1d에 도시된 바와 같이, 소스 및 드레인 확장 영역들(132)이 게이트 전극 구조(110)의 각 측에 형성된 측벽 스페이서들(134)을 가진 상기 게이트 전극 구조(110)와 정렬하여 형성된다. 상기 소스 및 드레인 확장 영역들(132)은 붕소 이온들을 PMOS 영역(104) 및 eSiGe(128)에 주입하기 위한 이온 주입 단계(162)에 의해 형성된다. 동시에, NMOS 트랜지스터(113)는 NMOS 영역(106)에서 게이트 전극 구조(112) 및 측벽 스페이서들(134)을 커버하는 포토리소그래피적으로 형성된 레지스트 마스크(136)에 의해 보호되어서, 이 공정 단계에서 소스 및 드레인 확장 영역들(132)이 PMOS 영역(104)에 형성된다.
PMOS 영역(104)에서의 소스 및 드레인 확장 영역들(132)의 형성에 후속하여, 도 1e에 도시된 바와 같이, 상응하는(according) 소스 및 드레인 확장 주입 공정(164)이 NMOS 트랜지스터들(113)에 적용된다. NMOS 영역(106)에서 소스 및 드레인 확장 주입 단계(164)가 수행되는 동안, PMOS 트랜지스터(111)는 상기 주입 단계(164)를 수행하기에 앞서 종래의 포토리소그래피 기법들에 의해 PMOS 영역 위에 형성된 레지스트 마스크(146)에 의해 보호되고 커버된다. 그 결과, 소스 및 드레인 확장 영역들(153)이 NMOS 영역(106)에서 NMOS(113)의 게이트 전극 구조와 정렬하여 형성된다.
도 1a 내지 1e에 관하여 설명된 바와 같은 CMOS 제조 방법은 단일 CMOS 디바이스에 대한 CMOS 제조를 예시한다. 그러나, 상술된 바와 같이, 종래의 IC들은 제조 하의 칩의 용도(application)에 종속적으로 설계된 수백만개의 MOS 구조들 및 디바이스들에 의해 구현된다. 제조 하의 디바이스의 설계에 따라, 구현된 IC는 SRAM과 같은 일 타입의 로직 회로를 포함할 뿐만 아니라, 입력/출력 용도들을 위한 두꺼운 게이트 산화물 디바이스들과 같은 다른 로직 디바이스들 및 낮은 또는 높은 임계 전압들을 가진 특별한 디바이스들, 이른바 저-Vth 또는 고-Vth 트랜지스터들 등을 포함할 수 있다. 그 결과, 전형적인 CMOS 제조 흐름들에서 수행되는 주입들의 실제 수는 전형적인 CMOS 제조 흐름들에서 실리콘 게르마늄 영역들을 형성한 이후에 수행되는 소스 및 드레인 확장 주입들을 위한 6 내지 10 가지 서로 다른 주입 공정들과 다를 수 있다. 각각의 주입은 주입 동안 타 디바이스들을 보호하도록 하는 레지스트 마스크를 요하며, 상기 레지스트 마스크는 각각의 주입 공정 이후에 예컨대, 플라즈마 스트립 공정을 사용함으로써, 그리고 후속적으로 패시베이션 세정 공정을 적용함으로써 제거된다. 두 가지 공정들 즉, 스트립 공정 및 패시베이션 세정 공정은 근본적으로, 기판 표면을 효과적으로 세정하기 위하여 적은 양의 표면 실리콘을 소모한다. 그러나, 이 적은 양의 소모되는 표면은 실리콘 게르마늄의 경우 에칭률(etch rate)이 실리콘에 비해 더 높기 때문에 더욱 심각한 상당한 양의 액티브 실리콘 손실에 이르게 된다.
도 1f는 측벽 스페이서(184)의 형성 및 PMOS 영역(104)으로의 소스 및 드레인(192)의 주입 이후의 PMOS 디바이스(111)를 도시한다. 스페이서(184)는 소스 및 드레인(192)을 정렬하기 위해 사용되는 스페이서 1 구조에 대응하고, 스페이서(182)는 소스 및 드레인 확장 영역들(132)을 주입하기 위해 사용되는 스페이서 0 구조에 대응한다. 상기 게이트 전극 구조(180)는 게이트-퍼스트 기법들에 따른 게이트 전극 스택 또는 게이트-라스트(gate-last) 또는 대체 게이트 기법들에 따른 더미 게이트 전극을 개략적으로 나타낸다.
도 1f에 도시된 바와 같이, 게이트 전극 구조(180) 주위의 액티브 실리콘 손실의 양은 소스 및 드레인(192)에서의 기판 표면(상기 소스 및 드레인의 확장은 두 표면 레벨들을 서로와 시각적으로 관련짓는 것을 가능하게 하기 위해 점선에 의해 도 1f에 나타내 짐) 및 기판 표면 - 상기 기판 표면 위에 게이트 전극 구조(180)가 배치된다 - 의 표면 레벨 높이들의 차이를 나타내는 화살표 H에 의해 표시된다. 발명자들은 상술된 종래의 제조 단계들이, 종래의 CMOS 제조 흐름들 동안 게이트 형성과 스페이서 1 형성 사이에 수행되는 세정 및 패시베이션 단계들에 기인하여 약 8nm의 액티브 실리콘 손실 H에 이르게 됨을 목격했다.
도 1f에 도시된 바와 같이, PMOS 영역(104)에서의 PMOS 트랜지스터(111)의 게이트 전극 구조(180) 주위의 액티브 실리콘 손실 H는 결과적으로, 게이트 전극 구조(180) 주위의 기판 표면이 침강(depression)되게끔 한다. 상기 게이트 전극 구조(180) 주위의 기판 표면의 침강으로 인해, 도 1f에서 화살표 A에 의해 표시된 휘어진 전류 흐름이 PMOS 트랜지스터(111)에서 동작 동안 발생할 것으로 예상된다. 그러므로, 이 기술 분야의 숙련자는 PMOS 트랜지스터(111)의 상기 게이트 전극 구조(180) 주위의 기판 표면의 침강이 PMOS 트랜지스터(111)의 증가된 기생 저항의 원인이 됨을 이해할 것이다. 그러므로, 일반적으로 종래의 CMOS 제조 흐름들에서 야기된 바와 같은 PMOS 트랜지스터의 게이트 전극들 주위의 기판 표면들의 침강들은 종래의 PMOS 트랜지스터들의 온-전류(on-current) 및 스위칭 속도를 줄이고, 따라서, 종래의 CMOS 구조들 및 디바이스들의 온-전류 및 스위칭 속도를 줄인다.
상기 설명에 비추어, 높은 온-전류 및 높은 스위칭 속도를 가진 CMOS 구조들을 제공하는 CMOS 집적 회로 구조 및 반도체 디바이스 구조들을 제조하는 방법들에 대한 필요성이 존재한다. 게다가, 종래의 PMOS 구조들에 비해 향상된 경화(curing) 및 스위칭 특성들을 가진 PMOS 집적 회로 구조들에 대한 필요성이 존재한다.
특히, 향상된 성능을 가진 CMOS 집적 회로 구조들 및 반도체 디바이스 구조를 형성하는 방법 및 특히 게이트 전극 주위의 감소된 양의 액티브 실리콘 손실을 가지거나 또는 심지어는 게이트 전극 주위의 어떤 액티브 실리콘 손실도 회피하는 구조들에 대한 필요성이 존재한다.
다음은 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 요약을 제시한다. 이 요약은 본 발명의 완전한 개요(exhaustive overview)가 아니다. 이는 본 발명의 핵심 또는 중대한 요소들을 식별하거나 또는 본 발명의 범위를 기술하도록 의도된 것이 아니다. 이 요약의 단 하나의 목적은 후술될 더욱 상세한 설명에 대한 서막으로서 간략화된 형태로 일부 개념들을 제시하기 위한 것이다.
본 발명에 따르면, CMOS 집적 회로 구조들을 형성하는 방법들이 반도체 기판의 영역에 할로 주입 공정 그리고 소스 및 드레인 확장 주입 공정 중 적어도 하나를 수행하기 위한 제1 주입 공정을 수행하는 단계와 그 다음, 반도체 기판의 다른 영역에 스트레서 영역을 형성하는 단계를 포함한다. 본 명세서의 특별한 예시적 실시예들에서, 상기 스트레서 영역은 반도체 기판의 PMOS 영역에 형성된다.
본 발명에 따르면, 반도체 디바이스 구조가 반도체 기판에 게이트 구조에 인접하여 매립된 스트레서 영역을 포함하고, 상기 매립된 스트레서 영역은 표면의 수직 방향을 따라 인터페이스로부터 약 8nm 미만 또는 약 1.8nm 미만 또는 1nm 미만만큼 차이가 나는 상기 표면을 가지며, 상기 인터페이스는 게이트 구조와 기판 사이에 형성된다.
일 양상에서, 본 발명은 CMOS 집적 회로 구조를 형성하는 방법을 제공하고, 상기 방법은 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 가진 반도체 기판을 제공하는 단계와, 각 영역은 게이트 전극을 가지며, 상기 반도체 기판 위에 제1 마스킹 구조를 형성하는 단계와, 상기 제2 트랜지스터 영역의 적어도 일부분을 노출시키는 동안 상기 제1 트랜지스터 영역을 마스킹하는 단계와, 상기 제2 트랜지스터 영역의 노출된 부분에 할로 주입 그리고 소스 및 드레인 확장 주입 중 적어도 하나를 포함하는 제1 주입 공정을 수행하는 단계와, 상기 제1 마스킹 구조를 제거하는 단계와, 그리고 그 이후에 상기 반도체 기판 위에 제2 마스킹 구조를 형성하는 단계를 포함하고, 상기 제2 마스킹 구조는 상기 제1 트랜지스터 영역의 적어도 일부분을 노출시키는 동안 상기 제2 트랜지스터를 마스킹한다. 상기 방법은 상기 제1 트랜지스터 영역의 노출된 부분 내에 스트레서 부분을 형성하는 단계와 그리고 상기 제2 트랜지스터 영역에 N-타입 소스 및 드레인을 형성하는 단계를 더 포함한다.
본 발명의 추가적 양상에 따르면, CMOS 집적 회로 구조를 형성하는 방법이 제공되고, 상기 방법은 반도체 기판에 적어도 하나의 P-웰 영역 및 적어도 하나의 N-웰 영역을 제공하는 단계와, 상기 적어도 하나의 N-웰 영역 위에 제1 마스크를 형성하는 단계와, 상기 제1 마스크는 적어도 하나의 P-웰 영역의 적어도 일부분을 노출시키고, 상기 적어도 하나의 P-웰 영역의 노출된 부분에 할로 영역들 그리고 소스 및 드레인 확장 영역들 중 적어도 하나를 형성하기 위한 제1 주입 공정을 수행하는 단계와, 상기 제1 마스크를 제거하는 단계와, 상기 적어도 하나의 P-웰 영역 위에 제2 마스크를 형성하는 단계와, 상기 제2 마스크는 적어도 하나의 N-웰 영역의 적어도 일부분을 노출시키고, 그리고 상기 적어도 하나의 N-웰 영역의 노출된 부분에 하나 이상의 스트레서 영역들을 형성하는 단계를 포함한다.
본 발명의 다른 양상에 따르면, 반도체 디바이스 구조가 제공되고, 상기 구조는 제1 영역을 가진 반도체 기판과, 상기 기판 상에서 게이트 표면 부분을 정의하는 제1 영역에 형성된 제1 게이트 구조와, 그리고 기판에 상기 제1 게이트 구조에 인접하여 매립된 적어도 하나의 스트레서 영역을 포함하고, 상기 스트레서 영역은 상기 기판 상에 스트레서 영역 표면을 정의한다. 상기 기판 표면에 수직인 방향을 따라 상기 게이트 표면 부분과 스트레서 영역 표면 사이의 높이의 차이가 약 8nm 미만이다.
본 발명의 특정 실시예들은 언급된 것들에 추가적인 또는 언급된 것들을 대체하는 또는 상술된 것으로부터 명백한 다른 양상들을 가진다. 양상들은 첨부된 도면들을 참조할 때 다음의 상세한 설명을 읽음으로써 이 기술 분야의 숙련자들에게 분명해질 것이다.
본 발명은 첨부된 도면들과 연계하여 다음의 설명의 참조에 의해 이해될 것이며, 도면들에서 유사한 도면 부호들은 유사한 요소들을 식별한다.
도 1a 내지 1e는 선행 기술에 따른 CMOS 구조를 제조하기 위한 종래의 흐름을 단면도로 개략적으로 도시한다.
도 1f는 선행 기술에 따른 소스 및 드레인 영역들이 형성된 이후의 종래의 PMOS 디바이스를 단면도로 개략적으로 도시한다.
도 2a 내지 2g는 본 발명의 양상들에 따른 CMOS 집적 회로 구조를 제조하는 방법들 및 본 발명의 실시예들에 따른 반도체 디바이스 구조들에 관한 본 발명의 실시예들을 개략적으로 도시한다.
도 3a 내지 3e는 본 발명의 양상들에 따른 CMOS 집적 회로 구조들을 제조하는 방법들 및 본 발명의 대안적인 실시예들에 따른 반도체 디바이스 구조들에 관한 본 발명의 대안적인 실시예들을 개략적으로 도시한다.
본 명세서에 개시된 본 발명이 다양한 수정들 및 대안적인 형태들을 받아들일 수 있지만, 이들의 특정 실시예들이 도면들에서 예로서 도시되며 본 명세서에 상세히 기술된다. 그러나, 본 명세서에서 특정 실시예들의 설명은 개시된 특별한 형태들에 본 발명을 제한하고자 의도된 것이 아니라, 반대로 그 의도는 첨부된 특허 청구 범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위 내에 속하는 모든 수정들, 균등물들 및 대안들을 커버하고자 하는 것임이 이해되어야만 한다.
다음의 상세한 설명은 사실상 단지 예시적인 것이며, 본 발명 또는 응용을 제한하고자 의도된 것이 아니고 단지 본 발명의 양상들을 예시한다. 더욱이, 선행하는 기술 분야, 배경 기술, 발명의 내용 또는 다음의 상세한 설명에 제시된 어떤 명시적 또는 묵시적 이론에 의해 한정하고자 하는 어떤 의도도 없다.
다음의 실시예들은 이 기술 분야의 숙련자들이 본 발명을 만들고 사용하도록 하기에 충분히 상세히 설명된다. 다른 실시예들이 본 발명에 근거하여 분명할 수 있고 시스템, 구조, 공정 또는 기계적 변경들이 본 발명의 범위로부터 벗어남 없이 이루어질 수 있음이 이해되어야만 한다. 다음의 상세한 설명에서, 수많은 특정 세부사항들이 본 발명의 철저한 이해를 제공하도록 주어진다. 그러나, 본 발명의 다양한 예시된 양상들 및 실시예들이 이러한 특정 세부사항들 없이 실시될 수 있음이 분명할 것이다. 본 발명을 모호하게 하는 것을 피하기 위하여, 일부 잘 알려진 회로들, 시스템 구성들, 구조 구성들 및 공정 단계들이 완전히 상세하게 고지되지 않는다.
본 발명의 실시예들을 도시하는 도면들은 반-도식화(semi-diagrammatic)된 것이고 스케일링한 것이 아니며, 특히 일부 치수들은 오직 표시의 명확성을 위한 것이고, 그러므로 도면들에서 과장되게 도시되어 있다. 마찬가지로, 비록 도면들에서의 뷰(view)들이 설명의 용의를 위해 유사한 방향들을 보여주지만, 도면들에서의 이러한 묘사는 대부분의 경우 임의적인 것이다. 일반적으로, 본 발명의 실시예들은 어떤 방향으로도 동작될 수 있다.
공통적인 일부 특징들을 가진 복수의 실시예들이 개시되고 기술되며, 명확성 및 이들의 예시, 설명 및 이해의 용의를 위해 비슷하고 유사한 특징들이 설명의 편의 상 유사한 도면 부호들로 보통 기술된다. 여러가지 실시예들이 설명의 편의 상 하나 이상의 공통 도해들에 관하여 기술된다. 이러한 점이 어떤 다른 중대성을 가지거나 또는 본 발명에 대한 어떤 제한을 제공하고자 의도된 것이 아님이 이해되어야만 한다. 제1 실시예, 제2 실시예 등으로서 분명할 수 있거나 또는 묵시적일 수 있는 실시예들의 어떤 기수법은 설명의 편의를 위한 것이며, 다른 어떤 중대성 또는 본 발명에 대한 제한을 제공하고자 의도된 것이 아니다.
이제, 본 발명은 첨부된 도해들을 참조하여 기술될 것이다. 다양한 구조들, 시스템들 및 디바이스들이 오직 설명을 위해 그리고 이 기술 분야의 숙련자들에게 잘 알려진 세부사항들이 본 발명을 모호하게 하지 않도록 개략적으로 도시된다. 그럼에도 불구하고, 첨부된 도면들은 본 발명의 예시적인 예들을 기술 및 설명하도록 포함된다. 본 명세서에 사용된 단어들 및 구(phrase)들은 관련 기술 분야의 숙련자들에 의한 이 단어들 및 구들의 이해와 일치하는 의미를 가지도록 이해되고 해석되어야만 한다. 용어 또는 구의 특별한 정의, 즉 이 기술 분야의 숙련자에 의해 이해되는 바와 같은 통상의 또는 관습적인 의미와 다른 정의가 본 명세서에서의 용어 또는 구의 일관된 사용에 의해 나타내지도록 의도된 것이 아니다. 용어 또는 구가 특별한 의미, 즉 숙련자들에 의해 이해되는 것 이외의 의미를 가지도록 의도된 정도까지, 이러한 특별한 정의는 상기 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공하는 정의 방식으로 본 명세서에 분명하게 제시될 것이다.
집적 회로들(ICs)이 수백만 개의 트랜지스터들로 설계될 수 있다. 많은 IC들은 전계 효과 트랜지스터들(FETs) 또는 MOSFET들로도 알려진 금속 산화물 반도체(MOS) 트랜지스터들을 이용하여 설계된다. 비록 용어, "MOS 트랜지스터"가 금속 게이트 전극 및 산화물 게이트 절연체를 가진 디바이스를 적절하게 나타내지만, 이 용어는 (산화물 또는 다른 절연체로 된) 게이트 절연체 - 상기 게이트 절연체는 또한 반도체 기판 위에 위치된다 - 위에 위치된 (금속 또는 다른 도전성 물질로 된) 도전성 게이트 전극을 포함하는 어떤 반도체 디바이스를 나타내도록 전반에 걸쳐 사용될 것이다. 이 기술 분야의 숙련자는, MOS 트랜지스터들이 P-채널 MOS 트랜지스터들 또는 PMOS 트랜지스터들로서 그리고 N-채널 트랜지스터들 또는 NMOS 트랜지스터들로서 제조될 수 있고, 이 둘 모두는 이동도를 향상시키는 스트레서 특징들 또는 스트레인-유발 특징들을 가진 채로 또는 이들 없이 제조될 수 있음을 이해한다. 이 기술 분야의 숙련자는, 스트레스 또는 스트레인은 인장 탄성률(tensile modulus)을 통해 관련됨을 이해한다. 회로 설계자는 설계되고 있는 회로에 가장 적합한 바에 따라 각 디바이스 타입의 최적의 특징들의 이익을 취하도록, 스트레스된 그리고 비스트레스된(unstressed) PMOS 및 NMOS 트랜지스터들을 이용하여 디바이스 타입들을 혼합 및 매치시킬(mix and match) 수 있다.
본 발명의 일부 양상들에 따르면, CMOS 집적 회로 구조를 형성하는 방법들이 제공되는 바, 이 방법들에 따라, 반도체 기판의 NMOS 영역들에 소스 및 드레인 확장 주입들 및/또는 할로 영역 주입들을 수행한 이후에, 매립된 실리콘 게르마늄이 반도체 기판의 PMOS 영역들에 형성된다. 본 명세서에서 특정한 실시예들에 따르면, 반도체 디바이스의 PMOS 영역에 예컨대 매립된 실리콘 게르마늄을 포함하는 스트레서 영역들의 형성은 CMOS 제조 흐름에서, 반도체 기판의 NMOS 영역에 소스 및 드레인 확장 영역들 및/또는 할로 영역들을 형성함에 후속하고 반도체 기판의 PMOS 영역에 소스 및 드레인 확장 영역들 및/또는 할로 영역들을 형성하기 위한 주입 공정들에 선행하여 발생될 수 있다. 본 명세서에서 대안적인 실시예들에 따르면, 예컨대 매립된 실리콘 게르마늄을 포함하는 스트레서 영역들의 형성은 반도체 기판의 PMOS 영역에 소스 및 드레인 확장 영역들 및/또는 할로 영역들을 주입함에 후속하여 발생될 수 있다.
본 발명의 다른 양상에 따르면, 반도체 디바이스 구조가 제공되고, 상기 반도체 디바이스 구조는 반도체 기판에 형성된 게이트 구조를 포함하는 반도체 기판을 가지며, 상기 게이트 구조는 기판 상에서 게이트 표면 부분을 정의하고, 상기 기판에 매립된 적어도 하나의 스트레서 영역은 상기 게이트 구조에 인접해 있으며, 상기 스트레서 영역은 상기 기판 상에서 스트레서 영역 표면을 정의한다. 기판 표면에 수직인 방향을 따라 게이트 표면 부분과 스트레서 영역 표면 사이의 높이의 차이가 약 8nm 미만일 수 있다.
다음의 도해들을 설명함에 있어서, 본 발명의 다양한 예시적인 실시예들에 따른 CMOS 집적 회로(IC) 구조 및/또는 상응하는 집적 회로들(IC)의 구조들을 형성하는 방법들 및 본 발명의 반도체 디바이스 구조들의 다양한 실시예들이 도시될 것이다. 기술된 공정 단계들, 절차들 및 물질들은 이 기술 분야의 숙련자에게 본 발명을 실시하기 위한 방법들을 예시하도록 설계된 예시적인 실시예들로서만 고려되는 것이다. 그러나, 본 발명은 이러한 예시적인 실시예들에 제한되는 것이 아님이 이해되어야만 한다. 비록 이 기술 분야의 숙련자들이 실제 IC가 다수의 CMOS IC 구조들을 포함할 수 있음을 인지할지라도 도시된 IC 구조들의 부분들이 오직 단일 CMOS IC 구조를 포함할 수 있다. 본 발명에 따른 도시된 MOS 트랜지스터들은 상술된 MOS 트랜지스터들(111 및 113)과 유사할 수 있다. IC 구조들의 제조에 있어서의 다양한 단계들이 잘 알려져 있고, 그래서 간결성을 위해 많은 종래의 단계들이 본 명세서에 간략하게 언급만되거나 또는 잘 알려진 공정 세부사항들을 제공함 없이 전체적으로 생략될 것이다.
도 2a 내지 2g는 본 발명의 다양한 실시예들에 따른 CMOS 집적 회로(IC) 구조들의 제조 동안 상술한 문제들을 줄이도록 설계되고 사용되는 방법의 단계들을 단면도들로 개략적으로 도시한다. 비록, 이 기술 분야의 숙련자들이 CMOS IC 구조가 다수의 각 타입의 디바이스, 예컨대 수백만 개의 트랜지스터들을 포함할 수 있음을 이해할 것이지만, 오직 두 개의 트랜지스터 구조들, 즉 하나의 NMOS 트랜지스터 구조 및 하나의 PMOS 트랜지스터 구조가 도해들에서 예시된다.
도 2a에 도시된 바와 같이, CMOS 집적 회로(200)의 제조가 반도체 기판(202)을 제공함으로써 시작된다. 상기 반도체 기판(202)은 반도체 산업에서 흔히 사용되는 실리콘, 게르마늄과 혼합된 실리콘 또는 다른 요소들과 혼합된 실리콘일 수 있고, 이후부터 편의상 간단히 반도체 또는 실리콘 기판으로 지칭될 것이다. 상기 기판은 (예시된 바와 같은) 벌크 실리콘 웨이퍼 또는 절연체 상의 실리콘(SOI: silicon-on-insulator) 구조일 수 있다. SOI 구조에서, 상기 반도체 기판(202)은 절연층에 의해 지지되는 단결정질 반도체 물질의 얇은 층인 바, 상기 절연층은 또한, 지지 기판에 의해 지지된다.
도 2a에 도시된 바와 같이, PMOS 영역(204)이 반도체 기판(202)의 일 부분에 형성되고 NMOS 영역(206)이 반도체 기판(202)의 다른 부분에 형성된다. 두 영역들(204 및 206)은 예컨대, 얕은 트랜치 격리물(STI) 영역(208)과 같은 전기적 격리 구조물에 의해 분리될 수 있다. SOI 구조에서, 상기 STI 영역(208)은 반도체 층을 통해 아래 놓인 절연층으로 확장될 수 있다. PMOS 영역(204)은 N-웰 영역을 형성하기 위해 인(phosphorus) 또는 비소(arsenic)와 같은 N-타입 도전성(conductivity)을 결정하는 도펀트 불순물로 도핑될 수 있다. 그러나, 이 기술 분야의 숙련자는 PMOS 영역(204)이 대안적으로는, 도핑되지 않은 채로 남아 있거나 또는 단지 경 도핑(lightly doped)될 수 있음을 이해할 것이다. NMOS 영역(206)은 P-웰 영역을 형성하기 위해 붕소와 같은 P-타입 도전성을 결정하는 도펀트 불순물로 도핑될 수 있다. 그러나, 이 기술 분야의 숙련자는 NMOS 영역(206)이 대안적으로는, 도핑되지 않은 채로 남아 있거나 또는 가벼운 정도(light degree)로만 도핑될 수 있음을 이해할 것이다. 영역들(206 및 204) 각각에서의 정확한 도핑 농도 및 도핑 프로파일은 예컨대, 복수의 이온 주입 공정들에 의해 확립될 수 있다.
CMOS IC(200)의 제조는 도 2b에 도시된 바와 같이 PMOS 영역(204) 위에 놓인 PMOS 트랜지스터(211)의 게이트 전극 구조(210) 및 NMOS 영역(206) 위에 놓인 NMOS 트랜지스터(213)의 게이트 전극 구조(212)를 형성함으로써 계속된다. 상기 PMOS 트랜지스터(211)의 게이트 전극 구조(210)는 게이트 절연체(214) 및 도전성 게이트 전극(216)을 포함한다. 상기 NMOS 트랜지스터(213)의 게이트 전극 구조(212)는 게이트 절연체(218) 및 도전성 게이트 전극(220)을 포함한다. 상기 게이트 절연체(214) 및 게이트 절연체(218)는 구현되는 집적 회로 기능에 따라 선택된 실리콘 이산화물, 4보다 큰 유전 상수 k를 가진 고 유전 상수 절연체, 어떤 다른 절연 물질 또는 이들의 조합들일 수 있다. 상기 게이트 절연체들(214 및 218)은 필수적일 필요는 없지만, 동일한 물질로 이루어질 수 있다. 도전성 게이트 전극들(216 및 220)은 예컨대, 폴리결정질 실리콘, 금속, 다른 어떤 도전 물질 또는 이들의 조합들일 수 있다. 또 한번, 도전성 게이트 전극들(216 및 220)을 위해 선택되는 물질들은 구현되는 집적 회로 설계의 기능에 따라 선택될 수 있다. 상기 두 개의 도전성 게이트 전극들(216 및 220)은 동일한 또는 서로 다른 물질들을 포함할 수 있다.
도 2c에 도시된 바와 같이, 일 실시예에 따른 CMOS IC(200)의 제조는 PMOS 영역(204) 위에 에칭 마스크 패턴(224)을 형성함으로써 계속된다. 상기 에칭 마스크 패턴(224)은 이 기술 분야의 숙련자가 이해하는 바와 같이 포토리소그래피적으로 패터닝될 수 있다. 상기 에칭 마스크 패턴(224)은 예컨대, 증착된 산화물 또는 포토레지스트 물질 또는 다른 절연 물질의 패터닝된 층일 수 있다. 주입 공정(262)을 수행함으로써, 소스 및 드레인 확장 영역들(232)이 NMOS 영역(206)에서 게이트 전극 구조(212)와 정렬하여 형성된다. 상기 소스 및 드레인 확장 영역들(232)은 도 2c에 도시된 바와 같이, STI(208)에 인접할 수 있다. 대안적으로 또는 추가적으로, 할로 주입 공정이 제조 하의 NMOS 트랜지스터(213)의 임계 전압 및 펀치-스루(punch-through) 특성들을 조정하기 위하여 수행될 수 있다. 이 기술 분야의 숙련자는 소스 및 드레인 확장 영역들(232) 사이 및/또는 할로 영역들(미도시)과 게이트 전극 구조(212) 사이의 측면으로의 오프셋 거리가 하나 이상의 더미 스페이서들 및/또는 라이너 스페이서들(미도시)에 의해 조정될 수 있음을 이해할 것이다. 소스 및 드레인 확장 영역들(232)의 측면 오프셋은 주입 도펀트들이 게이트 전극 구조(212) 아래에 특정한 정도까지 확산하도록 하는 후속적인 어닐링 공정에 의해 더 조정될 수 있다. 이 기술 분야의 숙련자는 PMOS 영역(204)이 NMOS 영역(206)에 소스 및 드레인 확장 영역들(232) 및/또는 할로 영역들(미도시)을 형성하는 주입 공정(262)으로부터 보호됨을 이해할 것이다.
NMOS 영역(206)에서의 소스 및 드레인 확장 영역들(232) 및/또는 할로 영역들(미도시)의 형성 이후에, 일 실시예에 따른 CMOS IC(200)의 제조가 도 2d에 도시된 바와 같이 계속된다. 마스킹 패턴(226)이 후속적인 공정 동안 NMOS 영역(206)을 커버 및 보호하도록 포토리소그래피 기법들에 의해 NMOS 영역(206) 위에 형성될 수 있다. 상기 마스킹 패턴(226)은 예컨대, 증착된 산화물 또는 포토레지스트 물질 또는 다른 절연 물질의 패터닝된 층일 수 있다. 상기 마스킹 패턴(226)이 NMOS 영역(206) 위에 놓인 동안, 이방성 에칭 공정(227), 예컨대 반응성 이온 에칭(RIE) 공정이 PMOS 영역(204)에서 PMOS 트랜지스터(211)의 게이트 전극 구조(210)에 정렬된 리세스들(228)을 형성하기 위해 수행될 수 있다. 이 기술 분야의 숙련자는 상기 리세스들(228)이 도 2d에 도시된 바와 같이 STI(208)에 인접해 있을 수 있음을 이해한다. 상기 마스킹 패턴(226)은 이방성 에칭 공정(227) 동안 NMOS 트랜지스터(213) 및 NMOS 영역(206)을 커버한다.
리세스들(228)의 에칭 다음에, 상기 리세스들(228)은 도 2e에 도시된 바와 같이 매립된 실리콘 게르마늄(eSiGe)(240)을 형성하도록 실리콘 게르마늄 물질로 채워지고, 상기 마스킹 패턴(226)은 제거될 수 있다. 실리콘 게르마늄 물질은 이 기술 분야의 숙련자들에게 잘 알려진 선택적 에피텍셜 성장의 공정에 의해 성장될 수 있다. 상기 선택적 에피텍셜 성장 공정에서, 성장 조건들은 상기 실리콘 게르마늄 물질이 오직 결정질 물질 상에서만 성장하도록 조정될 수 있다. 일부 예시적인 예들에 따르면, 실리콘 게르마늄 물질의 층(229)이 게이트 전극 구조(210) 상에 형성될 수 있다. 이는 본 발명에 어떠한 제한도 제기하지 않으며, 대안적으로는 상기 층(229)은 캐핑 층을 나타낼 수 있어서, 어떤 실리콘 게르마늄 물질도 상기 게이트 전극 구조(210) 상에 증착되지 않는다. 리세스(228)을 경계짓는 결정질 물질은 단결정 실리콘 게르마늄의 성장을 위한 핵형성 사이트로서 역할한다. 도전성 게이트 전극(216)이 폴리결정질 실리콘으로 이루어진 경우, 상기 폴리결정질 실리콘은 폴리결정질 실리콘 게르마늄(240)의 증착을 위한 핵형성 사이트로서 역할한다. 선택적인 성장 공정 때문에, 어떤 실리콘 게르마늄 물질도 STI 영역(208)과 같은 절연 층들 상에서 성장하지 않는다. 이 기술 분야의 숙련자는 eSiGe(240)에 더 도핑되지 않을 수 있거나 또는 대안적으로는 예컨대, 붕소 이온들로 인-시츄(in-situ) 도핑될 수 있음을 이해할 것이다.
일부 예시적인 실시예들에 따르면, eSiGe(240)은 2 내지 75%의, 바람직하게는 30 내지 50%의, 그리고 더욱 바람직하게는 30 내지 40%의 게르마늄 함량(content)을 가질 수 있다. 대안적인 예시적 실시예들에 따르면, 상기 게르마늄 함량은 5 내지 30%의 범위, 바람직하게는 10 내지 25%의 범위, 그리고 더욱 바람직하게는 10 내지 20%의 범위 내에 있을 수 있다.
이 기술 분야의 숙련자는 eSiGe(240)이 균일한 게르마늄 함량 프로파일을 가질 수 있거나 또는 대안적으로는 변화되는 게르마늄 함량 프로파일(varying germanium content profile)을 보여줄 수 있음을 이해할 것이다. 변화되는 게르마늄 함량 프로파일을 보여주는 실시예들에서, 깊이 방향에 따른, 특히 기판 표면의 수직 방향에 평행한 방향에 따른 eSiGe(240)의 게르마늄 함량은 깊이 방향에 따른 깊이가 증가할수록 상기 게르마늄 함량이 증가하도록 바람직한 함량 프로파일을 형성하기 위하여 변할 수 있다. 특히, 상응하게 변화되는 게르마늄 함량 프로파일이 반도체 기판의 상부 표면 레벨에 가까울수록 비교적 낮은 게르마늄 함량을 가지고 리세스(도 2d에서의 228)의 바닥(ground)에 가까울수록 비교적 높은 게르마늄 함량을 가질 수 있다.
본 명세서에서의 일부 예시적인 실시예들에서, 변화되는 게르마늄 함량 프로파일은 등급화된 함량 프로파일을 나타낼 수 있는 바, 예컨대 eSiGe(240)은 실제로 실리콘 게르마늄의 서로 다른 층들을 포함할 수 있고, 각 층은 미리결정된 함량의 게르마늄을 가진다. 예를 들어, 예시적인 등급화된 함량 프로파일이 실리콘 게르마늄 층들의 두 개의 층 스택에 의해 주어질 수 있는 바, 실리콘 게르마늄의 제1 층은 25 내지 75%의, 바람직하게는 30 내지 50%의 그리고 더욱 바람직하게는 30 내지 40%의 게르마늄 함량을 가지며, 실리콘 게르마늄의 제2 층은 상기 제1 층 위에 배치되고, 여기서 상기 실리콘 게르마늄의 제2 층은 5 내지 30%의 범위, 바람직하게는 10 내지 25%의 범위, 그리고 더욱 바람직하게는 10 내지 20%의 범위에 있는 게르마늄 함량을 가질 수 있다. 예시적인 예에 따르면, 상기 제2 실리콘 게르마늄 층은 1 내지 20 nm의 범위 또는 5 내지 15 nm의 범위 또는 5 내지 10 nm의 범위 또는 약 5 nm의 두께를 가질 수 있다. 이 기술 분야의 숙련자는 다른 등급화된 프로파일 및/또는 두께들이 예컨대, 복수의 층 스택들에 의해 구현될 수 있음을 이해할 것이다.
도 2f에 도시된 바와 같이, 소스 및 드레인 확장 영역들(244)이 실시예에 따라 형성될 수 있고, 상기 소스 및 드레인 확장 영역들(244)은 PMOS 영역(204)에서 PMOS 트랜지스터(211)의 게이트 전극 구조(210)와 정렬되어서 매립된 실리콘 게르마늄 eSiGe(240) 내에 형성된다. 이 기술 분야의 숙련자는 PMOS 영역(204)에서의 소스 및 드레인 확장 영역들(244)의 형성이 NMOS 영역(206) 위에서 NMOS 트랜지스터(213)를 커버하는 마스킹 패턴(242)을 형성함으로써 달성될 수 있음을 이해한다. 상기 마스킹 패턴(242)은 알려진 포토리소그래피 기법들에 의해 형성될 수 있다. 상기 마스킹 패턴(242)은 예컨대, 증착된 산화물 또는 포토레지스트 물질 또는 다른 절연 물질의 패터닝된 층일 수 있다. 상기 마스킹 패턴(242)을 형성함에 후속하여, 주입 공정(264)이 PMOS 영역(204)에서 eSiGe(240) 내에 소스 및 드레인 확장 영역들(244)을 형성하기 위해 수행될 수 있다. 이 기술 분야의 숙련자는 주입 공정(264)에 의해 형성된 상기 소스 및 드레인 확장 영역들(244)이 자가-정렬 방식으로 상기 소스 및 드레인 확장 영역들(244)을 형성하기 위한 주입 마스크들로서 종종 얇은 측벽 스페이서들(미도시)을 포함하는 게이트 전극 구조(210)를 사용함을 이해한다.
CMOS IC(200)의 제조는 도 2g에 도시된 바와 같이 계속된다. NMOS 영역(206) 위의 마스킹 패턴(242)을 제거함에 후속하여, 측벽 스페이서들(252 및 254)이 게이트 전극 구조들(210 및 212)에 인접하여 형성될 수 있다. 실시예에 따르면, 상기 측벽 스페이서들(252 및 254)은 측벽 스페이서 물질의 층(미도시)을 블랭킷 증착하고 이방성 에칭 공정에 의해 후속적으로 에칭함으로써 형성될 수 있다.
그 다음, 소스 및 드레인 영역들이 NMOS 영역(206) 및 PMOS 영역(204) 각각 내에 형성될 수 있다. 소스 및 드레인 영역들(246 및 245)은 예컨대, 이온 주입 공정들에 의해 형성될 수 있다. PMOS 트랜지스터(211)의 경우, 소스 및 드레인 영역들(245)은 PMOS 영역(204)으로 그리고 eSiGe(240)으로 및 eSiGe(240)을 통하여 붕소 이온들을 주입함으로써 형성될 수 있다. 마찬가지로, NMOS 트랜지스터(213)의 소스 및 드레인 영역들(246)은 NMOS 영역(206)으로 인 또는 비소 이온들을 주입함으로써 형성될 수 있다. 반도체 기판(202)이 SOI 기판인 경우, 깊은 소스 및 드레인 영역들이 예시적인 실시예들에 따라 기판 표면으로부터 아래 놓인 산화물층으로 확장되도록 설계될 수 있다. 도 2g에 도시된 바와 같이, NMOS 트랜지스터(213)의 소스 및 드레인 영역들(246) 및 PMOS 트랜지스터(211)의 소스 및 드레인 영역들(245)은 각각의 측벽 스페이서들(252 및 254)과 정렬하여 형성될 수 있다. 이 기술 분야의 숙련자는 상기 NMOS 트랜지스터(213)의 소스 및 드레인 영역들(246) 및 PMOS 트랜지스터(211)의 소스 및 드레인 영역들(245)이 도 2g에 도시된 바와 같은 일부 실시예들에서 STI 영역(208)에 인접해 있을 수 있음을 이해할 것이다.
본 발명의 추가의 실시예들이 도 3a 내지 3e에 관하여 기술될 것이다. 도 3a는 도 2b에 도시된 CMOS IC(200)의 공정에 후속하는 공정 단계들 동안의 CMOS IC(300)를 도시한다. PMOS 영역(304)에서의 PMOS 트랜지스터(311)의 게이트 전극 구조(310) 및 NMOS 영역(306)에서의 NMOS 트랜지스터(313)의 게이트 전극 구조(312)의 형성 다음에, 소스 및 드레인 확장 영역들(332 및 344)이 도 3a에 도시된 바와 같이 각각의 게이트 전극 구조(310 및 312) 및 STI 영역(308)과 정렬하여 상기 PMOS 영역(304) 및 NMOS 영역(306)에 각각 형성된다. 대안적으로 또는 추가적으로, 임계 전압 및 펀치-스루를 조정(tailor)하도록 하는 할로 영역들(미도시)이 상기 NMOS 영역(306) 및/또는 PMOS 영역(304) 내에 형성될 수 있다.
일부 예시적인 실시예들에 따르면, 소스 및 드레인 확장 영역들(332 및 334)의 형성은 제1 영역을 마스킹하고 제2 영역을 커버되지 않은 채로 두기 위해 PMOS 영역(304) 및 NMOS 영역(306) 중 하나 위에 제1 마스킹 패턴(미도시)을 형성하고, 상기 제2 영역에 소스 및 드레인 확장 영역들을 형성하기 위해 제1 주입 공정을 수행하며, 상기 제1 영역을 커버하는 마스킹 패턴을 제거하고, 상기 제2 영역을 커버하고 제1 영역을 커버되지 않은 채로 두기 위해 상기 제2 영역 위에 제2 마스킹 패턴을 형성하며, 상기 제1 영역에 소스 및 드레인 확장 영역들을 형성하기 위해 제2 주입 공정을 수행하고, 그리고 상기 제2 영역 위의 마스킹 패턴을 제거함으로써 달성된다. 이 기술 분야의 숙련자는 상응하는 공정 시퀀스가 할로 영역들(미도시)을 주입하기 위해 대안적으로 또는 추가적으로 수행될 수 있음을 이해할 것이다.
상술된 바와 같이, 후속적으로 NMOS 영역(306)에 소스 및 드레인 확장 영역들(332 및 344)을 형성하도록 NMOS 트랜지스터(313)를 커버하고 PMOS 영역(302)을 커버되지 않은 채로 두는 NMOS 영역(306) 위에 형성된 마스킹 패턴(326)을 보여주는 예시적인 실시예가 도 3a에 도시된다. 마스킹 패턴(326)은 포토리소그래피적 기법들에 의해 형성될 수 있다. 이 기술 분야의 숙련자는 마스킹 패턴(326)이 예컨대, 증착된 산화물 또는 포토레지스트 물질 또는 다른 어떤 절연 물질의 패터닝된 층일 수 있음을 이해한다. 마스킹 패턴(326)을 형성한 이후에, 주입 공정(364)이 PMOS 영역(304)에 소스 및 드레인 확장 영역들(344)을 형성하기 위해 수행된다. 이 기술 분야의 숙련자는 PMOS 영역(304)에서의 소스 및 드레인 확장 영역들(344)이 PMOS 트랜지스터(311)의 게이트 전극 구조(310)에 맞춰 정렬되고 STI 영역(308)에 인접함을 이해한다.
CMOS IC(300)의 제조는 PMOS 트랜지스터(311) 및 NMOS 트랜지스터(313)의 게이트 전극 구조들(310 및 312)에 측벽 스페이서들을 형성하며 계속된다. 예시적인 실시예에 따르면, 측벽 스페이서들은 PMOS 영역(304) 및 NMOS 영역(306) 위에 측벽 스페이서 물질(323)을 증착함으로써 형성된다. 도 3b는 상응하는 증착 공정(미도시)이 수행된 이후의 CMOS IC(300)를 도시한다. 측벽 스페이서 물질은 산화물, 나이트라이드 또는 다른 어떤 적절한 절연체 중 하나일 수 있고, 도 3b에 도시된 바와 같은 예시적인 실시예에 따라 블랭킷 증착 공정에 의해 형성될 수 있다.
도 3c에 도시된 바와 같이, CMOS IC(300)의 제조는 예시적인 실시예에 따라, PMOS 트랜지스터(311)의 게이트 전극 구조(310)의 측벽들 상에 측벽 스페이서들(322)을 형성하기 위해 에칭 공정(327)을 수행함으로써 계속된다. 측벽 스페이서들(322)은 도 3a 및 3b에 도시된 바와 같은 블랭킷 증착 공정에 후속하여, 반응성 이온 에칭(RIE)과 같은 이방성 에칭 공정을 수행함으로써 형성될 수 있다. 비록 도 3c가 PMOS 트랜지스터(311)의 게이트 전극 구조(310)의 각 측면에 단일 측벽 스페이서(322)를 도시하지만, 이 기술 분야의 숙련자는 다양한 공정 구현들이 하나 이상의 별개의 스페이서들을 요할 수 있고 상응하는 수의 개별 측벽 스페이서들이 형성될 수 있음을 이해한다. 측벽 스페이서들(322)을 에칭하는 동안, NMOS 영역(306) 위에 놓인 측벽 스페이서 물질(323)은 에칭 공정(327)에 의해 에칭되는 것으로부터, 패터닝된 에칭 마스크(326)에 의해 보호될 수 있다. 상기 패터닝된 에칭 마스크(326)는 포토리소그래피 기법들에 의해 형성될 수 있다. 이 기술 분야의 숙련자는 상기 패터닝된 에칭 마스크(326)가 예컨대, 증착된 산화물 또는 포토레지스트 또는 다른 절연 물질의 패터닝된 층일 수 있음을 이해한다.
이 실시예에 따르면, 리세스들(328)이 게이트 전극 구조(310) 및 상기 구조의 관련 측벽 스페이서들(322) 및 STI 영역(308)을 정렬 구조물(alignment structure)로서 사용함으로써 PMOS 영역(304)에 후속적으로 형성될 수 있다. 이 기술 분야의 숙련자는 상기 패터닝된 에칭 마스크(326)가 도 3c에 도시된 바와 같이 리세스 에칭 공정(327) 동안 NMOS 영역(306)을 보호함을 이해한다.
리세스들(328)의 에칭 다음에, 도 3d에 도시된 바와 같이 에칭 마스크(326)는 제거 되고, 리세스들(328)은 매립된 실리콘 게르마늄(eSiGe)(328)을 형성하기 위해 실리콘 게르마늄 물질로 채워진다. 본 명세서의 일부 예시적인 실시예들에 따르면, eSiGe(328)은 이 기술 분야의 숙련자들에게 잘 알려진 바와 같은 선택적 에피텍셜 성장의 공정에 의해 성장될 수 있다. 선택적 에피텍셜 성장 공정에서, 성장 조건들은 실리콘 게르마늄(SiGe)이 결정질 물질 상에서만 성장하도록 조정될 수 있다. 일부 예시적인 예들에 따르면, 실리콘 게르마늄 물질의 층(329)은 게이트 전극 구조(310) 상에 형성될 수 있다. 이는 본 발명에 어떤 제한도 제기하지 않으며, 대안적으로는 상기 층(329)은 캡핑층을 나타낼 수 있어서 어떤 실리콘 게르마늄 물질도 게이트 전극 구조(310) 상에 증착되지 않는다. 여기서, 리세스(328)을 경계짓는 결정질 물질은 단결정질 실리콘 게르마늄의 성장을 위한 핵형성 사이트로서 역할한다. 게이트 전극 구조(310)의 도전성 게이트 전극(316)이 폴리결정질 실리콘 물질로 이루어진 경우, 상기 폴리결정질 실리콘은 폴리결정질 실리콘 게르마늄 물질의 증착을 위한 핵형성 사이트로서 역할한다. 성장 공정이 선택적이기 때문에, 어떤 실리콘 게르마늄 물질도 NMOS 영역(306) 및 STI 영역(308) 위에 놓인 측벽 스페이서 물질의 남아 있는 부분(323), 측벽 스페이서들(322)과 같은 절연층들 상에 성장하지 않는다. 이 기술 분야의 숙련자는 eSiGe(328)에 더 도핑되지 않을 수 있거나 또는 대안적으로는, 예컨대 붕소 이온들에 의해 인-시츄 도핑될 수 있음을 이해할 것이다.
이 기술 분야의 숙련자는 리세스들(328) 및 상기 리세스들(228)에 후속적으로 형성된 eSiGe(328)이 반도체 기판(302)에 맞춰 정렬되고, 그러므로 PMOS 영역(304)에서 PMOS 트랜지스터(311)의 게이트 전극 구조(310)와 정렬된 소스 및 드레인 확장 영역들(344)의 부분들이 도 3c 및 3d에 도시된 바와 같이 게이트 전극 구조(310) 아래에 있음을 이해한다. 더욱이, 이 기술 분야의 숙련자는 상기 PMOS 영역(304)에서의 소스 및 드레인 확장 영역들(344)이 PMOS 트랜지스터(311)의 게이트 길이를 조정할 수 있음을 이해한다.
리세스들(328)(도 3c)에 형성된 eSiGe(328)는 PMOS 트랜지스터(311)의 게이트 전극 구조(310)와 정렬되고 PMOS 트랜지스터(311)의 게이트 전극 구조(310) 아래 놓인 PMOS 트랜지스터(311)의 채널 영역(330)의 단부들에 형성된다. 실리콘 게르마늄 물질은 호스트 실리콘 물질보다 큰 격자 상수(lattice constant)를 가지고, 따라서 eSiGe(328)은 상기 채널 영역(330) 상에 측면 압축성 스트레스를 준다. PMOS 트랜지스터(311)의 채널 영역(330) 상에서의 측면 압축성 스트레스는 채널 영역(330) 내의 다수 캐리어 정공들의 이동도를 증가시키고, 따라서 트랜지스터의 성능을 향상시키도록 역할한다.
일부 예시적인 실시예들에 따르면, eSiGe(328)은 25 내지 75%, 바람직하게는 30 내지 50%, 그리고 더욱 바람직하게는 30 내지 40%의 게르마늄 함량을 가질 수 있다. 대안적인 예시적 실시예들에 따르면, 상기 게르마늄 함량은 5 내지 30%의 범위, 바람직하게는 10 내지 25%의 범위, 그리고 더욱 바람직하게는 10 내지 20% 내에 있을 수 있다.
이 기술 분야의 숙련자는 eSiGe(328)이 균일한 게르마늄 함량 프로파일을 가질 수 있거나 또는, 대안적으로는 변화되는 게르마늄 함량 프로파일을 보여줄 수 있음을 이해할 것이다. 변화되는 게르마늄 함량 프로파일을 보여주는 실시예들에서, 깊이 방향에 따른(기판 표면의 수직 방향에 평행한 방향에 따른) eSiGe(328)의 게르마늄 함량은 상기 깊이 방향에 따른 깊이가 증가함에 따라 게르마늄 함량이 증가하도록 바람직한 함량 프로파일을 형성하기 위해 다양할 수 있다. 특히, 상응하게 변화되는 게르마늄 함량 프로파일이 반도체 기판의 상부 표면 레벨에 가까울수록 비교적 낮은 게르마늄 함량을 가질 수 있고 리세스들(도 3c에서의 328)의 바닥에서 비교적 높은 게르마늄 함량을 가질 수 있다.
본 명세서에의 일부 예시적인 실시예들에서, 변화되는 게르마늄 함량 프로파일은 등급화된 함량 프로파일을 나타낼 수 있는 바, 예컨대, eSiGe(328)은 실제로, 실리콘 게르마늄의 서로 다른 층들을 포함할 수 있고, 실리콘 게르마늄의 각 층은 미리 결정된 게르마늄의 함량을 가진다. 예를 들어, 예시적인 등급화된 함량 프로파일이 실리콘 게르마늄 층들의 두 개의 층 스택에 의해 주어질 수 있는 바, 실리콘 게르마늄의 제1 층은 25 내지 75%, 바람직하게는 30 내지 50% , 그리고 더욱 바람직하게는 30 내지 40%의 게르마늄 함량을 가지고, 실리콘 게르마늄의 제2 층은 상기 제1 층 상에 배치되며, 여기서 실리콘 게르마늄의 제2 층은 5 내지 30%의 범위, 바람직하게는 10 내지 25%의 범위, 그리고 더욱 바람직하게는 10 내지 20%의 범위의 게르마늄 함량을 가질 수 있다. 예시적인 예에 따르면, 상기 제2 실리콘 게르마늄 층은 1 내지 20 nm의 범위 또는 5 내지 15 nm의 범위 또는 5 내지 10nm의 범위 또는 약 5nm의 두께를 가질 수 있다. 이 기술 분야의 숙련자는 다른 등급화된 프로파일들 및/또는 두께들이 예컨대, 복수의 층 스택들에 의해 구현될 수 있음을 이해할 것이다.
일부 예시적인 실시예들에 따르면, 측벽 스페이서(322) 및 물질(323)을 형성하는 측벽 스페이서의 남아있는 부분은 eSiGe(328)을 형성한 이후에 제거될 수 있다. 이 경우, 측벽 스페이서(322)는 더미 측벽 스페이서로서 간주될 수 있다. 이는 본 발명에 어떤 제한도 제기하지 않으며, 이 기술 분야의 숙련자는 측벽 스페이서(322)가 게이트 전극 구조들 (310 및 312)에 인접하여 있을 수 있음을 이해할 것이다.
도 3e에 도시된 바와 같이, 소스 및 드레인 영역들이 PMOS 영역(304) 및 NMOS 영역(306)에서의 게이트 전극 구조들(310 및 312)과 정렬하여 후속적으로 형성될 수 있다. 일부 예시적인 실시예들에 따르면, 상기 소스 및 드레인 영역들은 예컨대, 적절한 이온 주입 공정들에 의해 형성될 수 있다. PMOS 트랜지스터(311)에 관하여, 소스 및 드레인 영역들(332)은 PMOS 영역(304)으로 그리고 eSiGe(328)으로 및 eSiGe(328)을 통하여 붕소 이온들을 주입함으로써 형성될 수 있다. 마찬가지로, NMOS 트랜지스터(313)의 소스 및 드레인 영역들(333)은 NMOS 영역(306)으로 인 또는 비소 이온들을 주입함으로써 형성될 수 있다. PMOS 트랜지스터(311) 및 NMOS 트랜지스터(313)의 상기 소스 및 드레인 영역들(332 및 333)은 소스 및 드레인 확장 영역들(344 및 332)(도 3d)과 정렬된다. 이 기술 분야의 숙련자는 깊은(deep) 소스 및 드레인 영역들이 추가적인 측벽 스페이서들(334)과 함께 게이트 전극 구조들(310 및 312)을 이온 주입 마스크들로서 사용하여 추가적인 이온 주입들에 의해 형성될 수 있음을 이해한다. 앞서와 같이, 측벽 스페이서들(334)은 물질을 형성하는 측벽 스페이서의 층을 블랭킷 증착하고 그 다음, 이방성 에칭 공정에 의해 에칭함으로써 형성될 수 있다. 이 기술 분야의 숙련자는 측벽 스페이서(334)가 도 3c에 도시된 바와 같이 측벽 스페이서(322)에 관하여 추가적으로 또는 대안적으로 형성될 수 있음을 이해할 것이다. 측벽 스페이서들(334)이 추가적으로 형성되는 경우, 이 기술 분야의 숙련자는 측벽 스페이서(334)가 측벽 스페이서(322) 상에 형성될 수 있음을 이해할 것이다. 반도체 기판(302)이 SOI 기판인 경우, 트랜지스터 구조들의 깊은 소스 및 드레인은 기판 표면으로부터 아래 놓인 산화물 층으로 확장되도록 설계될 수 있다.
본 발명은 STI 영역에 의해 분리된 PMOS 영역 및 NMOS 영역을 가지는 IC 구조들을 예시하는 도해들에 관하여 기술된 예시적인 실시예들을 제공한다. 이 기술 분야의 숙련자는 이것이 오직 예시적인 목적을 위한 것이며 본 발명 및 상응하게 기술된 실시예들에 어떤 제한도 제기하지 않음을 이해할 것이다. IC 구조들이 상응하는 STI 영역을 생략할 수 있거나 또는 기술된 바와 같은 PMOS 영역들 및 NMOS 영역들은 심지어 서로에 인접해 있는 것이 아니라 대신 하나 이상의 추가 트랜지스터 영역들이 이들 사이에 배치되도록 떨어져 이격될 수 있다.
본 발명은 실리콘 게르마늄 물질의 선택적 성장에 관한 일부 예시적인 실시예들을 기술한다. 그러나, 이는 본 발명에 어떤 제한도 제기하지 않으며, 이 기술 분야의 숙련자는 게르마늄이 대신 주입될 수 있음을 이해한다. 게르마늄을 주입하는 것이 더 매끄럽게 또는 덜 매끄럽게 변화되는 게르마늄 함량을 가진 게르마늄 함량 프로파일들을 가능하게 할 수 있거나 또는 바람직한 함량치들이 충분히 샤프(sharp)한 에너지 분포들을 가진 적절한 주입 에너지들을 이용할 때 바람직한 깊이들에서 구현될 수 있음이 주목된다.
이 기술 분야의 숙련자는 본 발명이 CMOS 집적 회로 구조를 형성하는 방법들, 및 PMOS 트랜지스터의 게이트 전극 구조 주위의 액티브 실리콘의 감소된 손실을 보여주거나 또는 심지어는 PMOS 트랜지스터의 게이트 전극 구조 주위의 액티브 실리콘의 어떤 손실도 피하는 반도체 디바이스 구조를 제공함을 이해할 것이다. 그러므로, 상응하게 제조된 CMOS 트랜지스터의 기생 저항이 감소되고 스위칭 속도가 증가된다.
이 기술 분야의 숙련자는 본 발명의 여러 실시예들이, 실리콘 게르마늄 물질의 매립이 차후의 공정 위치로, 특히 NMOS 트랜지스터에 소스 및 드레인 확장 영역들 및/또는 할로 영역들을 주입한 이후로 시프트되는 CMOS 제조를 위한 흐름들을 제시함을 이해한다. 그러므로, 주입들의 수 및 그에 따른 스트립 및 세정 공정들 - 매립된 실리콘 게르마늄을 가진 PMOS 트랜지스터들이 이 공정들에 노출된다 - 의 수는 감소되고 매립된 실리콘 게르마늄의 물질 손실의 양은 손실이 회피되지 않으면 감소된다. 이 기술 분야의 숙련자는 제조 하의 디바이스의 설계에 따라서, 구현되는 IC가 SRAM과 같은 한가지 타입의 로직 회로만을 포함할 뿐만 아니라, 입력/출력 용도들을 위한 두꺼운 게이트 산화물 디바이스들과 같은 다른 로직 디바이스들 그리고 낮은 또는 높은 임계 전압들을 가진 특별한 디바이스들, 이른바 저-Vth 또는 고-Vth 트랜지스터들 등을 포함할 수 있음을 이해할 것이다. 일부 예시적인 예들에 따르면, 두꺼운 게이트 산화물 디바이스들이 처음에 공정처리되고, 그 다음 SRAM 디바이스들 및/또는 특별한 디바이스들이 공정처리될 수 있다. 결과적으로, 실리콘 게르마늄 물질이 노출되는 소스 및 드레인 확장/할로 주입들을 위한 6 내지 10 개의 서로 다른 주입 공정들과 다른 전형적인 CMOS 제조 흐름들에서 수행되는 주입들의 실제 수는 전형적인 CMOS 제조 흐름들과 반대로 실질적으로 감소된다. 본 발명의 일부 예시적인 예들에 따르면, 실리콘 게르마늄 물질은 0 내지 3 또는 4개의 마스킹 공정들에 노출될 수 있다.
이 기술 분야의 숙련자는 본 발명의 실시예들이 칩들 상에서 구현되는 다양한 회로 설계들에 적용가능함을 이해할 것이다. 예시적인 회로 설계들은 SRAM, 두꺼운 게이트 산화물 디바이스들, 및 높은 또는 낮은 임계 전압들을 가진 특별한 디바이스들, 이른바 저-Vth 또는 고-Vth 트랜지스터들 등 중 적어도 하나를 포함할 수 있다. 이 기술 분야의 숙련자는, 고성능 로직 디바이스들과 같은 가장 중대한 로직 디바이스들의 소스 및 드레인 확장 영역들 및/또는 할로 영역들의 주입들을 마지막 단계로 두고 그리고 두꺼운 산화물 주입들과 같이 덜 중대한 것을 처음 행하는 것이 유리한 바, 그 이유가 그리하면 액티브 실리콘 손실과 함께 나타나는 도핑 손실이 더 적어지기 때문임을 이해할 것이다.
본 발명은 CMOS 집적 회로 구조들을 형성하기 위한 방법들을 제공하는 바, 상기 방법은 반도체 기판의 영역에 할로 주입 공정 그리고 소스 및 드레인 확장 주입 공정 중 적어도 하나를 수행하기 위한 제1 주입 공정을 수행하는 단계와, 그 다음, 상기 반도체 기판의 다른 영역에 스트레서 영역을 형성하는 단계를 포함하고, 상기 스트레서 영역은 에칭 화학품에 노출될 때 상기 에칭 화학품에 노출된 인접한 실리콘 기판보다 높은 레이트(rate)로 에칭된다. 이 기술 분야의 숙련자는 에칭률이 에칭 공정에 의해 제거되는 물질의 양과 시간 간격 - 이 시간 간격 동안 상기 물질의 양이 에칭 공정에서 제거된다 - 사이의 관계(relation)에 의해 정의될 수 있음을 이해한다. 본 명세서의 특별한 예시적 실시예에서, 상기 스트레서 영역은 반도체 기판의 PMOS 영역에 형성된다.
이 기술 분야의 숙련자는, 본 발명이 현재의 CMOS 제조 흐름들의 매우 쉬운 수정을 제시하는 바, 상기 제시된 제조 흐름이 스페이서 1 형성 이후에 종래의 제조 흐름과 동일함에 따라 현재의 집적 회로 구조들 및 향후의 집적 회로 구조들의 매우 가치로운 개선들을 가능하게 함을 이해할 것이다. 따라서, 본 발명에 관하여 기술된 바와 같은 제조 흐름이 종래의 공정 흐름들과 양호한 호환성을 보여주며, 그러므로 종래의 공정 흐름들에 매우 쉽게 도입될 수 있다. 이 기술 분야의 숙련자는 일부 예시적인 실시예들에서, 도해들에 관하여 기술된 바와 같은 공정들이 최종적인 액티베이션 어닐링(final activation anneal), 예컨대 RTA(rapid thermal anneal) 공정, 그리고 실리사이드화(silicidation) 및 컨택 형성 공정들 및/또는 다른 종래의 공정 흐름들을 수행하며 계속될 수 있음을 이해할 것이다.
이 기술 분야의 숙련자는 도해들에 관하여 기술된 본 발명의 다양한 양상들이 첨부된 특허 청구 범위에서 정의되는 개시된 본 발명에 어떤 제한도 제기하지 않음을 이해할 것이다. 명시적으로 기술된 실시예들에 더하여, 공정 세부사항들에 대한 매우 다양한 수정들이 첨부된 특허 청구 범위에 정의된 바와 같은 본 발명의 요지 및 보호의 범위로부터 벗어나지 않더라도 명시적으로 기술됨 없이 가능하다. 상기 상세한 설명에서, 예컨대, 두께들과 같은 다수의 특정 세부사항들이 본 발명의 더욱 완전한 이해를 제공하기 위하여 제시된다. 이 기술 분야의 숙련자들은 제공된 다수의 특정 세부사항이 장비마다 특정적(equipment specific)일 수 있고 따라서 장비의 상표 마다 다양할 수 있음을 깨달을 것이다. 그러나, 본 발명이 이러한 세부사항들이 없이도 실시될 수 있음이 이 기술 분야의 숙련자에게 명백할 것이다. 다른 실례들에서, 잘 알려진 공정들이 본 발명을 불필요하게 모호하게 만들지 않기 위하여 상세하게 기술되지 않는다.
비록, 본 발명이 특정한 절연 물질들, 도전성 물질들 및 증착된 물질들 및 이 물질들의 에칭에 대하여 기술되었지만, 본 발명은 상기 특정한 물질들에 제한되는 것이 아니라, 컨포멀(conformal)한 그리고 컨포멀하지 않은 것과 같은 이들의 특정한 특성들 및 증착 및 에칭과 같은 능력(capability)들에만 제한되며, 본 발명을 이해한 이후의 이 기술 분야의 숙련자들에 의해 잘 이해되는 바와 같이 다른 물질들로 대체될 수 있다.
상기에 개시된 특별한 실시예들은 예시적일 뿐인 바, 그 이유는 본 발명이, 본 명세서에서의 교시들의 이익을 가지는 이 기술 분야의 숙련자들에게 분명하고도 서로 다르지만 균등한 방식들로 수정 및 실시될 수 있기 때문이다. 예를 들어, 상기에 제시된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 하기의 특허 청구 범위에 기술된 바 이외의 어떤 제한들도 본 명세서에 도시된 구성 및 설계의 세부사항들에 의도된 것이 아니다. 그러므로, 상기에 개시된 특별한 실시예들이 변경 및 수정될 수 있고 이러한 모든 변형들은 본 발명의 범위 및 사상 내에서 고려된다. 따라서, 본 명세서에서 보호받고자 하는 것은 하기의 특허 청구 범위에 제시되는 바이다.

Claims (20)

  1. CMOS 집적 회로 구조를 형성하는 방법으로서,
    반도체 기판에 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 제공하는 단계와, 상기 제1 트랜지스터 영역 및 제2 트랜지스터 영역 각각은 게이트 전극 구조를 가지고;
    상기 반도체 기판 위에 상기 제1 트랜지스터를 마스킹하고 상기 제2 트랜지스터 영역의 적어도 일부분을 노출시키는 제1 마스킹 구조를 형성하는 단계와;
    상기 제2 트랜지스터 영역의 노출된 부분에 할로 주입(halo implantation) 그리고 소스 및 드레인 확장 주입 중 적어도 하나를 포함하는 제1 주입 공정을 수행하는 단계와;
    상기 제1 마스킹 구조를 제거하는 단계와; 그리고 그 이후에
    상기 반도체 기판 위에 상기 제2 트랜지스터 영역을 마스킹하고 상기 제1 트랜지스터 영역의 적어도 일부분을 노출시키는 제2 마스킹 구조를 형성하는 단계와;
    상기 제1 트랜지스터 영역의 노출된 부분 내에 스트레서 부분(stressor portion)을 형성하는 단계와; 그리고
    상기 제2 트랜지스터 영역에 N-타입 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  2. 제1항에 있어서,
    상기 스트레서 부분을 형성한 이후에, 상기 게이트 전극들에 인접하여 스페이서 구조를 형성하는 단계 및 상기 제2 트랜지스터 영역에 상기 N-타입 소스 및 드레인을 형성하기 위해 소스 및 드레인 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  3. 제1항에 있어서,
    상기 스트레서 부분은 상기 제1 주입 공정을 수행한 이후 그리고 상기 제1 트랜지스터 영역에 소스 및 드레인 확장 주입 및 할로 주입 중 적어도 하나를 포함하는 제2 주입 공정을 수행하기 전에 형성되는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  4. 제3항에 있어서,
    상기 스트레서 부분을 형성하는 단계는 상기 제1 영역의 노출된 부분을 에칭하여 리세스 구조를 형성하는 단계와 그리고 스트레인-유발(strain-inducing) 반도체 물질로 상기 리세스 구조를 채우는 단계를 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  5. 제4항에 있어서,
    상기 스트레인-유발 반도체 물질은 게르마늄을 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  6. 제1항에 있어서,
    상기 제1 트랜지스터 영역에 상기 스트레서 부분을 형성하기 전에, 상기 제1 트랜지스터 영역에 할로 주입 그리고 소스 및 드레인 확장 주입 중 적어도 하나를 포함하는 제2 주입 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  7. 제6항에 있어서,
    상기 스트레서 부분을 형성하는 단계는 상기 제1 영역의 노출된 부분을 에칭하여 리세스 구조를 형성하는 단계와 그리고 스트레인-유발 반도체 물질로 상기 리세스 구조를 채우는 단계를 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  8. CMOS 집적 회로 구조를 형성하는 방법으로서,
    반도체 기판에 적어도 하나의 P-웰 영역 및 적어도 하나의 N-웰 영역을 제공하는 단계와;
    상기 적어도 하나의 N-웰 영역 위에 제1 마스크를 형성하는 단계와, 상기 제1 마스크는 상기 적어도 하나의 P-웰 영역의 적어도 일부분을 노출시키고;
    상기 적어도 하나의 P-웰 영역의 노출된 부분에 할로 영역들 그리고 소스 및 드레인 확장 영역들 중 적어도 하나를 형성하기 위해 제1 주입 공정을 수행하는 단계와;
    상기 제1 마스크를 제거하는 단계와;
    상기 적어도 하나의 P-웰 영역 위에 제2 마스크를 형성하는 단계와, 상기 제2 마스크는 상기 적어도 하나의 N-웰 영역의 적어도 일부분을 노출시키고; 그리고
    상기 적어도 하나의 N-웰 영역의 노출된 부분에 하나 이상의 스트레서 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  9. 제8항에 있어서,
    상기 하나 이상의 스트레서 영역들을 형성하는 단계는 상기 적어도 하나의 N-웰 영역의 노출된 부분에 하나 이상의 리세스들을 형성하는 단계와 그리고 스트레인-유발 물질로 상기 하나 이상의 리세스들을 채우는 단계를 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  10. 제9항에 있어서,
    상기 스트레인-유발 물질은 게르마늄을 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  11. 제8항에 있어서,
    상기 적어도 하나의 N-웰 영역에 할로 영역들 그리고 소스 및 드레인 확장 영역들 중 적어도 하나를 형성하기 위해 제2 주입 공정을 수행하는 단계와 그 이후에 상기 적어도 하나의 N-웰 영역에 상기 하나 이상의 스트레서 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  12. 제8항에 있어서,
    할로 영역들 그리고 소스 및 드레인 확장 영역들 중 적어도 하나를 형성하기 위해 제2 주입 공정을 수행하는 단계를 더 포함하고, 상기 적어도 하나의 N-웰 영역에 상기 하나 이상의 스트레서 영역들을 형성한 이후 상기 소스 및 드레인 확장 영역들은 상기 적어도 하나의 N-웰 영역의 하나 이상의 노출된 부분들에 적어도 부분적으로 상호 간에 중첩되는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  13. 제8항에 있어서,
    형성될 상기 CMOS 집적 회로 구조는 로직 디바이스 구조들 및 SRAM 구조들 및 두꺼운 게이트 산화물 디바이스들 및 낮은 임계 전압(lower threshold Voltage)들을 가진 디바이스들 및 높은 임계 전압(higher threshold Voltage)들을 가진 디바이스들을 포함하는 것을 특징으로 하는 CMOS 집적 회로 구조를 형성하는 방법.
  14. 반도체 디바이스 구조로서,
    제1 영역을 포함하는 반도체 기판과;
    상기 반도체 기판 상에서 게이트 표면 부분을 정의하는 상기 제1 영역에 형성된 제1 게이트 구조와;
    상기 반도체 기판에 상기 제1 게이트 구조에 인접하여 내장된 적어도 하나의 스트레서 영역을 포함하고, 상기 스트레서 영역은 상기 반도체 기판 상에서 스트레서 영역 표면을 정의하며;
    여기서, 기판 표면에 수직인 방향에 따른 상기 게이트 표면 부분과 상기 스트레서 영역 표면 사이의 높이의 차이가 약 8 nm 미만인 것을 특징으로 하는 반도체 디바이스 구조.
  15. 제14항에 있어서,
    상기 높이는 약 5 nm 미만이거나 또는 약 1 내지 7 nm의 범위에 있는 것을 특징으로 하는 반도체 디바이스 구조.
  16. 제14항에 있어서,
    상기 반도체 기판에 형성된 제2 영역과, 상기 제2 영역은 상기 제1 영역의 도전성(conductivity) 타입에 반대인 도전성 타입을 가지며; 그리고
    상기 제2 영역에 형성된 제2 게이트 구조를 더 포함하는 것을 특징으로 하는 반도체 디바이스 구조.
  17. 제16항에 있어서,
    상기 제1 영역 및 제2 영역에 형성된 구조들은 로직 디바이스를 구현하는 것을 특징으로 하는 반도체 디바이스 구조.
  18. 제16항에 있어서,
    상기 제1 영역 및 제2 영역에 형성된 구조들은 SRAM 디바이스를 구현하는 것을 특징으로 하는 반도체 디바이스 구조.
  19. 제16항에 있어서,
    상기 제1 영역 및 제2 영역에 형성된 구조들은 두꺼운 게이트 산화물 디바이스를 구현하는 것을 특징으로 하는 반도체 디바이스 구조.
  20. 제16항에 있어서,
    상기 제1 영역 및 제2 영역에 형성된 구조들은 낮은 임계 전압 및 높은 임계 전압 중 적어도 하나를 가진 디바이스 구조를 구현하는 것을 특징으로 하는 반도체 디바이스 구조.
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