KR20120019214A - 반도체 집적 회로 장치 - Google Patents

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KR20120019214A
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박상진
윤보언
한정남
백재직
조병권
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Abstract

반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치의 일 태양은 기판, 기판 상에 형성되고 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조, 게이트 구조의 양 측벽에 형성된 제1 측벽 스페이서, 제1 측벽 스페이서 상에 형성된 제2 측벽 스페이서, 제2 측벽 스페이서와 기판 사이에 개재된 리세스 보상막, 및 리세스 보상막에 접하여 형성된 에피택셜층을 포함한다.

Description

반도체 집적 회로 장치{Semiconductor integrated circuit device}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 더욱 구체적으로는 에피택셜층을 포함하는 반도체 집적 회로 장치에 관한 것이다.
최근, 반도체 집적 회로 장치의 동작 전류를 증가시키기 위해서 소자에 기계적 스트레스를 가하여 채널 영역에 스트레스를 조절하는 방법이 연구되고 있다. 즉, 채널영역에 일정한 스트레스가 형성되면 캐리어(carrier)들의 이동성(mobility)이 영향 받는 것을 이용하여 동작 전류를 향상시키는 것이다.
PMOS 트랜지스터의 채널 영역에 압축 스트레스(compressive stress)이 형성되면 정공 캐리어(hole carrier)의 이동성이 향상된다. 예를 들어, PMOS 트랜지스터의 소오스/드레인 영역에 트렌치를 형성하고, 트렌치 내에 SiGe 층을 형성함으로써, PMOS 트랜지스터의 채널 영역에 압축 스트레스를 줄 수 있다.
그런데, PMOS 및 NMOS 트랜지스터를 형성함에 있어서, PMOS 및 NMOS 트랜지스터 각각에 대한 불순물 이온 주입 공정 및 사진 식각 공정 등을 진행하게 된다. 이러한 여러 가지 공정을 거치면서, 기판 표면의 일부가 손실될 수 있다. 이에 따라, 상대적으로 리세스된 기판 표면에 에피택셜층 형성을 위한 트렌치를 형성하고, 상기 트렌치를 매립하여 에피택셜층을 형성하는 경우 반도체 소자의 성능이 열화되는 어려움이 있었다.
본 발명이 해결하려는 과제는, 트랜지스터의 구동 능력이 안정화된 반도체 집적 회로 장치를 제공하고자 한다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 집적 회로 장치의 일 태양은, 기판, 상기 기판 상에 형성되고 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조, 상기 게이트 구조의 양 측벽에 형성된 제1 측벽 스페이서, 상기 제1 측벽 스페이서 상에 형성된 제2 측벽 스페이서, 상기 제2 측벽 스페이서와 상기 기판 사이에 개재된 리세스 보상막, 및 상기 리세스 보상막에 접하여 형성된 에피택셜층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 집적 회로 장치의 다른 태양은, 기판, 상기 기판 상에 형성되고 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조, 상기 게이트 구조의 양 측벽에 형성된 측벽 스페이서, 상기 측벽 스페이서와 상기 기판 사이에 개재된 리세스 보상막, 및 상기 리세스 보상막에 접하여 형성된 에피택셜층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 집적 회로 장치의 또 다른 태양은, 제1 영역 및 제2 영역을 포함하는 기판, 상기 기판 상에 형성되고, 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조, 상기 게이트 구조의 양 측벽에 형성된 제1 측벽 스페이서, 상기 제1 측벽 스페이서 상에 형성된 제2 측벽 스페이서, 상기 제2 측벽 스페이서와 상기 기판 사이에 개재된 리세스 보상막, 및 상기 리세스 보상막에 접하여 형성된 에피택셜층을 포함하되, 상기 제1 영역의 상기 리세스 보상막은 상기 제2 측벽 스페이서에 정렬되어 형성되고, 상기 제2 영역의 상기 리세스 보상막은 상기 제2 측벽 스페이서 보다 돌출되어 상기 기판 표면 상에 연장되어 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 2는 도 1의 A 부분을 확대한 부분 확대도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 상세히 설명한다. 도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 기판(100), 게이트 구조(110, 120), 제1 측벽 스페이서(130), 제2 측벽 스페이서(140, 150), 리세스 보상막(170), 및 에피택셜층(180)을 포함한다.
먼저, 기판(100)은, 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 또는 실리콘 게르마늄 기판일 수 있다. 다만, 이는 예시적인 것에 불과하고 사용 목적에 따라 다른 물질이 사용될 수도 있다.
또한, 도면에 도시하지 않았으나, 기판(100)은 활성 영역(active region)을 정의하는 소자 분리 영역(미도시)을 포함할 수 있다. 이 때, 소자 분리 영역은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성할 수 있다.
기판(100) 내에는 제1 및 제2 불순물 영역(160)을 포함할 수 있다. 제1 및 제2 불순물 영역(160)은 예를 들어, LDD(Lightly Diffused Drain) 구조의 소오스 및 드레인 영역(160)을 형성할 수 있다. 도면으로 도시하지는 않았으나, 소오스 및 드레인 영역(160)은 다양한 구조로 변형 가능하며, 예를 들어, DDD(Double Diffused Drain), MIDDD(Mask Islanded Double Diffused Drain), MLDD(Mask LDD), LDMOS(Lateral Double-diffused MOS) 구조 등으로 형성될 수 있다.
더욱 구체적으로, 제1 불순물 영역(162)은 제1 측벽 스페이서(130)에 정렬되어 형성될 수 있다. 예를 들어, 제1 측벽 스페이서(130)를 이온 주입 마스크로 하여 불순물을 주입할 수 있다. 예를 들어, PMOS의 경우, P형 불순물을 기판(100) 내에 주입할 수 있다. 제2 불순물 영역(164)은 제2 측벽 스페이서(140, 150)에 정렬되어 형성될 수 있다. 예를 들어, 제2 측벽 스페이서(140, 150)를 이온 주입 마스크로 하여 불순물이 주입될 수 있다. 도면에 도시된 바와 같이, 제2 불순물 영역(164)은 제1 불순물 영역(162)보다 더 높은 도핑 농도를 가질 수 있고, 더 깊은 영역에 형성될 수 있다.
여기서, 제1 측벽 스페이서(130) 또는 제2 측벽 스페이서(140, 150)에 정렬되어 형성된다고 함은, 제1 측벽 스페이서(130) 및 제2 측벽 스페이서(140, 150)의 외측벽에 정렬되어 형성됨을 의미할 수 있다. 그러나, 제1 불순물 영역(162) 및 제2 불순물 영역(164)이 제1 측벽 스페이서(130) 및 제2 측벽 스페이서(140, 150)에 각각 정확히 정렬되는 경우만을 한정하는 것은 아니며, 반도체 집적 회로의 제조 공정에서 거치는 다양한 열 공정에 의해 불순물이 확산되는 범위를 고려하여 이해되어야 할 것이다.
게이트 구조(110, 120)는 기판(100) 상에 형성되고 게이트 절연막(110) 및 게이트 전극(120)을 포함할 수 있다. 게이트 절연막(110)은 예를 들어, SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 및 이들의 적층막일 수 있다. 여기서, 고유전율 물질은 예를 들어, HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 및 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 게이트 전극(120)은 예를 들어, 폴리 실리콘(poly Si) 또는불순물이 이온주입된 폴리 실리콘 등으로 형성될 수 있다.
제1 측벽 스페이서(130)는 게이트 구조(110, 120)의 양 측벽에 형성된다. 제1 측벽 스페이서(130)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등의 절연성 물질로 형성될 수 있으며, 그 두께는 반도체 집적 회로의 특성에 따라 다양하게 변화될 수 있다.
제2 측벽 스페이서(140, 150)는 제1 측벽 스페이서(130) 상에 형성된다. 도면에 도시된 바와 같이, 제2 측벽 스페이서(140, 150)는 게이트 구조(110, 120)의 양 측벽에 형성될 수 있다. 나아가, 제2 측벽 스페이서(140, 150)는 제1 서브 스페이서(140) 및 제2 서브 스페이서(150)를 포함할 수 있다. 예를 들어, 제1 서브 스페이서(140)는 L형 스페이서로 형성될 수 있다. 제2 측벽 스페이서(140, 150)의 구조는 도면에 도시된 경우에 한정되지 않으며, 제2 측벽 스페이서(140, 150)가 단일 스페이서로 형성될 수 있음은 물론이다.
리세스 보상막(170)은 제2 측벽 스페이서(140, 150)와 기판(100) 사이에 개재된다. 도면에 도시된 바와 같이, 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)의 외측벽에 정렬되어 형성될 수 있다. 다시 말하면, 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)의 하부에 형성되되, 제2 측벽 스페이서(140, 150)의 외측벽보다 돌출되지 않도록 형성될 수 있다. 또는, 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)의 하부에 형성되되, 에피택셜층(180)과 접하여 형성될 수 있다.
에피택셜층(180)은 리세스 보상막(170)에 접하여 형성된다. 에피택셜층(180)은 예를 들어, SiGe를 포함할 수 있다. SiGe를 이용하여 에피택셜층(180)이 형성되는 경우, Si와 Ge 간의 격자 길이 차이로 인하여 기판(100)의 채널 영역에 스트레스가 인가될 수 있다. 채널 영역에 인가되는 스트레스로 인해 반도체 장치의 성능이 향상될 수 있다. 이 때, 에피택셜층(180)은 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다. 또한, 도면으로는 도시하지 않았으나, 에피택셜층(180)은 기판(100)의 표면보다 돌출되도록 형성될 수 있다.
도 2를 참조하여, 리세스 보상막(170)을 포함한 본 발명의 반도체 집적 회로 장치의 구조에 대하여 더욱 구체적으로 살펴본다.
도면에 도시된 바와 같이, 리세스 보상막(170)의 상면은 게이트 구조(110, 120)가 배치된 기판(100)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 다시 말하면, 기판(100)의 상부 표면은 게이트 구조(110, 120), 더욱 구체적으로 게이트 절연막(110)의 하면, 제1 측벽 스페이서(130)의 하면, 및 리세스 보상막(170)의 하면을 따르는 프로파일을 가질 수 있다. 이 때, 게이트 구조(110, 120)와 접하는 기판(100)의 상면, 제1 측벽 스페이서(130)와 접하는 기판(100)의 상면, 및 제2 측벽 스페이서(140, 150)와 접하는 리세스 보상막(170)의 상면은 실질적으로 동일한 평면 상에 위치할 수 있다. 이에 따라, 게이트 구조(110, 120)의 하면, 제1 측벽 스페이서(130)의 하면, 및 제2 측벽 스페이서(140, 150)의 하면은 실질적으로 동일한 평면 상에 형성될 수 있다.
제2 측벽 스페이서(140, 150)의 하부에는 제1 깊이(D1)를 가지는 제1 리세스 영역(170r)이 형성될 수 있다. 제1 리세스 영역(170r)은 예를 들어, 반도체 집적 회로 장치를 제조하는 공정 중에, 게이트 구조(110, 120) 및 제1 측벽 스페이서(130)가 형성된 후 기판(100) 내부에 불순물을 주입하기 위한 마스크 형성 공정, 이온 주입 공정, 및 마스크 제거 공정 등을 거지면서 기판(100)의 일부가 손실되면서 생성될 수 있다. 제1 리세스 영역(170r)은 리세스 보상막(170)에 의해 매립될 수 있으며, 리세스 보상막(170)은 Si 및 Ge 중 적어도 하나를 포함하는 물질로 매립될 수 있다.
제2 리세스 영역(180r)은 제1 리세스 영역(170r)에 인접하되, 제1 리세스 영역(170r)보다 게이트 구조(110, 120)로부터 이격되고, 제2 깊이(D2)를 가질 수 있다. 이 때, 제2 깊이(D2)는 제1 깊이(D1)보다 크다. 제2 리세스 영역(180r)은 에피택셜층(180)에 의해 매립될 수 있다. 또한, 에피택셜층(180)은 예를 들어, SiGe를 포함할 수 있다.
도 2에 도시된 바와 같이, 에피택셜층(180)은 게이트 구조(110, 120) 방향으로 돌출된 팁(tip) 영역(182)을 포함할 수 있다. 이 때, 팁 영역(182)은 게이트 구조(110, 120)가 배치된 기판(100)의 상면으로부터 제3 깊이(D3)에 배치되고, 리세스 보상막(170)의 상면으로부터 제4 깊이(D4)에 배치될 수 있다. 이 때, 제3 깊이(D3)와 제4 깊이(D4)는 서로 동일한 값을 가질 수 있다.
상술한 바와 같이, 제1 리세스 영역(170r)은 리세스 보상막(170)에 의해 매립될 수 있다. 이에 따라, 에피택셜층(180)의 팁 영역(182)이 채널 영역에 상대적으로 인접하게 형성될 수 있다. 더욱 구체적으로, 제2 측벽 스페이서(140, 150)가 배치되는 영역의 기판(100)의 표면이 제1 깊이(D1)로 리세스되었지만, 리세스 보상막(170)이 제1 리세스 영역(170r)을 채움으로써, 기판(100)의 표면이 리세스되지 않은 상태와 실질적으로 동일한 효과를 가질 수 있다.
또 다른 관점에서, 리세스 보상막(170)이 형성됨에 따라, 에피택셜층(180)의 팁 영역(182)이 상대적으로 상부에 형성될 수 있다. 다시 말하면, 리세스 보상막(170)이 형성된 경우, 일정한 깊이의 에피택셜층에 대하여, 리세스 보상막(170)의 두께만큼 에피택셜층(180)의 상부 표면이 상승하여 형성될 수 있다. 이에 따라, 에피택셜층(180)의 팁 영역(182)도 상대적으로 상부에 형성될 수 있다. 즉, 반도체 집적 회로 장치의 구동 능력 향상의 중요한 요소 중 하나인 팁 영역(182)과 채널 사이의 거리가 더욱 인접하여 형성되어, 소자의 성능을 향상시키는 장점이 있다.
이하, 도 3 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로의 제조 방법을 설명한다. 도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 편의를 위하여, 상술한 구성 요소와 실질적으로 동일한 내용에 대한 설명은 생략하거나 간략히 한다.
먼저, 도 3을 참조하여, 기판(100)을 제공하고, 기판(100) 상에 게이트 구조(120, 130)를 형성하고, 게이트 구조(110, 120)의 양 측벽에 제1 측벽 스페이서(130)를 형성하고, 제1 측벽 스페이서(130)에 정렬된 저농도 소오스/드레인 영역을 형성할 수 있다.
더욱 구체적으로, 기판(100) 상에 게이트 절연용 절연막 및 게이트 전극용 도전막을 차례로 증착한 후, 이를 패터닝하여 게이트 절연막(110)과, 게이트 전극(120)을 형성할 수 있다. 게이트 절연막(110)은 예를 들어 화학 기상 증착법, 열산화법 또는 스퍼터링(sputtering)의 방법으로 증착할 수 있다. 게이트 전극(120)은 도전체로써, n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드층, 또는 금속 질화막 등을 하나 이상 적층하여 형성할 수 있다. 이 때, 게이트 전극(120)에 포함된 금속은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 또는 탄탈늄(Ta) 등일 수 있다.
제1 측벽 스페이서(130)는 예를 들어, 게이트 구조(110, 120)가 형성된 기판(100) 상에 측벽 스페이서용 스페이서층(미도시)을 형성하고, 이방성 식각을 진행하여 형성할 수 있다. 제1 측벽 스페이서(130)는 예를 들어, 질화물 또는 산화물 등으로 형성할 수 있다.
제1 불순물 영역(162)은 제1 측벽 스페이서(130)를 마스크로 이온 주입 공정을 진행하여 형성할 수 있다. 다만, 도면에 도시된 바와 같이, 후속 공정, 예를 들어 열처리 공정 등을 진행하여 제1 불순물 영역(162)을 제1 측벽 스페이서(130)의 안쪽, 다시 말하면 게이트 구조(110, 120) 측으로 확산시킬 수 있다.
도면으로 도시하지는 않았으나, 이온 주입 공정을 진행할 때, 목적하는 영역에 원하는 불순물을 선택적으로 주입하기 위해서 기판(100) 상에 마스크 패턴, 예를 들어 포토레지스트 패턴을 형성할 수 있다. 즉, 기판(100)에 대하여 포토레지스트 도포 공정, 패터닝 공정, 및 애슁(ashing) 공정 등을 포함하는 사진 식각 공정과, 이온 주입 공정 등을 수행함에 따라, 기판(100) 표면의 일부가 손실될 수 있다. 즉, 도 3에 도시된 바와 같이, 기판(100) 표면에 제1 리세스 영역(170r)이 형성될 수 있다.
이어서, 도 4를 참조하여, 제1 리세스 영역(170r)을 리세스 보상막(170)으로 매립한다.
예를 들어, Si 및 Ge 중 적어도 하나를 포함하는 물질로 제1 리세스 영역(170r)을 매립할 수 있다. 도면에 도시된 바와 같이, 리세스 보상막(170)의 상면이 게이트 구조(110, 120)가 형성된 영역의 기판(100)의 상면과 실질적으로 동일한 평면을 포함하도록 형성할 수 있다. 몇몇 다른 실시예에서, 리세스 보상막(170)의 상면이 게이트 구조(110, 120)가 형성된 영역의 기판(100)의 상면보다 돌출되도록 형성할 수도 있다.
이어서, 도 5를 참조하여, 제2 측벽 스페이서(140, 150)를 형성하고, 제2 측벽 스페이서(140, 150)를 마스크로 제2 불순물 영역(164)을 형성할 수 있다.
더욱 구체적으로, 제1 리세스 영역(170r)을 매립한 리세스 보상막(170) 상에 제2 측벽 스페이서(140, 150)를 형성할 수 있다. 제2 측벽 스페이서(140, 150)가 제1 서브 스페이서(140)와 제2 서브 스페이서(150)를 포함할 수 있음은 상술한 바와 같다. 제1 서브 스페이서(140)와 제2 서브 스페이서(150)의 형성 방식은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 유추할 수 있는 다양한 방식을 포함할 수 있다.
제2 불순물 영역(164)은 제2 측벽 스페이서(140, 150)를 마스크로 불순물 이온 주입 공정을 수행하여 형성할 수 있다. 상술한 바와 같이, 제2 불순물 영역(164)은 제1 불순물 영역(162)보다 더 높은 도핑 농도로, 더 깊은 영역으로 형성할 수 있다.
이어서, 도 6을 참조하여, 리세스 보상막(170)에 접하는 제2 리세스 영역(180r)을 형성한다.
더욱 구체적으로, 제2 측벽 스페이서(140, 150)를 마스크로 하여 리세스 보상막(170) 및 기판(100)을 식각하여 제2 리세스 영역(180r)을 형성할 수 있다. 이 때, 제2 리세스 영역(180r)을 형성함에 있어서, 적어도 한 차례 이상의 식각 공정을 진행할 수 있다. 예를 들어, 1차로 건식 식각을 진행하여 프리 리세스를 형성하고, 2차로 습식 식각을 형성하여 제2 리세스 영역(180r)을 완성할 수 있다. 이 때, 습식 식각에 이용한 식각액이 기판(100)의 결정면을 따라서 식각을 하기 때문에, 습식 식각을 수행한 결과, 제2 리세스 영역은 육각형 프로파일 (또는 시그마 형상(sigma shape))을 가질 수 있다. 예를 들어, TMAH(Tetramethylammonium hydroxide) 또는 수산화암모늄을 식각액으로 사용할 수 있다.
다시 말하면, 도 6에 도시된 바와 같이, 제2 리세스 영역(180r)이 게이트 구조(110, 120) 방향으로 돌출된 팁 영역(182)을 포함하는 프로파일을 가질 수 있다. 상술한 바와 같이, 제2 리세스 영역(180r)을 형성하기 위한 식각을 기판(100) 상에 형성된 리세스 보상막(170)의 상면으로부터 시작하였기 때문에, 목적하는 깊이를 가지는 리세스를 형성하더라도 리세스 보상막(170)의 두께만큼 팁 영역(182)의 깊이가 상승하여 배치될 수 있다. 이 때, 팁 영역(182)의 깊이라고 함은, 게이트 구조(110, 120)가 형성된 기판(100)의 상면으로부터 팁 영역(182)까지의 수직 거리를 의미할 수 있다.
다시 도 1을 참조하여, 제2 리세스 영역(180r)을 매립하여 에피택셜층(180)을 형성한다.
에피택셜층(180)은 SiGe를 포함할 수 있다. 더욱 구체적으로, 에피택셜층(180)은 Si를 포함하는 소스 가스, Ge를 포함하는 소스 가스, 및 SiGe를 포함하는 소스 가스 중 적어도 하나를 포함하는 가스를 이용하여 에피택셜층(180)을 형성할 수 있다. 이 때, 에피택셜층(180)을 형성하는 것은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth)을 이용할 수 있다. 상술한 바와 같이, 채널 영역에서 에피택셜층(180)의 팁 영역(182)까지의 거리가 반도체 집적 회로 장치의 성능을 결정하는 요소 중 하나이므로, 팁 영역(182)을 상대적으로 상승하여 형성함에 따라 소자의 성능을 향상시킬 수 있다.
이어서, 도 7을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 설명한다. 도 7은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 하나의 측벽 스페이서를 포함하며, 제1 불순물 영역을 게이트 구조에 정렬하여 형성한다는 점에서 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 구별된다. 설명의 편의를 위해, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 실질적으로 동일한 구성 요소에 대한 설명은 생략하거나 간략화한다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 기판(100), 게이트 구조(110, 120), 측벽 스페이서(230), 리세스 보상막(270), 및 에피택셜층(280)을 포함한다.
측벽 스페이서(230)는 게이트 구조(110, 120)의 양 측벽에 형성되며, 예를 들어, 산화막 또는 질화막일 수 있다. 제1 불순물 영역(162)은 게이트 구조(110, 120)에 정렬되어 형성될 수 있으며, 제2 불순물 영역(164)은 측벽 스페이서(230)에 정렬되어 형성될 수 있다. 앞선 실시예들과 마찬가지로, 도면에 도시된 바와 같이, 제1 및 제2 불순물 영역(160)은 후속 열 처리 공정 등에 의해 게이트 전극(120) 쪽으로 확산되어 형성될 수 있다.
리세스 보상막(270)은 측벽 스페이서(230)와 기판(100) 사이에 개재된다. 리세스 보상막(270)은 측벽 스페이서(230)의 외측벽에 정렬되어 형성될 수 있다. 다시 말하면, 리세스 보상막(270)은 측벽 스페이서(230)의 하부에 형성되되 측벽 스페이서(230)의 외측벽보다 돌출되지 않도록 형성될 수 있다. 또는, 리세스 보상막(270)은 측벽 스페이서(230)의 하부에 형성되되, 에피택셜층(280)과 접하여 형성될 수 있다.
상술한 바와 같이, 측벽 스페이서(230)를 형성하기 전에, 불순물 영역을 형성하기 위한 마스크 형성 공정, 이온 주입 공정, 및 마스크 제거 공정 등을 거지면서 기판(100)의 일부가 손실되면서 제1 리세스 영역(270r)이 형성될 수 있다. 즉, 제1 리세스 영역(270r)은 측벽 스페이서(230) 하부에 형성될 수 있다.
제1 리세스 영역(270r)을 매립하는 리세스 보상막(270)을 포함함으로써, 에피택셜층(280)이 리세스 보상막(270)의 두께만큼 상승되어 형성될 수 있다. 다시 말하면, 리세스 보상막(270)의 상면은 게이트 구조(110, 120)가 배치된 기판(100)의 상면과 동일 평면 상에 위치할 수 있다. 리세스 보상막(270)의 형성과, 이에 따른 에피택셜층(280) 및 팁 영역(282)의 상승 배치에 대해서는 앞선 실시예에서 충분히 설명했으므로, 이에 대한 구체적인 설명은 생략한다.
이어서, 도 8을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치를 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 단면도이다.
본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치는, 기판이 제1 영역 및 제2 영역을 포함하며, 리세스 보상막이 제1 영역과 제2 영역에서 서로 다르게 형성된다는 점에서 상술한 실시예들과 구별된다. 설명의 편의를 위하여 앞선 실시예들에서 설명한 내용과 실질적으로 동일한 내용은 그 구체적인 설명을 생략하거나 간략화한다.
도 8을 참조하면, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함하고, 제1 영역(I) 및 제2 영역(II)에 각각 게이트 구조(110, 120)가 형성된다.
더욱 구체적으로, 제1 영역(I) 상에는 PMOS 트랜지스터가, 제2 영역(II) 상에는 NMOS 트랜지스터가 형성될 수 있다. 따라서, 에피택셜층(180)은 제1 영역(I)에만 선택적으로 형성될 수 있다.
도 8에 도시된 바와 같이, 제1 영역(I)의 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)에 정렬되어 형성되고, 제2 영역(II)의 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)보다 돌출되어 기판(100) 표면 상에 연장되어 형성될 수 있다. 에피택셜층(180)을 PMOS 트랜지스터의 성능 향상을 위한 목적으로 형성하는 경우, 에피택셜층(180)은 기판(100)의 제1 영역(I), 즉 PMOS 트랜지스터가 형성되는 영역에 선택적으로 형성될 수 있다.
에피택셜층(180)은 제2 측벽 스페이서(140, 150)를 마스크로 형성된 제2 리세스 영역(180r)을 매립하여 형성되므로, 제1 영역(I)의 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)에 정렬되어 형성될 수 있다. 나아가, 에피택셜층(180)은 리세스 보상막(170)과 접하여 형성될 수 있다. 이에 대응하여, 제2 영역(II), 즉 NMOS 트랜지스터가 형성되는 영역에 에피택셜층(180)을 형성하지 않는 경우, 제1 리세스 영역(170r)을 매립한 리세스 보상막(170)은 기판(100) 표면 상에 연장되어 형성될 수 있다. 이에 따라, 제2 영역(II)의 리세스 보상막(170)은 제2 측벽 스페이서(140, 150)보다 돌출되어 형성될 수 있다.
상술한 바와 같이, 제2 측벽 스페이서(140, 150)를 형성하기 전에, 불순물 영역을 형성하기 위한 마스크 형성 공정, 이온 주입 공정, 및 마스크 제거 공정 등을 거지면서 기판(100)의 일부가 손실되면서 제1 리세스 영역(170r)이 형성될 수 있다. 즉, 제1 리세스 영역(170r)은 제2 측벽 스페이서(140, 150) 하부에 형성될 수 있다. 또한, 제1 리세스 영역(170r)을 매립하는 리세스 보상막(170)을 포함함으로써, 에피택셜층(180)이 리세스 보상막(170)의 두께만큼 상승되어 형성될 수 있다. 다시 말하면, 리세스 보상막(170)의 상면은 게이트 구조(110, 120)가 배치된 기판(100)의 상면과 동일 평면 상에 위치할 수 있다. 리세스 보상막(170)의 형성과, 이에 따른 에피택셜층(180) 및 팁 영역(182)의 상승 배치에 대해서는 앞선 실시예에서 충분히 설명했으므로, 이에 대한 구체적인 설명은 생략한다.
상술한 본 발명의 실시예들에 따른 반도체 집적 회로 장치의 제조 방법에 관한 내용은, 도 3 내지 도 6을 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 관한 내용으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자라면 용이하게 유추할 수 있으므로, 그 구체적인 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 게이트 절연막
120: 게이트 전극 130, 140, 150, 230: 측벽 스페이서
160: 불순물 영역 170, 270: 리세스 보상막
170r, 270r: 제1 리세스 영역
180r, 280r: 제2 리세스 영역
180, 280: 에피택셜층 182, 282: 팁 영역

Claims (10)

  1. 기판;
    상기 기판 상에 형성되고 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조;
    상기 게이트 구조의 양 측벽에 형성된 제1 측벽 스페이서;
    상기 제1 측벽 스페이서 상에 형성된 제2 측벽 스페이서;
    상기 제2 측벽 스페이서와 상기 기판 사이에 개재된 리세스 보상막; 및
    상기 리세스 보상막에 접하여 형성된 에피택셜층을 포함하는 반도체 소자.
  2. 제 1항에 있어서, 상기 리세스 보상막의 상면은,
    상기 게이트 구조가 배치된 상기 기판의 상면과 동일 평면 상에 위치하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 에피택셜층은 상기 게이트 구조 방향으로 돌출된 팁(tip) 영역을 포함하되,
    상기 팁 영역은 상기 게이트 구조가 배치된 상기 기판의 상면으로부터 제1 깊이에 배치되고,
    상기 팁 영역은 상기 리세스 보상막의 상면으로부터 제2 깊이에 배치되되,
    상기 제1 깊이와 상기 제2 깊이는 서로 동일한 반도체 소자.
  4. 제 1항에 있어서,
    상기 기판은 상기 제2 측벽 스페이서 하부에 제1 깊이로 형성된 제1 리세스 영역을 포함하고,
    상기 제1 리세스 영역은 상기 리세스 보상막에 의해 매립된 반도체 소자.
  5. 제4 항에 있어서,
    상기 기판은 상기 제1 리세스 영역에 인접하되 상기 제1 리세스 영역 보다 상기 게이트 구조로부터 이격되고, 상기 제1 깊이보다 깊은 제2 깊이로 형성된 제2 리세스 영역을 포함하고,
    상기 제2 리세스 영역은 상기 에피택셜층에 의해 매립된 반도체 소자.
  6. 제1 항에 있어서,
    상기 리세스 보상막은 Si 및 Ge 중 적어도 하나를 포함하는 반도체 소자.
  7. 기판;
    상기 기판 상에 형성되고 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조;
    상기 게이트 구조의 양 측벽에 형성된 측벽 스페이서;
    상기 측벽 스페이서와 상기 기판 사이에 개재된 리세스 보상막; 및
    상기 리세스 보상막에 접하여 형성된 에피택셜층을 포함하는 반도체 소자.
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조;
    상기 게이트 구조의 양 측벽에 형성된 제1 측벽 스페이서;
    상기 제1 측벽 스페이서 상에 형성된 제2 측벽 스페이서;
    상기 제2 측벽 스페이서와 상기 기판 사이에 개재된 리세스 보상막; 및
    상기 리세스 보상막에 접하여 형성된 에피택셜층을 포함하되,
    상기 제1 영역의 상기 리세스 보상막은 상기 제2 측벽 스페이서에 정렬되어 형성되고,
    상기 제2 영역의 상기 리세스 보상막은 상기 제2 측벽 스페이서 보다 돌출되어 상기 기판 표면 상에 연장되어 형성된 반도체 소자.
  9. 제8 항에 있어서,
    상기 에피택셜층은 상기 제1 영역에만 선택적으로 형성된 반도체 소자.
  10. 제8 항에 있어서, 상기 리세스 보상막의 상면은,
    상기 게이트 구조가 배치된 상기 기판의 상면과 동일 평면 상에 위치하는 반도체 소자.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8222673B2 (en) * 2010-06-08 2012-07-17 International Business Machines Corporation Self-aligned embedded SiGe structure and method of manufacturing the same
US8383485B2 (en) 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
CN103545202B (zh) * 2012-07-10 2016-02-17 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其形成方法
CN103545204B (zh) * 2012-07-10 2016-06-29 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的制作方法
CN103632943A (zh) * 2012-08-24 2014-03-12 中国科学院微电子研究所 半导体器件制造方法
CN103871887B (zh) * 2012-12-18 2016-10-05 中芯国际集成电路制造(上海)有限公司 Pmos晶体管、nmos晶体管及其各自的制作方法
CN103915343B (zh) * 2013-01-08 2016-08-31 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US8735241B1 (en) * 2013-01-23 2014-05-27 Globalfoundries Inc. Semiconductor device structure and methods for forming a CMOS integrated circuit structure
US9245955B2 (en) * 2013-06-28 2016-01-26 Stmicroelectronics, Inc. Embedded shape SiGe for strained channel transistors
CN117457724A (zh) * 2022-07-18 2024-01-26 长鑫存储技术有限公司 半导体结构及制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US7863197B2 (en) * 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US8361895B2 (en) * 2008-09-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junctions using atomic-layer doping

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