KR20150044412A - 매립된 절연체층을 가진 finfet 및 그 형성 방법 - Google Patents

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Abstract

FinFET에 적합하며, 매립된 절연체층을 가지는 핀 구조가 개시된다. 예시적인 실시형태에서, 반도체 디바이스는 제1 반도체 재료를 가지며, 상부에 핀 구조가 형성된 기판을 구비한다. 핀 구조는 상기 기판에 근접한 하부 영역과, 상기 하부 영역에 배치된 제2 반도체 재료와, 상기 제2 반도체 재료 상에 배치된 제3 반도체 재료와, 상기 제2 반도체 재료 상에 선택적으로 배치되어, 상기 핀 구조의 채널 영역을 전기적으로 격리하고, 또한 상기 채널 영역에 변형을 가하는 절연 재료를 포함한다. 반도체 디바이스는 핀 구조에 인접하게 배치된 격리 특징부를 더 구비한다.

Description

매립된 절연체층을 가진 FINFET 및 그 형성 방법{FINFET WITH BURIED INSULATOR LAYER AND METHOD FOR FORMING}
본 개시는 일반적으로 IC 디바이스 제조에 관한 것으로, 보다 상세하게는, 매립된 절연층을 갖는 FinFET 및 그 형성 방법에 관한 것이다.
반도체 산업이, 더 높은 디바이스 밀도, 더 높은 성능, 낮은 비용을 추구하여 나노미터 기술 프로세스 노드들로 진행되어 감에 따라, 제조 및 설계 사안(issue) 양자로부터의 문제점은 회로 설계자들이 향상된 성능을 전달하기 위한 신규한 구조를 생각해 내도록 동기를 부여하였다. 연구(inquiry)에 대한 하나의 방안은 FinFET(fin-like field effect transistor)와 같은 3차원 설계를 개발하는 것이다. FinFET는 기판 밖으로 밀려 나가고 게이트로 밀려 들어오는 통상의 평면 디바이스로서 생각되어질 수 있다. 일반적인 FinFET는 기판의 몸체로부터 상부로 연장되는 얇은 “핀(fin)”(또는 핀 구조) 상에 제조되며, 기판 상에 핀 재료를 퇴적하고, 기판의 논-핀(non-fin) 영역을 에칭하거나, 이들의 조합에 의해 형성될 수 있다. FET의 채널은 이러한 수직 핀에 형성되고, 게이트는 핀에 걸쳐서 제공된다(예를 들어, 둘러쌈). 핀 주위의 게이트를 둘러싸는 것은 채널 영역과 게이트 사이의 접촉 영역을 증가시키고, 게이트가 양 측면으로부터 채널을 제어하는 것을 허용한다. 이는 전류 흐름을 증가시키고, 짧은 채널 영향을 감소시키고, 다른 이점들을 제공할 수 있다.
FinFET 및 다른 비평면 디바이스에 내재되는 복잡성으로 인해, 평면 트랜지스터를 제조하는데 이용되는 많은 기술이, 비평면 디바이스를 제조하는데 이용가능하지 않다. 단지 일례로서, 매립된 절연체층은 디바이스들을 격리하고 기생 커패시턴스를 낮추는데 이용된다. 그러나, 매립된 절연체층을 가진 반도체 기판을 형성하기 위한 많은 종래의 기술들은, FinFET 디바이스들을 이용하는데 매우 적합하지 않다. 따라서, 기존의 제조 기술은 일반적으로 평면 디바이스에 대하여 적절하지만, 계속 증가하는 설계 필요조건을 계속해서 충족시키기 위하여, 추가적인 발전이 요구된다.
본 개시는 첨부 도면과 함께 읽혀 질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준적인 실행에 따르면, 여러 가지 특징부(feature)가 동일한 축적으로 그려지지 않고 단지 예시적인 목적을 위하여 이용된다는 점이 강조된다. 실제로, 여러 가지 특징부들의 치수는 논의의 명확화를 위하여 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 여러 가지 양태들에 따른 워크피스의 일부에 대한 사시도이다.
도 2는 본 개시의 여러 가지 양태들에 따른 매립 절연체층을 가진 핀 구조를 구비한 워크피스를 형성하기 위한 방법의 흐름도이다.
도 3a 내지 도 13b는 본 개시의 여러 가지 양태들에 따른 매립 절연체층을 가진 핀 구조를 형성하기 위한 방법이 진행되는 워크피스의 일부에 대한 횡단면도이다.
도 14는 본 개시의 여러 가지 양태들에 따른 매립 절연체층을 가진 핀 구조를 구비한 워크피스를 형성하기 위한 방법의 흐름도이다.
도 15a 내지 도 19b는 본 개시의 여러 가지 양태들에 따른 매립 절연체층을 가진 핀 구조를 형성하기 위한 방법이 진행되는 워크피스의 일부에 대한 횡단면도이다.
본 개시는 일반적으로 IC 디바이스 제조에 관한 것으로, 보다 상세하게는, 매립된 절연층을 갖는 FinFET 및 그 형성 방법에 관한 것이다.
이하의 개시는, 본 개시의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들 또는 예들을 제공한다. 구성요소들 및 방식들의 특정 예들은 본 개시를 간략화하기 위하여 이하에 설명된다. 이들은, 물론, 단지 일례이며, 제한적인 것으로 의도되지 않는다. 예를 들어, 후속되는 설명에서의 제2 특징부 위에 또는 그 특징부에 제1 특징부를 형성하면, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시형태들을 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉되지 않도록, 부가적인 특징부들이 제1 및 제2 특징부 사이에 형성될 수 있는 실시형태들을 포함할 수도 있다. 또한, 본 개시는 여러 가지 일례들에서 참조 숫자 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 그 자체로, 논의된 여러 가지 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
또한, 또한, “밑에”, “아래”, “더 아래”, “위”, “더 위” 등과 같은 공간상 상대적인 용어들은, 도면들에 예시된 바와 같이, 설명의 편의를 위해 다른 소자(들) 또는 특징부(들)에 대한 하나의 소자 또는 특징부의 관계를 설명하기 위하여 본 명세서에 이용될 수 있다. 공간상 상대적인 용어들은, 도면들에 도시된 방향에 더하여 사용 또는 동작 중인 디바이스의 상이한 방향들을 포함하도록 의도된다. 예를 들어, 도면들에서의 디바이스가 회전되면, 다른 소자들 또는 특징부들“아래”또는 “밑에”있는 것으로 설명된 소자들은, 그 후에 다른 소자들 또는 특징부들“위”로 지향되게 된다. 이에 따라, “아래”라는 예시적인 용어는 위 및 아래의 방향 모두를 포함할 수 있다. 장치는 이와 다르게 지향(90도 회전 또는 다른 방향)될 수 있고, 본 명세서에 사용된 공간상 상대적인 기술어(descriptor)는 마찬가지로 이에 따라 해석될 수도 있다.
도 1은 본 개시의 여러 가지 양태들에 따른 워크피스(100)의 일부의 사시도이다. 도 1은 본 개시의 개념을 명확하게 하기 위하여 그리고 그 개념을 더 잘 나타내기 위하여 간략화되어 있다. 부가적인 특징부들은 워크피스(100)에 통합될 수 있고, 이하에 설명된 특징부들 중 일부는 워크피스(100)의 다른 실시형태들에 대하여 대체 또는 삭제될 수도 있다.
워크피스(100)는 상부에 형성된 하나 이상의 핀 구조(104)들을 가진 기판(102) 또는 웨이퍼를 포함한다. 핀 구조(104)들은 어떤 융기된(raised) 특징부를 나타내는 반면에, 예시된 실시형태들은 FinFET 핀 구조(104)를 포함하며, 또한 실시형태들은, 기판(102) 상에 다른 융기된 능동형 및 수동형 디바이스들을 포함한다. 아래에 더욱 상세히 설명된 바와 같이, 핀 구조(104)는 여러 가지 증착, 포토리소그래피 및/또는 에칭 프로세스들을 포함하는 임의의 적절한 프로세스에 의해 형성된다. 복수의 평행한 핀 구조(104)들은 유사한 방식으로 형성될 수 있음을 이해할 수 있다. 핀 구조(104)들은 격리 특징부(106)들에 의해 분리되어 전기적으로 격리된다. 그러나, 알 수 있는 바와 같이, 전류 경로는, 핀 구조(104)의 수직축을 통하여 기판(102)의 몸체까지 여전히 존재한다. 여러 가지 실시형태들에서, 본 개시의 방법들 및 구조들은, 기판(102)의 몸체로부터 핀 구조(104)의 채널 영역을 절연하는 반도체 산화물(예컨대, 실리콘 산화물 및/또는 게르마늄 산화물)을 포함한다.
명료화를 위하여, 도 1은 워크피스(100)의 2개의 횡단면(평면(108) 및 평면(110))을 나타낸다. 핀 구조(104)들 및 워크피스(100)를 형성하는 여러 가지 예시적인 방법들은, 평면(108 및 110)을 따라 취해진 단면들을 포함하는 이하의 도면들을 참조하여 설명된다.
도 2는 본 개시의 여러 가지 양태들에 따른 매립된 절연체층을 가진 핀 구조(104)를 구비한 워크피스(100)를 형성하기 위한 방법(200)의 흐름도이다. 부가적인 단계들은 방법(200) 전, 방법(200) 동안 및 방법(200) 이후에 제공될 수 있고, 서술된 단계들의 일부는 방법의 다른 실시형태들을 위하여 대체되거나 또는 제거될 수 있음을 이해해야 한다. 도 3a 및 도 13b는 본 개시의 여러 가지 양태들에 따른 매립된 절연체층을 가진 핀 구조(104)를 형성하기 위한 방법(200)이 진행되는 워크피스(100)의 일부에 대한 횡단면도이다. 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a - 도 12d 및 도 13a는 제1 횡단면(108)에 따라 취해진 단면도이다. 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 13b는, 제2 횡단면(110)을 따라 취해진 단면도이다. 도 3a 내지 도 13b는 본 개시의 개념들을 명료하게 하고 그 개념들을 더 잘 나타내기 위하여 간략화되어 있다.
먼저 도 2의 블록 202 및 도 3a 및 도 3b를 참조하면, 기판(102)이 수용된다. 이하에 상세히 설명되는 바와 같이, 핀 구조(104)들은 기판(102) 상에 형성된다. 이렇게 행함으로써, 반도체 산화물은, 기판으로부터 그리고 서로에 대하여 핀 구조(104)들을 전기적으로 격리하도록 핀 구조(104) 내에 형성될 수 있다. 이는 핀 구조(104) 상에 형성되는 디바이스들의 디바이스 누설을 감소시킨다. 부가적으로, 반도체 산화물의 임의의 구성들이 핀 구조(104)의 채널 영역에 변형(strain)을 발생시킨다는 점이 또한 발견되었다. 반도체 산화물은 적절한 조건 하에서 형성될 때, 연관된 디바이스 전반에 걸쳐 캐리어 이동도를 향상시키는데 이용될 수 있다. 반도체 산화물의 형성을 조정함으로써, 디바이스 성능이 향상될 수 있고, 일부 실시형태들에서, 반도체 산화물의 다수의 프로파일들은 단일 기판(102) 상에 생성될 수 있고, 각각은 각각의 디바이스들을 향상시키기 위하여 선택된다.
일반적으로, 채널 변형은 디바이스 누설이 증가됨에 따라 전기적 성능을 향상시킨다. 선택적 변형은 디바이스의 고유한 특성에 기초하여 디바이스들에 적용될 수 있다. 예컨대, 더 작은 임계 치수들을 가진 IC 디바이스들은, 성능 조건을 충족시키기 위하여 더 큰 캐리어 이동도를 요구할 수도 있고, 더 큰 캐리어 이동도를 제공하기 위하여 채널 영역이 변형된 상태로 형성될 수도 있다. 선택적 변형은 또한 애플리케이션에 기초하여 디바이스들에 적용될 수도 있다. 예컨대, 전체 성능에 중요한 IC 디바이스들은, 성능이 중요하지 않은 디바이스들보다 더 높은 변형을 위하여 설계될 수 있다. 디바이스들은 또한 디바이스 타입에 기초하여 변형된 채널에 대하여 선택될 수 있다. 종래의 평면 디바이스들에서는, 채널 영역 상의 압축 변형은 일반적으로 pMOS 디바이스들의 캐리어 이동도를 향상시키는 반면에, 인장 변형은 nMOS 디바이스들의 캐리어 이동도를 향상시킨다. 본 방법(200)에 의해 형성된 반도체 산화물은, 산화물을 형성하는 것이 한정된 공간 내에서 확장을 야기하기 때문에 압축 변형을 가하도록 예상될 수 있다. 그러나 뜻밖에, 이러한 변형은 인장 변형의 특징을 더 많이 가지며, 실제로 pMOS 디바이스들보다 nMOS 디바이스들의 캐리어 이동도를 향상시킨다. 따라서, 많은 실시형태들에서, 방법(200)은 nMOS 디바이스들에 대한 핀 구조(104)들에 선택적으로 적용된다. 많은 실시형태들에서, 디바이스 변형은, 디바이스 특성, 프로세싱 특성 및 성능 필요조건의 조합에 기초하여 선택된다. 핀 구조(104)들에 대한 변형 프로파일을 식별하기 위한 다른 기준은 양쪽 모두 고려되어 제공되어 있다. 도시된 실시형태들에서, 워크피스(100)의 도시된 부분 내의 핀 구조(104)들은 채널 변형을 증가시키는 반도체 산화물을 형성하기 위하여 지정된다.
도 3a 및 도 3b를 계속해서 참조하면, 기판(102)은 벌크 실리콘 기판을 포함한다. 대안적으로, 기판(102)은 결정질 구조에서의 실리콘 또는 게르마늄과 같은 기본적인 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨비소, 갈륨 인, 인화 인듐, 비화 인듐(indium arsenide) 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 허용가능한 기판(102)들은 또한 실리콘 온 인슐레이터(SOI) 기판을 포함한다. SOI 기판들은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 이용하여 제조된다.
기판(102)은 당해 분야에 알려진 설계 필요조건에 따라서 여러 가지 도핑된 영역들(예컨대, p형 웰 또는 n형 웰)을 포함할 수 있다. 도핑된 영역들은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 또는 이들의 조합으로 도핑된다. 도핑된 영역들은 직접적으로 기판(102) 상에, P-웰 구조에, N-웰 구조에, 이중-웰 구조에 형성되거나 또는 융기된(raised) 구조를 이용하여 형성될 수 있다. 반도체 기판(102)은 N형 금속 산화물 반도체 트랜지스터 디바이스(nMOS)를 위하여 구성된 영역들 및 P형 금속 산화물 반도체 트랜지스터 디바이스(pMOS)를 위하여 구성된 영역들과 같은 여러 가지 능동 영역들을 추가적으로 포함할 수 있다.
기판(102)은 기판(102) 상에 형성된 하나 이상의 층들을 포함할 수도 있다. 도시된 실시형태에서, 이러한 층들은 패드 층(302), 마스크 층(304) 및 포토레지스트 층(306)을 포함한다. 패드 층(302)은 기판(102)과 다른 재료 층들 사이의 접착층으로서 기능한다. 이에 따라, 패드 층(302)은 얇은 반도체 산화물 또는 반도체 질화물을 포함할 수 있다. 일부 실시형태들에서, 패드 층(302)은 에칭 정지층으로서 기능하기 위하여 인접한 재료 층들 및/또는 기판(102)으로부터의 조성에 있어서 상이하다. 마스크 층(304)은 리소그래픽 프로세스 동안에 하드 마스크로서 기능하며, 반도체 질화물 또는 반도체 산질화물을 포함할 수 있다. 패드 층(302)과 유사하게, 일부 실시형태들에서, 마스크 층(304)은 에칭 정지층으로서 기능하기 위하여 패드 층(302), 기판(102) 및/또는 다른 재료층들로부터의 조성에 있어서 상이하다.
예시적인 포토레지스트 층(306)은 광에 노출될 때 상기 층(306)이 특성 변화를 겪게 하는 포토레지스트 재료를 포함한다. 이러한 특성 변화는, 리소그래픽 패터닝으로 지칭되는 프로세스에서 포토레지스트 층(306)의 노출된 또는 노출되지 않은 부분들을 선택적으로 제거하는데 이용될 수 있다. 예시적인 패터닝 프로세스는 포토레지스트 층(306)의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 층(306) 현상, 린스 및 건조(예컨대, 하드 베이킹)을 포함한다. 대안적으로, 포토리소그래픽 프로세스는, 마스크없는 포토리소그래픽, 전자빔 기록 및 이온빔 기록과 같은 다른 방법들에 의해 구현, 추가 또는 대체될 수 있다. 도 3a 및 도 3b의 실시형태에서, 포토레지스트 층(306)은 격리 트렌치들의 세트를 규정하기 위하여 패터닝되어 있다.
도 2의 블록 204와 도 4a 및 도 4b를 참조하면, 에칭 프로세스는 격리 트렌치(402)들을 형성하기 위하여 기판(102) 상에 수행된다. 일부 실시형태들에서, 이는 마스크층(304) 및/또는 패드 층(302)의 (개구) 부분들을 통한 에칭을 포함한다. 블록 204 의 에칭은, 건식 에칭, 습식 에칭, 애싱 및/또는 다른 에칭 방법들(예컨대, 반응성 이온 에칭)과 같은 임의의 적절한 에칭 프로세스를 포함할 수 있다. 일부 실시형태들에서, 에칭은 각각이 특정한 재료를 타겟화하는 상이한 에칭 화합물을 이용한 복수의 에칭 단계들을 포함한다. 예컨대, 실시형태에서, 기판(102)은 불소계 에천트를 사용한 건식 에칭 프로세스를 이용하여 에칭된다. 블록 204의 에칭은, 기판(102)의 상면으로부터 기판(102) 내로 연장되는 임의의 적절한 폭 및 깊이를 가진 트렌치(402)들을 생성하도록 구성된다.
도 2의 블록 206 및 도 5a 및 도 5b를 참조하면, 격리 특징부(106)(예컨대, 얕은 트렌치 격리 특징부, 깊은 트렌치 격리 특징부 또는 다른 적절한 특징부)는 하나 이상의 트렌치(402)들 내에 형성될 수 있다. 일부 실시형태들에서, 격리 특징부(106)의 형성은 트렌치(402) 내에 라이너(liner)(도시되지 않음)를 퇴적하는 것을 포함한다. 라이너는 기판(102)과 격리 특징부(106) 사이의 인터페이스에서 결정질 결함들을 감소시킨다. 상기 라이너는 반도체 질화물, 반도체 산화물, 열 반도체 산화물, 반도체 산질화물, 고분자 유전체를 포함하는 임의의 적절한 재료 및/또는 다른 적절한 재료를 포함할 수 있고, 열적 성장, 원자층 증착(ALD), 화학적 기상 증착(CVD), HDP-CVD(high-density plasma), 물리적 기상 증착(PVD) 및/또는 다른 적절한 증착 프로세스들을 이용하여 형성될 수 있다. 일부 실시형태들에서, 라이너는 열적 산화 프로세스에 의해 형성된 종래의 열적 산화물 라이너를 포함한다. 일부 예시적인 실시형태들에서, 라이너는 HDP-CVD를 통하여 형성된 반도체 질화물을 포함한다.
격리 특징부를 형성하는 것은 또한 트렌치(402) 내에 충전 유전체(502)를 퇴적하는 것을 포함한다. 예시적인 충전 유전체(502)의 재료는, 반도체 산화물, 반도체 질화물, 반도체 산질화물, FSG(fluoride-doped silicate glass) 및/또는 로우-K 유전체 재료를 포함한다. 여러 가지 예시적인 실시형태들에서, 산화물 충전 유전체(502)는, HDP-CVD 프로세스, SACVD(sub-atmospheric CVD) 프로세스, HARP(high-aspect ratio process) 및/또는 스핀 온 프로세스를 이용하여 형성된다.
격리 특징부의 형성은, 또한 충전 유전체(502)의 퇴적에 이어서 화학적 기계적 연마/평탄화(CMP) 프로세스를 수행하는 것을 포함한다. 일부 실시형태들에서. 하드 마스크 층(예컨대, 마스크 층(304))은 연마 정지층으로서 이용된다. CMP 프로세스에 이어서, 마스크 층(304) 및/또는 패드 층(302)이 제거될 수 있다. 일부 실시형태들에서, 충전 유전체(502)의 퇴적 이후에 기판(102) 상에 열적 어닐링 프로세스가 수행된다.
도 2의 블록 208과 도 6a 및 도 6b를 참조하면, 핀 구조(104)의 일부는 격리 특징부(106)의 상면 아래로 리세스된다. 일부 이러한 실시형태들에서, 이방성 플라즈마 에칭 프로세스는, 격리 특징부(106)를 마스크로서 이용하여 핀 구조(104)의 기판 재료를 선택적으로 제거한다. 여러 가지 적절한 에칭 가스들은 CH, HBr, NF3, CF4 및 SF6를 포함한다. 이러한 에칭은 채널 캐비티를 형성하고, 핀 구조(104)의 하부 영역(602)을 규정한다.
도 2의 블록 210과 도 7a 및 도 7b를 참조하면, 제2 반도체 재료(702)는 하부 영역(602) 상에 퇴적된다. 제2 반도체 재료(702)는, 기판(102)의 반도체 재료로부터의 재료 및/또는 구조에 있어서 상이하게 될 수 있다. 예컨대, 기판(102)은 기본적인 반도체(예컨대, 결정질 실리콘)을 포함할 수 있는 반면에, 제2 반도체 재료(702)는 화합물 반도체(예컨대, 실리콘 게르마늄)를 포함할 수 있다. 산화물은 제2 반도체 재료(702) 상에 선택적으로 형성되기 때문에, 많은 실시형태들에서, 제2 반도체 재료(702)는 기판(102)과는 상이한 산화 특성을 가지도록 구성된다. 일부 이러한 실시형태들에서, 적어도 약 20%(원자 퍼센트)의 게르마늄을 가지는 SiGe를 구비하는 제2 반도체 재료(702)는, 이것이 결정질 실리콘 기판(102)보다 낮은 온도 및 이 기판(102)보다 더 짧은 지속 기간에서 산화되기 때문에 형성된다. 또한, 반도체 재료의 특정 구성들만이 핀 구조(104)의 채널 영역에 적절한 변형을 부여하는 방식으로 산화된다고 판정되었다. 45%(원자 퍼센트) 보다 더 큰 게르마늄 농도를 가진 SiGe는, 핀 구조(104) 상에 형성되는 채널을 전기적으로 절연시키지만 충분히 변형시키지 않는 산화 형성을 발달시킬 수 있다. 이에 따라서, 일부 실시형태들에서, 약 20%(원자 퍼센트) 내지 약 45%(원자 퍼센트)의 게르마늄 농도를 가지는 제2 반도체 재료(702)가 형성된다. 또 다른 예로서, 더 얇은 반도체 층들은 기판(102)의 몸체로부터 핀 구조(104)를 전기적으로 격리시키도록 충분한 산화물을 여전히 형성할 수 있지만, 이들은 적절한 변형을 부여하기에 충분한 산화물을 형성하지 못할 수 있다. 이에 따라서, 일부 실시형태들에서, SiGe를 구비하며, 약 30 nm 이상의 두께[마커(704)에 의해 표시되는 바와 같이 기판(102)의 상면에 수직하게 측정됨]를 가지는 제2 반도체 재료(702)는 적절한 전기적 격리 및 적절한 변형 양자를 생성할 수 있다.
제2 반도체 재료(702)는, 이 반도체 재료(702)가 산화될 때 전기적 격리 및 채널 변형 양자를 제공하기 위하여 본 개시의 원리에 따라서 퇴적된다. 하나의 이러한 실시형태에서, 약 20%(원자 퍼센트) 내지 약 45%(원자 퍼센트)의 게르마늄 농도를 가지는 실리콘 게르마늄 제2 반도체 재료(702)가, 약 400℃ 내지 약 800℃의 온도 및 약 1 Torr 내지 약 200 Torr의 압력에서 수행되는 LPCVD 프로세스에 의해 결정질 실리콘 기판(102) 상에 약 30 nm 이상의 두께로 성장된다. 적절한 LPCVD 가스는 SiH2CH, Silli, GeH4, HCl, B2H6 및 H2를 포함한다.
도 2의 블록 212를 참조하고, 도 7a 및 도 7b를 계속해서 참조하면, 핀 구조(104)의 중간 영역은 제2 반도체 재료(702) 상에 제3 반도체 재료(706)를 퇴적함으로써 형성된다. 제3 반도체 재료(706)는, 제2 반도체 재료(702) 및/또는 기판(102)으로부터의 재료 및/또는 구조에 있어서 상이하게 될 수 있다. 일부 이러한 실시형태에서, 제3 반도체 재료(706)는 기판(102)에 대한 재료 및 구조에 있어서 유사하지만, 제2 반도체 재료(702)와는 상이하다. 예컨대, 일부 이러한 실시형태에서, 제3 반도체 재료(706) 및 기판(102) 양자는 기본적인 반도체(예컨대, 결정질 실리콘)을 포함하는 반면에, 제2 반도체 재료(702)는 화합물 반도체(예컨대, 실리콘 게르마늄)를 포함할 수 있다. 하나의 이러한 실시형태에서, 결정질 실리콘인 제3 반도체 재료(706)는, 약 400℃ 내지 800℃의 온도에서 그리고 1 Torr 내지 약 200 Torr의 압력에서 수행되는 LPCVD 프로세스에 의해 실리콘 게르마늄인 제2 반도체 재료(702) 상에 성장된다. 적절한 LPCVD 가스는 SiH4 및 H2를 포함한다.
도 7b를 참조하면, 핀 구조(104)는 인식가능한 채널 영역(708) 및 소스/드레인 영역(710)을 갖는다. 이후에, 게이트 구조는 채널 영역(708)을 둘러싸고, 이 영역(708)에 걸쳐서 형성될 수 있는 반면에, 소스/드레인 영역(710)은 소스/드레인 구조들을 성장시키기 위하여 에피택셜 프로세스 및/또는 주입 과정을 겪을 수 있다. 제2 반도체 재료(702)의 선택적 산화는 소스/드레인 구조의 형성 이전 또는 그 이후에 수행될 수 있다.
도 2의 블록 214를 참조하고, 도 8a 및 도 8b를 참조하면, 산화 프로세스를 수행하기 전에 소스/드레인 구조들을 형성하는 일례에 있어서, 더미 게이트(802)는 핀 구조(104)의 채널 영역(708)에 걸쳐서 형성된다. 더미 게이트(802)를 형성하는 것은, 폴리실리콘 또는 다른 적절한 재료를 포함하는 층을 퇴적하는 것 및 그 층을 리소그래픽 프로세스에서 패터닝하는 것을 포함할 수 있다. 일부 실시형태에서, 게이트 스페이서(804) 또는 측벽 스페이서는 더미 게이트(802)의 각 측면에(더미 게이트(802)의 측벽들에) 형성된다. 게이트 스페이서(804)는, 후속적으로 형성된 소스/드레인 구조를 오프셋시키는데 이용될 수 있고, 소스/드레인 구조 접합 프로파일을 설계 또는 변경하는데 이용될 수 있다. 게이트 스페이서(804)들은, 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산질화물, 다른 적절한 재료 및/또는 이들의 조합과 같은 임의의 적절한 유전체 재료를 포함할 수 있다.
도 2의 블록 216을 참조하고, 도 9a 및 도 9b를 참조하면, 융기된(raised) 소스/드레인 구조(902)는 핀 구조(104)의 제3 반도체 재료(706) 상에 형성된다. 도 9a를 참조하면, 융기된 소스/드레인 구조(902)는 이들이 횡단면 넘머에 있으므로 대시 기호로 이루어진 경계에 의해 표시된다. 더미 게이트(802) 및/또는 게이트 스페이서(804)는 도 9b에 도시된 바와 같이 핀 구조(104)의 소스/드레인 영역(710)까지 소스/드레인 구조(902)를 제한한다. 많은 실시형태들에서, 소스/드레인 구조(902)들은 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스들에 의해 형성되고, 이에 의해 Si 특징부, SiGe 특징부 및/또는 다른 적절한 특징부가 핀 구조(104) 상에 결정질 상태로 성장된다. 적절한 에피택시 프로세스들은, CVD 증착 기술(예컨대, 기상 에피택시(VPE) 및/또는 UHV-CVD(ultra-high vaccum CVD)), 분자선 에피택시 및/또는 다른 적절한 프로세스들을 포함한다. 에피택시 프로세스는 기체 및/또는 액체 프리커서를 이용할 수 있고, 이들은 핀 구조(104)의 조성과 상호작용한다.
소스/드레인 구조(902)는, 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트를 포함하는 도핑 종(species)을 도입함으로써 에피택시 프로세스 동안에 인시츄(in-situ) 도핑될 수 있다. 만일 소스/드레인 구조(902)들이 인시츄 도핑되지 않으면, 주입 프로세스(즉, 접합 주입 프로세스)는 소스/드레인 구조(902)를 도핑하기 위하여 수행된다. 하나 이상의 어닐링 프로세스는 소스/드레인 구조(902)를 활성화시키기 위하여 수행될 수 있다. 적절한 어닐링 프로세스들은 RTA(rapid thermal annealing) 및/또는 레이저 어닐링 프로세스들을 포함한다.
도 2의 블록 218을 참조하고, 도 10a 및 도 10b를 참조하면, 보호 유전체층(1002)이 더미 게이트(802) 및/또는 게이트 스페이서(804)들 주위에 형성된다. 보호 유전체층(1002)은, 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산질화물, 다른 적절한 재료 및/또는 이들의 조합과 같은 임의의 적절한 유전체 재료를 구비할 수 있다. 많은 실시형태들에서, 보호 유전체층(1002)은, 더미 게이트(802)의 구조가 선택적으로 제거될 수 있도록 더미 게이트(802)와는 상이한 유전체 재료를 구비한다. 이에 따라, 보호 유전체를 퇴적한 이후에, 더미 게이트(802)는 제거될 수 있다.
도 2의 블록 220을 참조하고, 도 11a 및 도 11b를 참조하면, 침투(penetrating) 산화 프로세스는, 기판(102) 또는 다른 주변 구조들을 산화시키지 않고 제2 반도체 재료(702)를 선택적으로 산화시키기 위하여 수행된다. 침투 산화는 반도체 산화물(1102)로 하여금 충전 유전체(502)에 인접하게 재2 반도체 재료(702)의 일부에 형성되게 한다. 전술한 바와 같이, 침투 산화는, 디바이스 타입, 디바이스 특성, 애플리케이션 및/또는 다른 적절한 기준에 기초하여 선택되는 핀 구조들의 서브셋에서 수행될 수 있다.
예시적인 실시형태에서, 침투 산화 프로세스는 더미 게이트(802)를 제거함으로써 남겨진 보이드 내에 희생적 산화물층(1104)을 형성하는 것을 포함한다. 희생적 산화물층(1104)은 반도체 산화물의 박막을 포함할 수 있고, LPCVD 또는 PECVD 프로세스를 이용하여 형성될 수 있다.
일부 예시적인 실시형태들에서, 산화는 약 500℃ 내지 약 600℃의 온도에서, 약 1 atm 내지 약 20 atm의 압력에서, 그리고 반응 가스로서 H2O를 이용함으로써 수행된다. 온도, 지속 기간 및 산화의 다른 파라미터들을 조정함으로써, 복수의 상이한 산화물(1102)의 프로파일은, 도 12a 내지 도 12d에 나타낸 프로파일들을 포함하여 제2 반도체 재료(702) 상에 형성될 수 있다.
반도체 산화물(1102)은 기판(102)의 나머지로부터 핀 구조(104)의 채널 영역(708)을 전기적으로 격리한다. 이는 핀 구조(104) 사이 및 핀 구조(104)와 기판(102) 사이의 누설을 감소시킨다. 부가적으로, 반도체 산화물(1102)의 임의의 형성이, 제2 반도체 재료(702) 및 제3 반도체 재료(706) 양자에 변형을 야기함이 또한 발견되었다. 반도체 산화물(1102)이 적절한 조건 하에서 형성될 때, 이러한 반도체 산화물(1102)은 연관된 디바이스 전반에 걸쳐서 캐리어 이동도를 향상시키는데 이용될 수 있다. 뜻밖에, 이러한 변형은 pMOS 디바이스보다 더 많이 nMOS 디바이스의 캐리어 이동도를 실제로 향상시킨다.
도 2의 블록 222를 참조하고, 도 13a 및 도 13b를 참조하면, 게이트(1302)는 기판(102)에 걸쳐서 형성되어, 하나 이상의 핀 구조(104)의 채널 영역들 주위를 둘러싼다. 게이트(1302)는 임의의 적절한 게이트일 수 있고, 일부 실시형태들에서, 게이트(1302)는 하이-k 금속 게이트이며, 계면층, 유전체 층 및 그 자체로 복수의 층을 구비할 수 있는 금속 게이트층을 포함한다.
하나의 이러한 실시형태에서, 산화물, HfSiO 및/또는 산질화물을 포함하는 계면층이, 원자층 증착(ALD), 화학적 기상 증착(CVD) 및/또는 오존 산화와 같은 적절한 방법에 의해 퇴적된다. 실시형태에서, 하이-k 유전체층은, 계면층 상에, ALD, CVD, 금속-유기 CVD(MOCVD), 물리적 기상 증착(PVD), 열 산화, 이들의 조합들과 같은 적절한 기술들, 및/또는 다른 적절한 기술들에 의해 퇴적된다. 하이-k 유전체층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON), 또는 다른 적절한 재료를 포함할 수 있다. 일부 실시형태들에서, IL(362) 및 HK 유전체층(364) 사이의 인터페이스는 열 처리 이후에 관찰되지 않을 수도 있다.
금속 게이트층은, ALD, PVD, CVD 또는 다른 적절한 프로세스에 의해 형성될 수 있고, 금속층, 라이너층, 웨팅(wetting)층 및/또는 접착층과 같은 단일층 또는 복수의 층을 포함할 수 있다. 금속 게이트층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 또는 임의의 적절한 재료를 포함할 수 있다. 일부 실시형태들에서, 상이한 금속 게이트 재료는 nMOS 및 pMOS 디바이스들을 위하여 사용된다. CMP 프로세스는 게이트(1302)의 상면이 실질적으로 평탄하게 되도록 수행될 수 있다.
기판(102)은 당해 분야에 알려진 여러 가지 특징부들 및 영역들을 형성하기 위하여 추가적으로 CMOS 또는 MOS 기술 처리될 수 있다. 예컨대, 후속 프로세싱은, 기판 상에 형성된 여러 가지 특징부들을 전기적으로 결합하도록 구성되는, 기판(102) 상의 컨택트들, 비아들 및 라인들을 포함하는 여러 가지 도전성 구조들을 형성할 수 있다.
전술한 바와 같이, 본 개시의 원리는, 핀 구조(104)를 형성하기 위한 임의의 적절한 방법에 대하여 적응될 수 있다. 추가적인 이러한 방법을 도 15a 내지 도 19a를 참조하여 설명한다. 이 방법은 침투 산화를 수행하기 보다는 산화물 형성 이전에 제2 반도체 재료(702)를 노출시킨다. 도 14는 본 개시의 여러 가지 양태들에 따른 매립 절연체층을 가진 핀 구조(104)를 구비한 워크피스(100)를 형성하기 위한 방법(1400)에 대한 흐름도이다. 부가적인 단계들은 방법(1400) 이전에, 방법(1400) 동안에, 방법(1400) 이후에 제공될 수 있고, 서술된 단계들의 일부는 방법의 다른 실시형태들을 위하여 대체 또는 삭제될 수 있음을 이해해야 한다. 도 15a 내지 도 19a는 본 개시의 여러 가지 양태들에 따른 매립 절연체층을 가진 핀 구조(104)를 형성하기 위한 방법(200)이 진행되는 워크피스(100)의 일부에 대한 횡단면도이다. 도 15a, 도 16a, 도 17a, 도 18a 및 도 19a는 제1 횡단면(108)을 따라 취해진 단면도이다. 도 15b, 도 16b, 도 17b, 도 18b 및 도 19b는 제2 횡단면(110)을 따라 취해진 단면도이다. 도 15a 내지 도 19b는 명료화를 위하여 그리고 본 개시의 개념을 더 잘 나타내기 위하여 간략화되어 있다.
먼저 도 14의 블록 1402와 도 15a 및 도 15b를 참조하면, 상부에 형성된 복수의 부분적으로 형성된 핀 구조(104)를 가지는 기판(102)이 수용된다. 이 스테이지에서, 핀 구조(104)들은, 각각이 도 3a 내지 도 10b를 참조하여 서술된 것들과 실질적으로 유사한, 하부 영역(602), 제2 반도체 재료(702), 제3 반도체 재료(706) 및 융기된 소스/드레인 구조(902)들을 구비할 수 있다. 각 핀 구조(104)는 이 핀 구조(104) 상에 형성된 보호 유전체층(1002), 더미 게이트(802) 및/또는 게이트 스페이서(804)들을 포함 수 있고, 각 핀 구조(104)는, 각각이 도 3a 내지 도 10b를 참조하여 서술된 것들과 실질적으로 유사한, 충전 유전체(502)를 포함하는 격리 특징부(106)에 의해 분리될 수 있다. 그와 관련하여, 기판(102) 및 연관된 특징부들은, 도 2의 블록 202-218을 참조하고, 도 3a 내지 도 10b를 참조하여 서술되는 바와 같이 실질적으로 형성될 수 있다.
투과 산화를 수행하는 대신에, 충전 유전체(502)는 산화될 제2 반도체 재료(702)의 일부를 노출시키도록 에치백될 수 있다. 전술한 바와 같이, 침투 산화는, 디바이스 타입, 디바이스 특성, 애플리케이션 및/또는 다른 적절한 기준에 기초하여 선택되는 핀 구조들의 서브셋 상에서 수행될 수 있다. 도 14의 블록 1404와 도 16a 및 도 16b를 참조하면, 충전 유전체(502)는 제2 반도체 재료(702)의 상면 아래로 리세스된다. 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스 및/또는 이들의 조합을 포함할 수 있다.
일부 실시형태들에서는, 채널 영역에 인접한 충전 유전체(502)의 일부만이 리세스된다. 이를 위하여, 충전 유전체(502)의 리세싱은 더미 게이트(802)를 제거한 이후에 수행된다. 보호 유전체층(1002)은 더미 게이트(802)를 제거한 이후에 남겨진 캐비티에 대한 에칭을 제한한다. 대안적인 실시형태들에서, 핀 구조(104)의 전체 길이에 따른 충전 유전체(502)가 리세스된다.
도 14의 블록 1406과 도 17a 및 도 17b를 참조하면, 산화 프로세스는 적어도 제2 반도체 재료(702)의 노출된 부분을 선택적으로 산화시키기 위하여 수행된다. 산화는 제2 반도체 재료(702) 상에 반도체 산화물(1102)을 형성하게 한다. 반도체 산화물(1102)은 기판(102)의 나머지로부터 핀 구조(104)의 채널 영역(708)을 전기적으로 격리하고, 연관된 디바이스 전반에 걸쳐서 캐리어 이동도를 향상시키는 채널 영역을 변형시킨다. 산화 프로세스는 도 2의 블록 220에서 서술된 바와 같이 실질적으로 수행될 수 있다. 즉, 일부 예시적인 실시형태들에서, 산화는 약 500℃ 내지 약 600℃의 온도에서, 약 1 atm 내지 약 2 atm의 압력에서 그리고 반응 가스로서 H2O를 이용함으로써 수행된다. 부가적인 적절한 기술로서, 산화될 재료가 노출되기 때문에, 종래의 열적 산화가 주변 산소 또는 다른 반응 가스를 이용하여 수행될 수 있다. 산화의 온도, 지속 기간 및 다른 파라미터들을 조정함으로써, 복수의 상이한 산화물(1102)의 프로파일은, 도 12a 내지 도 12b에 나타낸 것들을 포함하여 제2 반도체 재료(702) 상에 형성될 수 있다.
도 14의 블록 1408과 도 18a 및 도 18b를 참조하면, 제거된 충전 유전체의 일부가 복원될 수 있다. 이는 격리 특징부(106) 내에 반도체 산화물, 반도체 질화물, 반도체 산질화물, FSG(fluoride-doped silicate glass) 및/또는 로우-K 유전체 재료를 퇴적하는 것을 포함할 수 있다. 블록 1408에서 퇴적된 충전 유전체는 블록 206에서 퇴적되거나 및/또는 블록 1404에서 리세스된 충전 유전체와 동일하거나 상이할 수 있다. 여러 가지 예시적인 실시형태들에서, 충전 유전체(502)는 HDP-CVD 프로세스, SACVD(sub-atmospheric CVD) 및/또는 HARP(high-aspect ratio process)를 이용하여 형성된다.
도 2의 블록 1410과 도 19a 및 도 19b를 참조하면, 게이트(1302)는 기판(102)에 걸쳐서 그리고 하나 이상의 핀 구조(104)의 채널 영역들 주위를 둘러 싸면서 형성된다. 프로세스는 도 2의 블록 222의 프로세스와 실질적으로 유사할 수 있다. 게이트(1302)는, 일부 실시형태들에서, 임의의 적절한 게이트일 수 있고, 게이트(1302)는 하이-k 금속 게이트이고, 계면층, 유전체 층 및 금속 게이트층을 포함할 수 있음을 이해해야 한다.
기판(102)은 당해 분야에 알려진 여러 가지 특징부들 및 영역들을 형성하기 위하여 CMOS 또는 MOS 기술 처리를 추가적으로 받을 수 있다. 예컨대, 후속 처리는, 기판상에 형성되는 여러 가지 특징부들을 전기적으로 결합하도록 구성되는, 기판(102) 상의 컨택트들, 비어들 및 라인들을 포함하는 여러 가지 도전성 구조들을 형성할 수 있다.
도 2의 방법(200) 및 도 4의 방법(1400)은 본 개시의 원리들에 따른 매립된 절연체층을 형성하도록 구성될 수 있는 핀 구조(104)를 형성하기 위한 방법의 단지 몇몇 일례이다. 다른 적절한 방법들은, 명칭이 “Semiconductor Device and Fabricating the same”이며 2013년 1월 14일자로 출원된 미국 특허 출원 제13/740,373호, 명칭이 “FinFET Device and Method of Fabricationg Same”이며 2013년 5월 24일자로 출원된 미국 특허 출원 제13/902,322호, 명칭이 “Fin Structure of Semiconductor Device”이며 2013년 7월 3일자로 출원된 미국 특허 출원 제13/934,992호에 개시되며, 이들의 각각은 여기에 그 전체가 통합된다.
이에 따라서, 본 개시는 매립된 절연체층을 가진 핀 구조를 구비한 워크피스 및 워크피스의 형성 방법을 제공한다. 일부 실시형태들에서, 반도체 디바이스가 제공된다. 반도체 디바이스는, 제1 반도체 재료를 포함하며, 상부에 핀 구조가 배치되는 기판을 구비하며, 상기 핀 구조는, 상기 기판에 근접한 하부 영역과, 상기 하부 영역에 배치된 제2 반도체 재료와, 상기 제2 반도체 재료 상에 배치된 제3 반도체 재료와, 상기 제2 반도체 재료 상에 선택적으로 배치되어, 상기 핀 구조의 채널 영역을 전기적으로 격리하고, 또한 상기 채널 영역에 변형(strain)을 가하는 절연 재료와, 상기 핀 구조에 인접하게 배치된 격리 특징부를 포함한다.
추가적인 실시형태들에서, 반도체 디바이스의 제조 방법이 제공된다. 이 방법은, 제1 반도체를 포함하며, 상부에 핀 구조가 배치된 기판을 수용하는 단계로서, 상기 핀 구조는, 하부 영역과, 상기 하부 영역 상에 형성된 제2 반도체와, 상기 제2 반도체 상에 형성된 제3 반도체를 포함하는, 상기 기판을 수용하는 단계와, 상기 핀 구조의 채널 영역 아래에 놓이는 상기 제2 반도체의 일부에 반도체 산화물을 선택적으로 형성하기 위하여 선택적 산화를 수행하는 단계로서, 상기 선택적 산화를 수행하는 단계는, 상기 채널 영역에 변형을 가하기 위한 상기 반도체 산화물을 형성하는 것인, 상기 선택적 산화를 수행하는 단계와, 상기 핀 구조 상에 반도체 디바이스를 형성하는 단계를 포함한다.
다른 추가적인 실시형태들에서, 반도체 디바이스의 제조 방법이 제공된다. 이 방법은, 제1 반도체 재료를 포함하는 기판을 수용하는 단계와, 핀 구조의 하부 영역을 규정하도록 상기 기판을 에칭하는 단계와, 상기 핀 구조에 인접한 격리 특징부를 형성하는 단계와, 상기 핀 구조의 하부 영역 상에 제2 반도체 재료를 배치하는 단계와, 상기 제2 반도체 재료 상에 제3 반도체 재료를 퇴적하는 단계와, 반도체 산화물이 상기 핀 구조의 채널 영역을 절연하고, 또한 상기 채널 영역에 변형을 가하도록, 상기 반도체 산화물을 형성하는 상기 제2 반도체 재료를 선택적으로 산화시키는 단계와, 상기 핀 구조 상에 능동(active) 디바이스를 형성하는 단계를 포함한다.
전술한 내용은 일부 실시형태들의 특징부들의 개요를 설명하므로, 당업자는 본 개시의 양태들을 더 잘 이해할 것이다. 당업자는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변경하고, 본 명세서에 도입된 실시형태들의 동일한 이점들을 달성하기 위한 베이스로서 본 개시를 쉽게 이용할 수 있음을 인식해야 한다. 당업자는 또한 이러한 등가적인 구조들이 본 개시의 사상 및 범위를 벗어나지 않고, 그리고 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 명세서에서 여러 가지 변경, 대체 및 교환을 행할 수 있도록 실현해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 반도체 재료를 포함하며, 상부에 핀(fin) 구조가 배치되는 기판을 구비하며,
    상기 핀 구조는,
    상기 기판에 근접한 하부 영역과,
    상기 하부 영역에 배치된 제2 반도체 재료와,
    상기 제2 반도체 재료 상에 배치된 제3 반도체 재료와,
    상기 제2 반도체 재료 상에 선택적으로 배치되어, 상기 핀 구조의 채널 영역을 전기적으로 격리하고, 또한 상기 채널 영역에 변형(strain)을 가하는 절연 재료와,
    상기 핀 구조에 인접하게 배치된 격리 특징부(isolation feature)를 포함하는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 하부 영역 및 상기 제3 반도체 재료의 각각은, 결정질 실리콘(Si)을 포함하며, 상기 제2 반도체 재료는 SiGe를 포함하는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 제2 반도체 재료의 두께는 30 nm 이상인 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 반도체 재료는 Ge의 20% 내지 45%의 원자 퍼센트(atomic percentage)를 포함하는 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 절연 재료는 반도체 산화물을 포함하는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 절연 재료는, 상기 핀 구조에 형성될 디바이스의 특성, 상기 핀 구조에 형성될 디바이스의 타입 또는 상기 핀 구조에 형성될 디바이스의 애플리케이션 중 적어도 하나에 기초하여 상기 핀 구조의 제2 반도체 재료 상에 선택적으로 배치되는 것인 반도체 디바이스.
  7. 반도체 디바이스를 제조하는 방법으로서,
    제1 반도체를 포함하며, 상부에 핀 구조가 배치된 기판을 수용하는 단계로서, 상기 핀 구조는,
    하부 영역과,
    상기 하부 영역 상에 형성된 제2 반도체와,
    상기 제2 반도체 상에 형성된 제3 반도체를 포함하는, 상기 기판을 수용하는 단계와,
    상기 핀 구조의 채널 영역 아래에 놓이는 상기 제2 반도체의 일부에 반도체 산화물을 선택적으로 형성하기 위하여 선택적 산화를 수행하는 단계로서, 상기 선택적 산화를 수행하는 단계는, 상기 채널 영역에 변형을 가하기 위한 상기 반도체 산화물을 형성하는 것인, 상기 선택적 산화를 수행하는 단계와,
    상기 핀 구조 상에 반도체 디바이스를 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법.
  8. 제7항에 있어서, 상기 선택적 산화를 수행하는 단계는, 상기 기판 상에 희생적 산화물층을 형성하는 단계를 포함하는 것인 반도체 디바이스를 제조하는 방법.
  9. 제7항에 있어서, 상기 선택적 산화를 수행하는 단계는, 상기 제2 반도체의 일부를 노출시키기 위하여 상기 제2 반도체에 인접하게 배치된 분리 특징부의 일부를 에치 백하는 단계를 포함하는 것인 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체 재료를 포함하는 기판을 수용하는 단계와,
    핀 구조의 하부 영역을 규정하도록 상기 기판을 에칭하는 단계와,
    상기 핀 구조에 인접한 격리 특징부를 형성하는 단계와,
    상기 핀 구조의 하부 영역 상에 제2 반도체 재료를 배치하는 단계와,
    상기 제2 반도체 재료 상에 제3 반도체 재료를 퇴적하는 단계와,
    반도체 산화물이 상기 핀 구조의 채널 영역을 절연하고, 또한 상기 채널 영역에 변형을 가하도록, 상기 반도체 산화물을 형성하는 상기 제2 반도체 재료를 선택적으로 산화시키는 단계와,
    상기 핀 구조 상에 능동(active) 디바이스를 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법.


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