KR102151768B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 소자는, 활성 패턴이 제공된 기판, 상기 활성 패턴 상에 배치되어 상기 활성 패턴을 가로지르는 게이트 구조체, 및 상기 게이트 구조체 양 측에 배치되는 소스/드레인 영역들을 포함한다. 상기 활성 패턴은 상기 게이트 구조체 아래의 제1 영역 및 상기 게이트 구조체 양 측의 제2 영역들을 포함하고, 상기 제2 영역들의 각각의 상면의 높이는 상기 제1 영역의 상면의 높이보다 낮다. 상기 소스/드레인 영역들은 상기 제2 영역들 상에 각각 배치되고, 상기 소스/드레인 영역들의 각각은 상기 제2 영역들의 각각의 양 측벽들의 일부를 덮는다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 채널 특성 및 저항 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는, 활성 패턴이 제공된 기판, 상기 활성 패턴 상에 배치되어 상기 활성 패턴을 가로지르는 게이트 구조체, 및 상기 게이트 구조체 양 측에 배치되는 소스/드레인 영역들을 포함하되, 상기 활성 패턴은 상기 게이트 구조체 아래의 제1 영역 및 상기 게이트 구조체 양 측의 제2 영역들을 포함하고, 상기 제2 영역들의 각각의 상면의 높이는 상기 제1 영역의 상면의 높이보다 낮으며, 상기 소스/드레인 영역들은 상기 제2 영역들 상에 각각 배치되고, 상기 소스/드레인 영역들의 각각은 상기 제2 영역들의 각각의 양 측벽들의 일부를 덮을 수 있다.
본 발명에 따른 반도체 소자는, 상기 기판 상에 배치되고, 상기 활성 패턴의 측벽의 일부를 덮는 소자분리 패턴을 더 포함하되, 상기 소자분리 패턴은 상기 게이트 구조체 아래의 제3 영역 및 상기 게이트 구조체의 양 측의 제4 영역들을 포함하고, 상기 제4 영역들의 각각의 상면의 높이는 상기 제3 영역의 상면의 높이보다 낮을 수 있다.
일 실시예에 따르면, 상기 활성 패턴의 상기 제2 영역들의 각각은 상기 소자분리 패턴에 의해 노출되는 측벽을 가지고, 상기 소스/드레인 영역들의 각각은 상기 소자분리 패턴에 의해 노출된 상기 제2 영역들의 각각의 상기 측벽을 덮을 수 있다.
일 실시예에 따르면, 상기 제2 영역들의 각각의 상기 상면은, 일 단면의 관점에서 오목한 표면 프로파일을 가질 수 있다.
일 실시예에 따르면, 상기 제2 영역들의 각각의 상기 상면은, 일 단면의 관점에서 서로 대칭되는 경사면들을 포함하는 표면 프로파일을 가질 수 있다.
일 실시예에 따르면, 상기 기판은 단결정 구조의 반도체 물질을 포함하고, 상기 제2 영역들의 각각의 상기 상면은 상기 반도체 물질의 결정 구조의 일 결정면일 수 있다.
일 실시예에 따르면, 상기 기판은 단결정 구조의 실리콘 기판이고, 상기 제2 영역들의 각각의 상기 상면은 실리콘 결정 구조의 (111)면일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들의 각각은 상기 제2 영역들의 각각의 상기 상면 및 상기 제2 영역들의 각각의 상기 양 측벽들에 접하는 에피택시얼 패턴일 수 있다.
본 발명에 따른 반도체 소자는, 상기 소스/드레인 영역들과 상기 제2 영역들 사이의 버퍼 패턴들을 더 포함하되, 상기 버퍼 패턴들의 각각은, 상기 제2 영역들의 각각의 상기 상면 및 상기 제2 영역들의 각각의 상기 양 측벽들에 접하는 에피택시얼 패턴일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들과 상기 버퍼 패턴들은 각각 저머늄(Ge)을 포함하되, 상기 버퍼 패턴들의 저머늄 농도는 상기 소스/드레인 영역들의 저머늄 농도보다 낮을 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판을 패터닝하여 활성 패턴을 형성하는 것, 상기 활성 패턴의 양 측에 소자분리 패턴들을 형성하는 것, 상기 기판 상에 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것, 및 상기 희생 게이트 패턴의 양 측에 소스/드레인 영역들 형성하는 것을 포함하되, 상기 활성 패턴은 상기 희생 게이트 패턴 아래의 제1 영역 및 상기 희생 게이트 패턴 양 측의 제2 영역들을 포함한다. 상기 소스/드레인 영역들을 형성하는 것은 상기 활성 패턴의 상기 제2 영역들의 상부를 리세스하는 것, 및 상기 소자분리 패턴들의 상부를 리세스하여 상기 제2 영역들의 각각의 양 측벽들을 노출하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 기판은 단결정 구조의 반도체 물질을 포함하고, 상기 소스/드레인 영역들을 형성하는 것은, 상기 반도체 물질의 일 결정면에 대하여 상대적으로 느린 식각 속도를 갖는 식각 조건을 이용하여, 리세스된 상기 제2 영역들의 상기 상부를 식각하는 것을 더 포함하되, 상기 식각 공정에 의해 상기 제2 영역들의 각각의 상면은 일 단면의 관점에서 오목한 표면 프로파일을 가질 수 있다.
일 실시예에 따르면, 상기 식각 공정에 의해 상기 제2 영역들의 상기 상부는 상기 오목한 표면 프로파일에 의해 정의되는 오목한 영역을 가질 수 있다.
일 실시예에 따르면, 상기 식각 공정은 NH4OH(l)를 이용하는 습식 식각 공정이거나, HCl(g)을 이용하는 건식 식각 공정일 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들을 형성하는 것은, 상기 제2 영역들의 각각의 상면 및 상기 소자분리 패턴들에 의해 노출된 상기 제2 영역들의 각각의 상기 양 측벽들을 시드로 하여 선택적 에피택시얼 성장 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들을 형성하는 것은, 상기 제2 영역들의 각각의 상면 및 상기 소자분리 패턴들에 의해 노출된 상기 제2 영역들의 각각의 상기 양 측벽들에 접하는 버퍼 패턴들을 형성하는 것, 및 상기 버퍼 패턴들을 시드로 하여 선택적 에피택시얼 성장 공정을 수행하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴들을 형성하는 것은, 상기 제2 영역들의 각각의 상기 상면 및 상기 소자분리 패턴들에 의해 노출된 상기 제2 영역들의 각각의 상기 양 측벽들을 시드로 하여 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 활성 패턴(AP)의 제2 영역들(R2)의 각각의 상면(U2)의 높이의 산포가 최소화됨에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 시드로 하여 성장되는 소스/드레인 영역들(130)의 높이의 산포가 최소화될 수 있다. 이에 따라, 상기 소스/드레인 영역들(130)에 의해 채널에 인가되는 스트레인의 산포가 최소화될 수 있다.
더하여, 상기 소스/드레인 영역들(130)이 상기 제2 영역들(R2)의 양 측벽들을 덮도록 형성됨에 따라, 상기 소스/드레인 영역들(130)의 폭(W)이 커질 수 있다. 이에 따라, 상기 소스/드레인 영역들(130)에 접하는 콘택들의 저항이 감소될 수 있다.
따라서, 채널 특성 및 저항 특성이 개선된 반도체 소자가 제공될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 9b는 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 10a 내지 도 11a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이다.
도 10b 내지 도 11b는 각각 도 10a 내지 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 12는 도 4a의 A부분을 확대한 도면이다.
도 13은 도 5a의 B부분을 확대한 도면이다.
도 14는 도 6a의 C부분을 확대한 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 활성 패턴(AP)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 벌크 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 활성 패턴(AP)은 제1 방향(D1)으로 연장된 형태일 수 있다. 상기 활성 패턴(AP)은 상기 기판(100)으로부터 상기 기판(100)의 상면에 수직한 방향으로 돌출된 형태일 수 있다. 즉, 상기 활성 패턴(AP)은 상기 기판(100)으로부터, 상기 제1 방향(D1), 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 상기 활성 패턴(AP)의 양 측에 소자분리 패턴들(103)이 배치될 수 있다. 상기 소자분리 패턴들(103)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 소자분리 패턴들(103)은 상기 제1 방향(D1)을 따라 연장된 형태일 수 있고, 상기 활성 패턴(AP)을 사이에 두고 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 소자분리 패턴들(103)의 각각은 상기 활성 패턴(AP)의 측벽의 일부를 덮을 수 있다. 즉, 상기 소자분리 패턴들(103)에 의해 상기 활성 패턴(AP)의 상부가 노출될 수 있다.
상기 기판(100) 상에 게이트 구조체(GS)가 배치되어 상기 활성 패턴(AP)을 가로지를 수 있다. 상기 게이트 구조체(GS)는 상기 활성 패턴(AP)의 양 측벽들의 일부를 덮을 수 있다. 상기 활성 패턴(AP)은 상기 게이트 구조체(GS) 아래의 제1 영역(R1) 및 상기 게이트 구조체(GS) 양측의 제2 영역들(R2)을 포함할 수 있다. 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상면(U2)의 높이는, 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상면(U1)의 높이보다 낮을 수 있다.
상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 일 단면의 관점에서 오목한 표면 프로파일을 가질 수 있다. 구체적으로, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은, 일 단면의 관점에서 서로 대칭되는 경사면들을 포함하는 표면 프로파일을 가질 수 있다. 일 실시예에 따르면, 상기 기판(100)은 단결정 구조의 반도체 물질을 포함할 수 있고, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 상기 반도체 물질의 결정 구조의 일 결정면일 수 있다. 일 예로, 상기 기판(100)은 단결정 구조의 실리콘을 포함할 수 있고, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 실리콘 결정 구조의 (111)면일 수 있다.
상기 소자분리 패턴들(103)의 각각은 상기 게이트 구조체(GS) 아래의 제3 영역(R3) 및 상기 게이트 구조체(GS) 양 측의 제4 영역들(R4)을 포함할 수 있다. 상기 제4 영역들(R4)의 각각의 상면(U4)의 높이는 상기 제3 영역(R3)의 상면(U3)의 높이보다 낮을 수 있다. 상기 소자분리 패턴들(103)에 의해 노출된 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 활성 핀(AF)은 채널 영역(CHR)을 포함할 수 있다. 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상부도 상기 소자분리 패턴들(103)에 의해 노출될 수 있다. 즉, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각은 상기 소자분리 패턴들(103)에 의해 노출된 측벽들을 가질 수 있다.
상기 게이트 구조체(GS)의 양 측에 소스/드레인 영역들(130)이 배치될 수 있다. 상기 소스/드레인 영역들(130)은 상기 활성 패턴(AP)의 상기 제2 영역들(R2) 상에 각각 배치될 수 있다. 상기 소스/드레인 영역들(130)의 각각은 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 덮을 수 있고, 상기 소자분리 패턴들(103)에 의해 노출된 상기 제2 영역들(R2)의 각각의 상기 측벽들을 덮을 수 있다. 상기 소스/드레인 영역들(130)의 각각은 상기 제2 영역들(R2)의 각각의 상기 상면(U2), 및 상기 소자분리 패턴들(103)에 의해 노출된 상기 제2 영역들(R2)의 각각의 상기 측벽들에 접하는 에피택시얼 패턴일 수 있다. 상기 소스/드레인 영역들(130)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다.
상기 활성 핀(AF)은 수직적 위치에 있어서 상기 소스/드레인 영역들(130)의 하면보다 높은 상면을 가질 수 있고, 수평적 위치에 있어서 상기 소스/드레인 영역들(130) 사이에 위치할 수 있다.
상기 기판(100) 상에, 상기 소스/드레인 영역들(130) 및 상기 게이트 구조체(GS)의 양 측벽들을 덮는 하부 층간 절연막(140)이 배치될 수 있다. 상기 하부 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 구조체(GS)는 게이트 전극(150), 상기 게이트 전극(150)과 상기 하부 층간 절연막(140) 사이의 게이트 스페이서(120), 및 상기 게이트 전극(150)과 상기 게이트 스페이서(120) 사이의 게이트 유전 패턴(144)을 포함할 수 있다. 상기 게이트 유전 패턴(144)은 상기 게이트 전극(150)과 상기 활성 핀(AF) 사이에도 배치될 수 있고, 상기 활성 핀(AF)으로부터 수평적으로 연장되어 상기 소자분리 패턴들(103)의 각각의 상면을 부분적으로 덮을 수 있다. 일 실시예에 따르면, 상기 소자분리 패턴들(103)의 각각의 상기 상면은 상기 게이트 유전 패턴(144)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전 패턴(144)에 의해 덮이지 않는 상기 소자분리 패턴들(103)의 각각의 상기 상면은 상기 하부 층간 절연막(140)에 의해 덮일 수 있다. 상기 게이트 유전 패턴(144)은 상기 게이트 전극(150)의 바닥면을 따라 연장될 수 있다.
상기 게이트 전극(150)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서(120)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다. 상기 게이트 유전 패턴(144)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(144)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다.
도시되지 않았지만, 상기 게이트 구조체(GS)를 포함하는 상기 기판(100) 상에 상부 층간 절연막이 배치될 수 있다. 상기 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(140)을 관통하여 상기 소스/드레인 영역들(130)을 노출시키는 콘택 홀들이 배치될 수 있고, 상기 콘택 홀들 내에 콘택 플러그들이 배치될 수 있다. 상기 상부 층간 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 배치될 수 있다. 상기 배선들은 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(130)에 연결될 수 있다. 상기 콘택 플러그들 및 상기 배선들은 도전 물질을 포함할 수 있다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이고, 도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 12는 도 4a의 A부분을 확대한 도면이고, 도 13은 도 5a의 B부분을 확대한 도면이다. 도 14는 도 6a의 C부분을 확대한 도면이다.
도 2a 및 도 2b를 참조하면, 기판(100)을 패터닝하여 활성 패턴(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 상기 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 상기 트렌치들(101)은 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다. 이에 따라, 상기 활성 패턴(AP)은 상기 제1 방향(D1)으로 연장되는 형태로 형성될 수 있다.
상기 트렌치들(101)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성하는 것, 상기 마스크 패턴들을 식각 마스크로 하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 도시되지 않았지만, 일 실시예에 따르면, 상기 트렌치들(101)의 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있고, 이에 따라, 상기 활성 패턴(AP)의 폭은 위로 갈수록 좁아지도록 형성될 수 있다.
상기 트렌치들(101)을 채우는 소자분리 패턴들(103)이 형성될 수 있다. 상기 소자분리 패턴들(103)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(101)을 채우는 소자분리막을 형성하는 것, 상기 마스크 패턴이 노출될 때까지 상기 소자분리막을 평탄화하는 것을 포함할 수 있다.
계속하여, 상기 활성 패턴(AP)의 상부를 노출할 수 있다. 상기 활성 패턴(AP)의 상기 상부를 노출하는 것은, 상기 소자분리 패턴들(103)의 상부를 리세스하는 것을 포함할 수 있다. 상기 소자분리 패턴들(103)의 상기 상부를 리세스하는 것은, 일 예로, 습식 식각 공정을 이용하여 수행될 수 있고, 상기 활성 패턴(AP)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 본 명세서에서, 상기 소자분리 패턴들(103)에 의해 노출된 상기 활성 패턴(AP)의 상기 상부는 활성 핀(AF)으로 정의된다. 상기 소자분리 패턴들(103)의 상기 상부를 리세스하는 동안, 상기 마스크 패턴들이 제거될 수 있고, 이에 따라, 상기 활성 핀(AF)의 상면이 노출될 수 있다.
도 3a 및 도 3b를 참조하면, 먼저, 상기 기판(100) 상에 상기 활성 핀(AF)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다.
상기 희생 게이트막을 패터닝하여, 상기 기판(100) 상에 상기 활성 핀(AF)을 가로지르는 희생 게이트 패턴(110)이 형성될 수 있다. 상기 희생 게이트 패턴(110)을 형성하는 것은, 상기 희생 게이트막 상에 게이트 마스크 패턴(113)을 형성하는 것, 상기 게이트 마스크 패턴(113)을 식각 마스크로 하여 상기 희생 게이트막을 식각하는 것을 포함할 수 있다. 상기 게이트 마스크 패턴(113)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 희생 게이트막을 식각하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다.
상기 희생 게이트 패턴(110)이 상기 활성 핀(AF)을 가로지르도록 형성됨에 따라, 제1 부분(P1) 및 제2 부분들(P2)이 상기 활성 핀(AF)에 각각 정의될 수 있다. 상기 제1 부분(P1)은, 상기 희생 게이트 패턴(110) 아래에 위치하고 상기 희생 게이트 패턴(110)과 중첩되는, 상기 활성 핀(AF)의 일부분이다. 상기 제2 부분들(P2)은, 상기 희생 게이트 패턴(110)의 양측에 위치하고 상기 제1 부분(P1)에 의해 수평적으로 분리된 상기 활성 핀(AF)의 다른 부분들이다.
더하여, 상기 희생 게이트 패턴(110)이 상기 활성 핀(AF)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 상기 활성 패턴(AP)에 각각 정의될 수 있다. 상기 제1 영역(R1)은, 상기 희생 게이트 패턴(110) 아래에 위치하고 상기 희생 게이트 패턴(110)과 중첩되는, 상기 활성 패턴(AP)의 일부분이다. 상기 제2 영역들(R2)은, 상기 희생 게이트 패턴(110)의 양측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 패턴(AP)의 다른 부분들이다.
상기 활성 핀(AF)의 상기 제1 부분(P1)은 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상부이고, 상기 활성 핀(AF)의 상기 제2 부분들(P2)은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상부이다.
상기 희생 게이트 패턴(110)이 형성된 후, 상기 희생 게이트 패턴(110) 양측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(110) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 상기 식각 정지 패턴(105)은 상기 희생 게이트 패턴(110)의 바닥면을 따라 연장되어, 상기 활성 핀(AF)의 상기 제1 부분(P1)의 상면 및 측벽들, 및 상기 소자분리 패턴들(103)의 상면을 덮을 수 있다.
상기 희생 게이트 패턴(110)의 양 측벽들 상에 게이트 스페이서(120)가 형성될 수 있다. 상기 게이트 스페이서(120)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서(120)를 형성하는 것은, 상기 희생 게이트 패턴(110)이 형성된 상기 기판(100) 상에 게이트 스페이서막(미도시)을 형성하는 것, 및 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 상기 활성 핀(AF)의 상기 제2 부분들(P2)의 상면, 및 상기 소자분리 패턴들(103)의 상면이 노출될 수 있다. 또한, 상기 식각 공정에 의해, 상기 활성 핀(AF)의 상기 제2 부분들(P2)의 측벽들이 노출될 수 있다. 상기 식각 공정 동안, 상기 게이트 마스크 패턴(113)의 일부가 식각될 수 있다. 상기 식각 공정 후, 상기 게이트 마스크 패턴(113)의 잔부가 상기 희생 게이트 패턴(110) 상에 남을 수 있다.
도 4a, 도 4b, 및 도 12를 참조하면, 상기 활성 핀(AF)의 상기 제2 부분들(P2)이 제거될 수 있다. 이에 따라, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상면(U2)의 높이는, 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상면(U1)의 높이보다 낮을 수 있다. 상기 활성 핀(AF)의 상기 제2 부분들(P2)을 제거하는 것은, 건식 또는 습식 식각 공정을 이용하여 수행될 수 있다. 상기 식각 공정에 의해 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은, 도 12에 도시된 바와 같이, 상기 제1 방향(D1)을 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 제1 방향(D1)에 따른, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)의 높이의 산포가 클 수 있다.
도 5a, 도 5b, 및 도 13을 참조하면, 상기 활성 핀(AF)의 상기 제2 부분들(P2)이 제거된 후, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상부를 식각하여 오목한 영역(Co)이 형성될 수 있다. 이에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 일 단면의 관점에서, 오목한 표면 프로파일을 가질 수 있다.
구체적으로, 상기 기판(100)은 단결정 구조의 반도체 물질을 포함할 수 있다. 상기 오목한 영역(Co)을 형성하는 것은, 상기 기판(100)에 포함된 상기 반도체 물질의 일 결정면에 대하여 상대적으로 느린 식각 속도를 갖는 식각 조건을 이용하여, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상부를 식각하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 기판(100)은 단결정 구조의 실리콘 기판일 수 있고, 상기 식각 공정은, 실리콘 결정 구조의 (111)면에 대하여 상대적으로 느린 식각 속도를 갖는 식각 조건을 이용하여 수행될 수 있다. 일 예로, 상기 식각 공정은, NH4OH(l)를 이용하는 습식 식각 공정이거나, HCl(g)을 이용하는 건식 식각 공정일 수 있다.
상기 식각 공정의 특성에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 일 단면의 관점에서, 서로 대칭되는 경사면들을 포함하는 표면 프로파일을 가질 수 있다. 즉, 상기 오목한 영역(Co)은 서로 대칭되는 상기 경사면들에 의해 정의될 수 있고, 상기 오목한 표면 프로파일은 서로 대칭되는 상기 경사면들을 포함하는 표면 프로파일일 수 있다.
상기 식각 공정의 특성에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 상기 반도체 물질의 결정 구조의 일 결정면일 수 있다. 일 예로, 상기 기판(100)은 단결정 구조의 실리콘을 포함할 수 있고, 상기 제2 영역들(R2)의 각각의 상면(U2)은 실리콘 결정 구조의 (111)면일 수 있다.
더하여, 상기 식각 공정의 특성에 의해, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은, 도 13에 도시된 바와 같이, 상기 제1 방향(D1)을 따라 일정한 높이를 가질 수 있다. 즉, 상기 제1 방향(D1)에 따른, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)의 높이의 산포가 감소될 수 있다.
일 실시예에 따르면, 상기 식각 공정 동안, 상기 활성 핀(AF)의 상기 제1 부분(P1)의 측벽의 일부도 부분적으로 식각될 수 있다.
도 6a, 도 6b, 및 도 14를 참조하면, 상기 소자분리 패턴들(103)의 상부를 리세스하여 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 양 측벽들이 부분적으로 노출될 수 있다. 구체적으로, 상기 소자분리 패턴들(103)의 각각은 상기 희생 게이트 패턴(110) 아래의 제3 영역(R3), 및 상기 희생 게이트 패턴(110) 양 측의 제4 영역들(R4)을 포함할 수 있다. 상기 소자분리 패턴들(103)의 상기 상부를 리세스하는 것은, 상기 제4 영역들(R4)의 상부를 식각하는 것을 포함할 수 있다. 이에 따라, 상기 제4 영역들(R4)의 각각의 상면(U4)의 높이는 상기 제3 영역(R3)의 상면(U3)의 높이보다 낮을 수 있다.
도 7a 및 도 7b를 참조하면, 상기 희생 게이트 패턴(110)의 양측에 소스/드레인 영역들(130)이 형성될 수 있다. 상기 소스/드레인 영역들(130)은 상기 활성 패턴(AP)의 상기 제2 영역들(R2) 상에 형성될 수 있다. 상기 소스/드레인 영역들(130)의 각각은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 덮을 수 있고, 상기 제2 영역들(R2)의 각각의 상기 양 측벽들로 연장되어 상기 제2 영역들(R2)의 각각의 상기 양 측벽들의 일부를 덮을 수 있다.
상기 소스/드레인 영역들(130)을 형성하는 것은, 상기 기판(100) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 즉, 상기 소스/드레인 영역들(130)의 각각은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상면(U2) 및 상기 양 측벽들을 시드로 하여 성장된 에피택시얼 패턴일 수 있다. 상기 소스/드레인 영역들(130)은 일 예로, 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인을 위한 제1 에피택시얼 층, 및 PMOSFET의 소스/드레인을 위한 제2 에피택시얼 층이 형성될 수 있다. 상기 제1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 상기 제2 에피택시얼 층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 상기 제1 에피택시얼 층은 실리콘 카바이드(SiC)로 형성되고, 상기 제2 에피택시얼 층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(130)에 불순물이 도핑될 수 있다.
일반적으로, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)의 높이의 산포가 큰 경우, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 시드로 하여 성장되는 상기 소스/드레인 영역들(130)의 높이의 산포가 커질 수 있다. 상기 소스/드레인 영역들(130)의 상기 높이의 산포가 큰 경우, 상기 소스/드레인 영역들(130)에 의해 채널에 인가되는 스트레인의 산포가 커질 수 있다. 이에 따라, 반도체 소자의 채널 특성이 저하될 수 있다.
본 발명의 실시예들에 따르면, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상면(U2)의 높이의 산포가 최소화될 수 있다. 이에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 시드로 하여 성장되는 상기 소스/드레인 영역들(130)의 높이의 산포가 최소화될 수 있다. 즉, 상기 소스/드레인 영역들(130)에 의해 채널에 인가되는 스트레인의 산포가 최소화될 수 있다.
더하여, 상기 소스/드레인 영역들(130)이 상기 제2 영역들(R2)의 상기 양 측벽들을 시드로 하여 형성됨에 따라, 상기 제2 영역들(R2)의 상기 상면(U2)만을 시드로 하여 형성되는 경우에 비하여, 상기 소스/드레인 영역들(130)의 폭(W)이 커질 수 있다. 이에 따라, 상기 소스/드레인 영역들(130)에 접하는 콘택들의 저항이 감소될 수 있다.
따라서, 채널 특성 및 저항 특성이 개선된 반도체 소자가 제공될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 소스/드레인 영역들(130)이 형성된 상기 기판(100) 상에 하부 층간 절연막(140)이 형성될 수 있다. 상기 하부 층간 절연막(140)은 상기 소스/드레인 영역들(130) 및 상기 희생 게이트 패턴(110)을 덮도록 형성될 수 있다. 상기 하부 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 하부 층간 절연막(140)을 식각하여, 상기 희생 게이트 패턴(110)의 상면이 노출될 수 있다. 상기 하부 층간 절연막(140)의 식각 공정 동안, 상기 게이트 마스트 패턴(113)이 제거될 수 있다. 이 후, 상기 희생 게이트 패턴(110)을 제거하여, 상기 게이트 스페이서들(120) 사이에서 상기 활성 핀(AF)의 상기 제1 부분(P1)을 노출하는 갭 영역(142)이 형성될 수 있다. 상기 갭 영역(142)을 형성하는 것은, 상기 게이트 스페이서들(120), 상기 하부 층간절연막(140), 및 상기 식각 정지 패턴(105)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(110)을 식각하는 것을 포함할 수 있다. 더하여, 상기 갭 영역(142)을 형성하는 것은, 상기 식각 정지 패턴(105)을 제거하여 상기 활성 핀(AF)의 상기 제1 부분(P1)을 노출하는 것을 포함할 수 있다.
도 1a 및 도 1b를 다시 참조하면, 상기 갭 영역(142)을 채우는 게이트 유전 패턴(144) 및 게이트 전극(150)이 형성될 수 있다. 구체적으로, 상기 갭 영역(142)을 포함하는 상기 기판(100) 상에 게이트 유전막(미도시)이 형성되어, 상기 갭 영역(142)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 활성 핀(AF)의 상기 제1 부분(P1)을 덮도록 형성될 수 있다. 상기 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 게이트 막(미도시)이 형성되어, 상기 갭 영역(142)의 잔부를 채울 수 있다. 상기 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 상기 게이트 유전 패턴(144) 및 상기 게이트 전극(150)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 하부 층간절연막(140) 및 상기 게이트 스페이서(120)의 상면들이 노출될 수 있다. 상기 게이트 유전 패턴(144)은 상기 게이트 전극(150)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(150)의 양 측벽들 상에 배치되어 상기 게이트 전극(150)과 상기 게이트 스페이서(120) 사이에 개재될 수 있다.
상기 게이트 전극(150) 아래에 배치되는 상기 활성 핀(AF)의 상기 제1 부분(P1)은 채널 영역(CHR)으로 정의된다. 상기 채널 영역(CHR)은 상기 소스/드레인 영역들(130) 사이에 개재될 수 있다. 상기 게이트 유전 패턴(144), 상기 게이트 전극(150), 및 상기 게이트 스페이서(120)는 게이트 구조체(GS)로 정의된다.
도시되지 않았지만, 상기 게이트 전극(150)을 포함하는 결과물 상에 상부 층간 절연막이 형성될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(140)을 관통하여 상기 소스/드레인 영역들(130)을 노출시키는 콘택 홀들이 형성될 수 있고, 상기 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상기 상부 층간 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 상기 배선들은 상기 상부 층간 절연막 상에 형성되어, 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(130)에 연결될 수 있다.
도 9a는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 9b는 도 9a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도이다. 도 1a 및 도 1b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
기판(100) 상에 게이트 구조체(GS)가 배치되어 활성 패턴(AP)을 가로지를 수 있다. 상기 게이트 구조체(GS)는 상기 활성 패턴(AP)의 양 측벽들의 일부를 덮을 수 있다. 상기 활성 패턴(AP)은 상기 게이트 구조체(GS) 아래의 제1 영역(R1) 및 상기 게이트 구조체(GS) 양측의 제2 영역들(R2)을 포함할 수 있다.
상기 활성 패턴(AP)의 양 측에 소자분리 패턴(103)이 배치될 수 있다. 상기 소자분리 패턴들(103)에 의해 노출된 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 활성 핀(AF)은 채널 영역(CHR)을 포함할 수 있다. 상기 소자분리 패턴들(103)에 의해 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상부도 노출될 수 있다.
상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상면(U2)의 높이는, 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상면(U1)의 높이보다 낮을 수 있다. 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 일 단면의 관점에서 오목한 표면 프로파일을 가질 수 있다.
상기 소자분리 패턴들(103)의 각각은 상기 게이트 구조체(GS) 아래의 제3 영역(R3) 및 상기 게이트 구조체(GS) 양 측의 제4 영역들(R4)을 포함할 수 있다. 상기 제4 영역들(R4)의 각각의 상면(U4)의 높이는 상기 제3 영역(R3)의 상면(U3)의 높이보다 낮을 수 있다. 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각은 상기 소자분리 패턴들(103)에 의해 노출된 측벽들을 가질 수 있다.
상기 게이트 구조체(GS)의 양 측에 소스/드레인 영역들(130)이 배치될 수 있다. 상기 소스/드레인 영역들(130)의 각각은 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 덮을 수 있고, 상기 소자분리 패턴들(103)에 의해 노출된 상기 제2 영역들(R2)의 각각의 상기 측벽들을 덮을 수 있다.
본 실시예에 따르면, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)과 상기 소스/드레인 영역들(130) 사이에 버퍼 패턴들(125)이 개재될 수 있다. 상기 버퍼 패턴들(125)의 각각은 상기 제2 영역들(R2)의 각각의 상기 상면(U2), 및 상기 소자분리 패턴들(103)에 의해 노출된 상기 제2 영역들(R2)의 각각의 상기 측벽들에 접하는 에피택시얼 패턴일 수 있다. 본 실시예에 따르면, 상기 소스/드레인 영역들(130) 및 상기 버퍼 패턴들(125)은 각각 저머늄(Ge)을 포함할 수 있다. 상기 버퍼 패턴들(125)의 저머늄 농도는 상기 소스/드레인 영역들(130)의 저머늄 농도보다 낮을 수 있다. 일 예로, 상기 버퍼 패턴들(125)의 저머늄 농도는 약 30 at%(atomic percent) 이하일 수 있다.
일반적으로, 상기 기판(100)을 시드로 하여 저머늄을 포함하는 상기 소스/드레인 영역들(130)을 에피택시얼하게 성장시키는 경우, 상기 기판(100)의 결정 구조와 상기 소스/드레인 영역들(130)의 결정 구조의 차이에 의해, 상기 기판(100)과 상기 소스/드레인 영역들(130) 사이의 계면에서 스트레스가 유발될 수 있다.
본 실시예에 따르면, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)과 상기 소스/드레인 영역들(130) 사이에, 상기 소스/드레인 영역들(130)보다 낮은 농도의 저머늄을 포함하는 버퍼 패턴들(125)이 개재됨으로써, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)과 상기 소스/드레인 영역들(130) 사이의 계면에서 발생되는 스트레스가 감소될 수 있다.
도 10a 내지 도 11a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 사시도들이고, 도 10b 내지 도 11b는 각각 도 10a 내지 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 8a, 및 도 2b 내지 도 8b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 2a 내지 도 6a, 및 도 2b 내지 도 6b를 참조하여 설명한 바와 같이, 기판(100)을 패터닝하여 제1 방향(D1)으로 연장되는 활성 패턴(AP)이 형성될 수 있다. 상기 활성 패턴(AP)의 양 측에 소자분리 패턴들(103)이 형성될 수 있고, 상기 소자분리 패턴들(103)의 상면을 리세스하여 상기 활성 패턴(AP)의 상부를 노출할 수 있다. 상기 소자분리 패턴들(103)에 의해 노출된 상기 활성 패턴(AP)의 상기 상부는 활성 핀(AF)으로 정의된다.
상기 기판(100) 상에 상기 활성 핀(AF)을 가로지르는 희생 게이트 패턴(110)이 형성될 수 있다. 상기 희생 게이트 패턴(110)이 상기 활성 핀(AF)을 가로지르도록 형성됨에 따라, 제1 부분(P1) 및 제2 부분들(P2)이 상기 활성 핀(AF)에 각각 정의될 수 있다. 상기 제1 부분(P1)은, 상기 희생 게이트 패턴(110) 아래에 위치하고 상기 희생 게이트 패턴(110)과 중첩되는, 상기 활성 핀(AF)의 일부분이다. 상기 제2 부분들(P2)은, 상기 희생 게이트 패턴(110)의 양측에 위치하고 상기 제1 부분(P1)에 의해 수평적으로 분리된 상기 활성 핀(AF)의 다른 부분들이다.
더하여, 상기 희생 게이트 패턴(110)이 상기 활성 핀(AF)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 상기 활성 패턴(AP)에 각각 정의될 수 있다. 상기 제1 영역(R1)은, 상기 희생 게이트 패턴(110) 아래에 위치하고 상기 희생 게이트 패턴(110)과 중첩되는, 상기 활성 패턴(AP)의 일부분이다. 상기 제2 영역들(R2)은, 상기 희생 게이트 패턴(110)의 양측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 패턴(AP)의 다른 부분들이다.
상기 활성 핀(AF)의 상기 제1 부분(P1)은 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상부이고, 상기 활성 핀(AF)의 상기 제2 부분들(P2)은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상부이다.
상기 희생 게이트 패턴(110)이 형성된 후, 상기 희생 게이트 패턴(110) 양측의 식각 정지막을 제거하여 상기 희생 게이트 패턴(110) 아래에 식각 정지 패턴(105)이 형성될 수 있고, 상기 희생 게이트 패턴(110)의 양 측벽들 상에 게이트 스페이서(120)가 형성될 수 있다.
상기 활성 핀(AF)의 상기 제2 부분들(P2)이 제거될 수 있다. 이에 따라, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상면(U2)의 높이는, 상기 활성 패턴(AP)의 상기 제1 영역(R1)의 상면(U1)의 높이보다 낮을 수 있다.
상기 활성 핀(AF)의 상기 제2 부분들(P2)이 제거된 후, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상부를 식각하여 오목한 영역(Co)이 형성될 수 있다. 이에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)은 일 단면의 관점에서, 오목한 표면 프로파일을 가질 수 있다.
상기 소자분리 패턴들(103)의 상부를 리세스하여 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 양 측벽들이 부분적으로 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 희생 게이트 패턴(110)의 양 측에 버퍼 패턴들(125)이 형성될 수 있다. 상기 버퍼 패턴들(125)은 상기 활성 패턴(AP)의 상기 제2 영역들(R2) 상에 형성될 수 있다. 상기 버퍼 패턴들(125)의 각각은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상면(U2)을 덮을 수 있고, 상기 제2 영역들(R2)의 각각의 양 측벽들로 연장되어 상기 제2 영역들(R2)의 각각의 상기 양 측벽들의 일부를 덮을 수 있다.
상기 버퍼 패턴들(125)을 형성하는 것은, 상기 기판(100) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 즉, 상기 버퍼 패턴들(125)의 각각은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상면(U2) 및 상기 양 측벽들을 시드로 하여 성장된 에피택시얼 패턴일 수 있다.
일 실시예에 따르면, 상기 버퍼 패턴들(125)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘-저머늄(SiGe)을 포함할 수 있고, 상기 버퍼 패턴들(125)의 저머늄 농도는 약 30 at% 이하일 수 있다. 상기 버퍼 패턴들(125)은 상기 오목한 영역(Co)의 적어도 일부를 채우는 두께로 형성될 수 있다.
도 11a 미치 도 11b를 참조하면, 상기 버퍼 패턴들(125) 상에 소스/드레인 영역들(130)이 형성될 수 있다. 상기 소스/드레인 영역들(130)의 각각은 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상면(U2)을 덮을 수 있고, 상기 제2 영역들(R2)의 각각의 양 측벽들로 연장되어 상기 제2 영역들(R2)의 각각의 상기 양 측벽들의 일부를 덮을 수 있다. 즉, 상기 소스/드레인 영역들(130)과 상기 제2 영역들(R2) 사이에 상기 버퍼 패턴들(125)이 개재될 수 있다.
상기 소스/드레인 영역들(130)을 형성하는 것은, 상기 기판(100) 상에 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 즉, 상기 소스/드레인 영역들(130)의 각각은 상기 버퍼 패턴들(125)을 시드로 하여 성장된 에피택시얼 패턴일 수 있다. 본 실시예에 따르면, 상기 소스/드레인 영역들(130) 및 상기 버퍼 패턴들(125)은, 선택적 에피택시얼 성장 공정을 이용하여 순차로 형성될 수 있다. 일 실시예에 따르면, 상기 소스/드레인 영역들(130)은 상기 버퍼 패턴들(125)을 시드로 하여 성장된 실리콘-저머늄(SiGe)을 포함할 수 있다. 상기 버퍼 패턴들(125)의 저머늄 농도는 상기 소스/드레인 영역들(130)의 저머늄 농도보다 낮을 수 있다.
본 실시예에 따르면, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각에 상기 버퍼 패턴들(125)이 형성됨에 따라, 상기 버퍼 패턴들(125)을 시드로 하여 형성되는 상기 소스/드레인 영역들(130)의 폭(W)이 커질 수 있다. 이에 따라, 상기 소스/드레인 영역들(130)에 접하는 콘택들의 저항이 감소될 수 있다. 이 후의 공정은 도 8a, 도 8b, 도 1a, 및 도 1b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일하다.
본 발명의 개념에 따르면, 상기 활성 패턴(AP)의 상기 제2 영역들(R2)의 각각의 상기 상면(U2)의 높이의 산포가 최소화될 수 있다. 이에 따라, 상기 제2 영역들(R2)의 각각의 상기 상면(U2)을 시드로 하여 성장되는 상기 소스/드레인 영역들(130)의 높이의 산포가 최소화될 수 있다. 즉, 상기 소스/드레인 영역들(130)에 의해 채널에 인가되는 스트레인의 산포가 최소화될 수 있다.
더하여, 상기 소스/드레인 영역들(130)이 상기 제2 영역들(R2)의 상기 양 측벽들을 덮도록 형성됨에 따라, 상기 제2 영역들(R2)의 상기 상면(U2)만을 덮도록 형성되는 경우에 비하여, 상기 소스/드레인 영역들(130)의 폭(W)이 커질 수 있다. 이에 따라, 상기 소스/드레인 영역들(130)에 접하는 콘택들의 저항이 감소될 수 있다.
따라서, 채널 특성 및 저항 특성이 개선된 반도체 소자가 제공될 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 103: 소자분리 패턴들
AP: 활성 패턴 AF: 활성 핀
R1: 활성 패턴의 제1 영역 R2: 활성 패턴의 제2 영역
P1: 활성 핀의 제1 부분 P2: 활성 핀의 제2 부분
105: 식각 정지 패턴 110: 희생 게이트 패턴
113: 게이트 마스트 패턴 120: 게이트 스페이서
130: 소스/드레인 영역들 142: 갭 영역
144: 게이트 유전 패턴 150: 게이트 전극
GS: 게이트 구조체 125: 버퍼 패턴들

Claims (10)

  1. 활성 패턴이 제공된 기판;
    상기 기판 상에 배치되고, 상기 활성 패턴의 일 측에 배치되는 소자분리 패턴;
    상기 활성 패턴 상에 배치되어 상기 활성 패턴 및 상기 소자분리 패턴을 가로지르는 게이트 구조체; 및
    상기 게이트 구조체 양 측에 배치되는 소스/드레인 영역들을 포함하되,
    상기 활성 패턴은 상기 게이트 구조체 아래의 제1 영역 및 상기 게이트 구조체 양 측의 제2 영역들을 포함하고, 상기 제2 영역들의 각각의 상면의 높이는 상기 제1 영역의 상면의 높이보다 낮으며,
    상기 소스/드레인 영역들은 상기 제2 영역들 상에 각각 배치되고,
    상기 소스/드레인 영역들의 각각은 상기 제2 영역들의 각각의 양 측벽들의 일부를 덮고,
    상기 소자분리 패턴은 상기 게이트 구조체 아래의 제3 영역, 및 상기 게이트 구조체의 양 측의 제4 영역들을 포함하고, 상기 제4 영역들의 각각의 상면의 높이는 상기 제3 영역의 상면의 높이보다 낮은 반도체 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 활성 패턴의 상기 제2 영역들의 각각은 상기 소자분리 패턴에 의해 노출되는 측벽을 가지고,
    상기 소스/드레인 영역들의 각각은 상기 소자분리 패턴에 의해 노출된 상기 제2 영역들의 각각의 상기 측벽을 덮는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제2 영역들의 각각의 상기 상면은, 일 단면의 관점에서 오목한 표면 프로파일을 가지는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제2 영역들의 각각의 상기 상면은, 일 단면의 관점에서 서로 대칭되는 경사면들을 포함하는 표면 프로파일을 갖는 반도체 소자.
  6. 청구항 4에 있어서,
    상기 기판은 단결정 구조의 반도체 물질을 포함하고,
    상기 제2 영역들의 각각의 상기 상면은 상기 반도체 물질의 결정 구조의 일 결정면인 반도체 소자.
  7. 청구항 4에 있어서,
    상기 기판은 단결정 구조의 실리콘 기판이고,
    상기 제2 영역들의 각각의 상기 상면은 실리콘 결정 구조의 (111)면인 반도체 소자.
  8. 청구항 1에 있어서,
    상기 소스/드레인 영역들의 각각은 상기 제2 영역들의 각각의 상기 상면 및 상기 제2 영역들의 각각의 상기 양 측벽들에 접하는 에피택시얼 패턴인 반도체 소자.
  9. 청구항 1에 있어서,
    상기 소스/드레인 영역들과 상기 제2 영역들 사이의 버퍼 패턴들을 더 포함하되,
    상기 버퍼 패턴들의 각각은, 상기 제2 영역들의 각각의 상기 상면 및 상기 제2 영역들의 각각의 상기 양 측벽들에 접하는 에피택시얼 패턴인 반도체 소자.
  10. 청구항 9에 있어서,
    상기 소스/드레인 영역들과 상기 버퍼 패턴들은 각각 저머늄(Ge)을 포함하되,
    상기 버퍼 패턴들의 저머늄 농도는 상기 소스/드레인 영역들의 저머늄 농도보다 낮은 반도체 소자.
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