KR102399029B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판; 기판의 제1 영역에 돌출되어 제1 방향으로 연장되고, 제1 폭과 제1 깊이를 통해 정의되는 제1 단면적을 가지는 제1 리세스를 포함하는 제1 핀; 제1 리세스를 채우는 제1 소자 분리막; 제1 리세스의 적어도 일측에, 제1 소자 분리막과 이격되어 배치된 제1 소오스/드레인 영역; 기판의 제2 영역에 돌출되어 제2 방향으로 연장되고, 제2 폭과 제2 깊이를 통해 정의되고, 제1 단면적보다 작은 제2 단면적을 가지는 제2 리세스를 포함하는 제2 핀; 제2 리세스를 채우는 제2 소자 분리막; 제2 리세스의 적어도 일측에, 제2 소자 분리막과 이격되어 배치된 제2 소오스/드레인 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 더욱 상세하게는 리세스를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
또한, MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 짧아지게 된다. 트랜지스터의 채널 길이가 감소함에 따라, 채널에서 캐리어(전하 또는 정공)의 산란이 증가하게 되고, 캐리어의 이동도(mobility)가 감소하게 된다. 캐리어 이동도의 감소는 트랜지스터의 포화 전류(saturation current)를 향상시키는데 있어서, 장애물이 될 수 있다.
따라서, 채널의 길이가 감소한 트랜지스터에서 전하의 이동도를 향상시키기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 고집적 및 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 리세스(recess)의 크기를 이용하여 전기적 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판; 상기 기판의 제1 영역에 돌출되어 제1 방향으로 연장되고, 제1 폭과 제1 깊이를 통해 정의되는 제1 단면적을 가지는 제1 리세스를 포함하는 제1 핀; 상기 제1 리세스를 채우는 제1 소자 분리막; 상기 제1 리세스의 적어도 일측에, 상기 제1 소자 분리막과 이격되어 배치된 제1 소오스/드레인 영역; 상기 기판의 제2 영역에 돌출되어 제2 방향으로 연장되고, 제2 폭과 제2 깊이를 통해 정의되고, 상기 제1 단면적보다 작은 제2 단면적을 가지는 제2 리세스를 포함하는 제2 핀; 상기 제2 리세스를 채우는 제2 소자 분리막; 상기 제2 리세스의 적어도 일측에. 상기 제2 소자 분리막과 이격되어 배치된 제2 소오스/드레인 영역을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 깊이는 상기 제2 깊이보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 폭은 상기 제2 폭보다 클 수 있다
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막과 상기 제2 소자 분리막 각각은 서로 다른 종류의 스트레스를 가지는 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막은 인장 스트레스성 물질을 포함하고, 상기 제2 소자 분리막은 압축 스트레스성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막과 상기 제1 리세스 사이에 배치된 캡핑막을 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막은 상기 제2 소자 분리막보다 큰 면적을 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막 상에 배치되는 더미 게이트 구조체를 더 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막 상에 배치되고, 스페이서로 정의되는 제1 트렌치를 더 포함하고, 상기 제1 소자 분리막은 상기 제1 트렌치 내로 연장되어, 상기 제1 트렌치의 적어도 채울 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 폭과 상기 제1 깊이는 상기 제1 리세스를 포함하는 제1 핀의 상면을 통해 측정되고, 상기 제2 폭과 상기 제2 깊이는 상기 제2 리세스를 포함하는 제2 핀의 상면을 통해 측정되며, 상기 제1 소자 분리막의 상면은 상기 제1 리세스의 상면과 동일 평면 이상으로 연장되고, 상기 제2 소자 분리막의 상면은 상기 제2 리세스의 상면과 동일 평면 이상으로 연장될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스는 상기 제1 소오스/드레인 영역보다 상기 기판과 가깝게 연장되고, 상기 제2 리세스는 상기 제2 소오스/드레인 영역보다 상기 기판과 가깝게 연장될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소오스/드레인 영역의 격자 상수는 상기 기판의 격자 상수 이하이고, 상기 제2 소오스/드레인 영역의 격자 상수는 상기 기판의 격자 상수보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판; 상기 기판의 제1 영역에 돌출되어 제1 방향으로 연장되고, 제1 폭을 가지는제1 리세스를 포함하는 제1 핀; 상기 제1 리세스를 채우고, 상기 제1 핀의 적어도 상면으로 연장된 제1 소자 분리막; 상기 제1 리세스의 적어도 일측에, 상기 제1 소자 분리막과 이격되어 배치된 제1 소오스/드레인 영역; 상기 기판의 제2 영역에 돌출되어 제2 방향으로 연장되고, 상기 제1 폭과 다른 제2 폭을 가지는 제2 리세스를 포함하는 제2 핀; 상기 제2 리세스를 채우고, 상기 제2 핀의 적어도 상면으로 연장된 제2 소자 분리막; 상기 제2 리세스의 적어도 일측에. 상기 제2 소자 분리막과 이격되어 배치된 제2 소오스/드레인 영역을 포함하고, 상기 제1 소자 분리막은 상기 제2 소자 분리막보다 큰 부피를 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스는 제1 깊이를 가지며, 상기 제1 폭과 상기 제1 깊이를 통해 정의되는 제1 단면적을 가지고, 상기 제2 리세스는 제2 깊이를 가지며, 상기 제2 폭과 상기 제2 깊이를 통해 정의되는 제2 단면적을 가지되, 상기 제1 단면적은 상기 제2 단면적보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막은 인장 스트레스성 물질을 포함하고, 상기 제2 소자 분리막은 압축 스트레스성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스는 상기 제1 소오스/드레인 영역보다 상기 기판과 가깝게 연장되고, 상기 제2 리세스는 상기 제2 소오스/드레인 영역보다 상기 기판과 가깝게 연장될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소오스/드레인 영역의 격자 상수는 상기 기판의 격자 상수 이하이고, 상기 제2 소오스/드레인 영역의 격자 상수는 상기 기판의 격자 상수보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 서로 이격된 제1 영역과 제2 영역을 포함하는 기판; 상기 기판의 제1 영역에 돌출되어 제1 방향으로 연장되고, 제1 단면적을 가지는 제1 리세스를 포함하는 제1 핀; 및 상기 기판의 제2 영역에 돌출되어 상기 제1 방향으로 연장되고, 상기 제1 단면적보다 작은 제2 단면적을 가지는 제2 리세스를 포함하는 제2 핀을 포함하고, 상기 제1 단면적은 상기 제1 핀의 상면을 따라 측정되는 제1 폭과 상기 제1 핀의 상면과 상기 제1 리세스의 바닥면까지의 거리인 제1 깊이를 통해 정의되고, 상기 제2 단면적은 상기 제2 핀의 상면을 따라 측정되는 제2 폭과 상기 제2 핀의 상면과 상기 제2 리세스의 바닥면까지의 거리인 제2 깊이를 통해 정의될 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 깊이는 상기 제2 깊이보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역과 제2 영역을 포함하는 기판; 상기 기판의 제1 영역에 돌출되어 제1 방향으로 연장되고, 제1 리세스를 포함하는 제1 핀; 상기 제1 핀 상에, 상기 제1 핀과 교차하여 연장되고, 상기 제1 리세스와 이격된 게이트 구조체; 상기 제1 리세스를 채우는 제1 소자 분리막; 상기 제1 소자 분리막 상에 배치된 더미 게이트 구조체; 상기 게이트 구조체와 상기 더미 게이트 구조체 사이의 상기 제1 핀 내에 형성된 제1 소오스/드레인 영역; 상기 기판의 제2 영역에 돌출되어 제2 방향으로 연장되고, 제2 리세스를 포함하는 제2 핀; 상기 제2 리세스를 채우는 제2 소자 분리막; 상기 제2 리세스의 적어도 일측에. 상기 제2 소자 분리막과 이격되어 배치된 제2 소오스/드레인 영역을 포함하고, 상기 제1 리세스는 상기 제1 소오스/드레인 영역보다 상기 기판과 가깝게 연장되고, 상기 제2 리세스는 상기 제2 소오스/드레인 영역보다 상기 기판과 가깝게 연장되되, 상기 제1 리세스와 상기 제2 리세스는 서로 다른 크기를 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스는 상기 제1 핀의 상면을 따라 정의되는 제1 폭을 가지고, 상기 제2 폭은 상기 제2 핀의 상면을 따라 정의되는 제2 폭을 가지되, 상기 제1 폭은 상기 제2 폭보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 리세스는 상기 제1 핀의 상면에서 상기 제1 리세스의 바닥면까지의 거리로 정의되는 제1 깊이를 가지고, 상기 제2 리세스는 상기 제2 핀의 상면에서 상기 제2 리세스의 바닥면까지의 거리로 정의되는 제2 깊이를 가지되, 상기 제1 깊이는 상기 제2 깊이보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막의 상면은 상기 제1 리세스의 상면과 동일 평면 이상으로 연장되고, 상기 제2 소자 분리막의 상면은 상기 제2 리세스의 상면과 동일 평면 이상으로 연장되되, 상기 제1 소자 분리막은 상기 제2 소자 분리막보다 큰 부피를 가질 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막과 상기 제2 소자 분리막 각각은 서로 다른 종류의 스트레스를 가지는 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소자 분리막은 인장 스트레스성 물질을 포함하고, 상기 제2 소자 분리막은 압축 스트레스성 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 소오스/드레인 영역의 격자 상수는 상기 기판의 격자 상수 이하이고, 상기 제2 소오스/드레인 영역의 격자 상수는 상기 기판의 격자 상수보다 클 수 있다.
본 발명의 몇몇 실시예에 있어서, 상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 22은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 제조 방법의 도면들이다.
도 23는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 24은 도 23의 A―A를 따라 절단한 단면도이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 26는 도 25의 A―A를 따라 절단한 단면도이다.
도 27은 도 25의 B―B를 따라 절단한 단면도이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 29은 도 28의 A―A를 따라 절단한 단면도이다.
도 30는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 31은 도 30의 A―A를 따라 절단한 단면도이다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 33는 도 32의 A―A를 따라 절단한 단면도이다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 35은 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 36는 도 35의 A―A를 따라 절단한 단면도이다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 38은 도 37의 A―A를 따라 절단한 단면도이다.
도 39은 본 발명의 몇몇 실시예에 따른 반도체 장치들을 포함하는 전자 시스템의 블록도이다.
도 40는 본 발명의 몇몇 실시예에 따른 반도체 장치들을 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 22을 통하여, 본 발명의 기술적 사상에 따른 반도체 장치를 설명한다.
도 1 내지 도 22은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 제조 방법의 도면들이다. 도 1 내지 도 14d는 본 발명의 몇몇 실시예에 따른 반도체 장치가 포함하는 리세스의 형성을 설명하기 위한 도면들이며, 도 14a 내지 도 14d는 서로 다른 영역에서 각각 서로 다른 리세스를 포함하는 반도체 장치를 설명하기 위한 도면들이다.
도 1 내지 도 3, 도 5, 도 6, 도 8 및 도 19는 사시도이고, 도 4a는 도 3의 A-A선을 따라 절단한 단면도이고, 도 4b는 도 3의 B-B선을 따라 절단한 단면도이다. 도 7은 도 6의 A-A선을 따라 절단한 단면도이다. 도 9는 도 8의 A-A선을 따라 절단한 단면도이다. 도 20는 도 19의 A-A선을 따라 절단한 단면도이고, 도 21은 도 19의 B-B선을 따라 절단한 단면도이고, 도 22는 도 19의 C-C선을 따라 절단한 단면도이다.
도 1을 참조하면, 기판(101) 상에 제1 내지 제3 핀(F1∼F3)을 형성한다. 제1 내지 제3 핀(F1∼F3)은 기판(101) 상에 형성되며, 제3 방향(Z1)으로 돌출될 수 있다. 제1 내지 제3 핀(F1∼F3)은 길이 방향인 제1 방향(X1)을 따라 길게 연장될 수 있으며, 제1 방향(X1)의 장변과 제2 방향(Y1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제2 방향(Y1)이고 단변 방향이 제1 방향(X1)일 수 있다.
제1 내지 제3 핀(F1∼F3)은 서로 이격되어 배치되며, 장변이 서로 나란하도록 배치될 수 있으나, 이에 제한되는 것은 아니다. 따라서, 제1 내지 제3 핀(F1∼F3)은 단변이 서로 나란하도록 이격되어 배치될 수 있다.
한편, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 내지 제3 핀(F1∼F3)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
도 2를 참조하면, 제1 내지 제3 핀(F1∼F3) 측벽을 덮도록 절연막(110a)을 형성한다. 필드 절연막(110a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 3 내지 도 4b를 참조하면, 절연막(110a)의 상부를 리세스하여 필드 절연막(110)을 형성하고, 제1 내지 제3 핀(F1∼F3)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 내지 제3 핀(F1∼F3)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 절연막(110a) 형성 후, 리세스 공정없이 절연막(110a)에 의하여 노출된 제1 내지 제3 핀(F1∼F3)의 상면을 씨드로 하는 에피택셜 공정에 의하여 제1 내지 제3 핀(F1∼F3)의 일부가 형성될 수 있다.
또한, 노출된 제1 내지 제3 핀(F1∼F3)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 제1 내지 제3 핀(F1∼F3) 상에 제1 내지 제3 핀(F1∼F3)을 교차하는 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)를 형성하고, 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c) 상에 각각 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)를 형성한다. 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 서로 이격된다.
도 3에서는 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)가 직각으로 즉, 제1 방향(X1)으로 제1 내지 제3 핀(F1∼F3)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제1 내지 제3 핀(F1∼F3)을 교차할 수 있다.
제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)과 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 제1 내지 제3 핀(F1∼F3)의 상면과 측벽의 상부에 형성될 수 있다.
제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)은 제1 내지 제3 핀(F1∼F3)의 상면과 측벽을 따라 컨포말(conformal)하게 형성될 수 있다. 또한, 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c)는 필드 절연막(110) 상에 배치될 수 있다.
한편, 제1 내지 제3 희생 게이트 절연막(111a, 111b, 111c) 는 예를 들어, 실리콘 산화막일 수 있다. 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)는 예를 들어, 폴리 실리콘일 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 각각 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c) 상에 형성될 수 있다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 양 측벽에 각각 제1 내지 제3 스페이서(115a, 115b, 115c)를 형성한다. 제1 내지 제3 스페이서(115a, 115b, 115c)는 각각 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면을 노출할 수 있다. 제1 내지 제3 스페이서(115a, 115b, 115c)는 실리콘 질화막 또는 실리콘 산질화막일 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층이 적층되어 형성될 수도 있다.
도 5를 참조하면, 제1 내지 제3 핀(F1∼F3)을 식각한다. 제1 내지 제3 더미 게이트 구조체(111a, 111b, 111c)가 덮은 부분을 제외하고 제1 내지 제3 핀(F1∼F3)의 나머지 부분을 식각한다.
따라서, 제1 내지 제3 더미 게이트 구조체(111a, 111b, 111c) 사이에서 노출된 제1 내지 제3 핀(F1∼F3)이 식각될 수 있다. 제1 내지 제3 스페이서(115a, 115b, 115c)와 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 식각 마스크로 이용하여, 제1 내지 제3 핀(F1∼F3)을 식각할 수 있다.
도 6 및 도 7을 참조하면, 제1 내지 제3 핀(F1∼F3)의 식각된 부분에 제1 내지 제3 소오스/드레인 영역(121, 123, 125)을 형성한다. 제1 핀(F1) 내에 제1 소오스/드레인 영역(123)을, 제2 핀(F2) 내에 제2 소오스/드레인 영역(121)을, 제3 핀(F3) 내에 제3 소오스/드레인 영역(125)을 형성할 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높을 수 있다.
본 실시예에 따라 제조되는 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(151a, 152b) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 실시예에 따라 제조되는 반도체 장치가 NMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 인장 스트레스 물질을 포함할 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 한편, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 3-5족 반도체 물질 또는 4족 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 6에서는 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 서로 이격되어 형성될 수 있다.
도 8 및 도 9를 참조하면, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 제1 내지 제3 스페이서(115a, 115b, 115c)의 측벽을 덮을 수 있으며, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면은 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 산화막을 포함할 수 있다.
도 10을 참조하면, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거하여 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 상면을 노출시킨다.
제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거하기 위하여 평탄화 공정(예를 들어, CMP 공정)을 수행할 수 있으며, 평탄화 공정 진행 시 제1 층간 절연막(131)도 일부 식각될 수 있다.
평탄화 공정을 수행한 후, 세정 공정을 진행하면 평탄화 공정에 의해 발생한 잔여물 등을 제거할 수 있다. 제1 층간 절연막(131)의 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 상면과 동일 평면에 위치할 수 있으나, 이에 제한되는 것은 아니다. 즉, 상술한 평탄화 공정 시에, 제1 층간 절연막(131)이 일부 제거되어 제1 층간 절연막(131)의 상면이 제1 내지 제3 희생 게이트 전극(112a, 112b, 112c)의 상면보다 낮아질 수 있다.
도 11을 참조하면, 제1 층간 절연막(131), 제1 내지 제3 희생 게이트 전극 (112a, 112b, 112c)의 상면을 덮는 보호막(133) 및 제1 절연막(135)을 형성한다. 보호막(133)은 후속 공정에서 제1 층간 절연막(131)이 식각되는 것을 방지할 수 있다. 보호막(133)은 예를 들어, 질화막, 산질화막 등을 포함할 수 있다.
제1 절연막(135)은 보호막(133)을 형성하면서 발생한 단차를 상쇄하기 위하여 형성한다. 상술한 평탄화 공정 시에, 제1 층간 절연막(131)의 일부가 제거되는 경우, 제1 층간 절연막(131)의 상면과 제1 내지 제3 희생 게이트 전극 (112a, 112b, 112c)의 상면에 높이 차가 있으므로, 보호막(133)을 형성하면 보호막(133)은 평평하게 형성되지 않고, 제1 층간 절연막(131) 상에 오목한 부분이 발생할 수 있다. 제1 절연막(135)은 보호막(133)의 오목한 부분을 채워, 제1 절연막(135) 상면을 평평하게 만들 수 있다. 제1 절연막(135)은 제1 층간 절연막(131)과 동일한 물질을 포함할 수 있다.
도 12를 참조하면, 보호막(133) 상에 식각 마스크 패턴(137a)을 형성한다. 식각 마스크 패턴(137a)은 제2 희생 게이트 전극(112b)의 상부를 노출시키고, 나머지 부분은 덮을 수 있다.
도 13을 참조하면, 제2 희생 게이트 전극(112b)과 제2 희생 게이트 절연막(111b)를 제거하여, 제1 트렌치(141a)와 제1 리세스(141b)를 형성한다.
구체적으로, 식각마스크 패턴(137a)을 이용하여 먼저 제2 희생 게이트 전극(112b) 상의 보호막(133)을 제거하고, 이어서 제2 희생 게이트 전극(112b)과 제2 희생 게이트 절연막(111b)을 식각 공정으로 제거하여 제1 트렌치(141a)를 형성한다. 제1 트렌치(141a)에 의해 제1 내지 제3 핀(F1∼F3)이 노출되고, 노출된 부분을 제거하여 제1 리세스(141b)를 형성한다.
제1 리세스(141b)는 제1 내지 제3 소오스/드레인 영역(121, 123, 125)과 이격되어 형성될 수 있다. 제1 리세스(141b)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮거나 같다.
상기 식각 공정은 이방성 식각(anisotropic etching) 공정 또는 등방성 식각(isotropic etching) 공정일 수 있다. 식각 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 식각 공정이 건식 식각 공정일 경우에, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE: reactive ion etching) 또는 반응성 이온 빔 식각(reactive ion beam etching)을 수행할 수 있다.
도 13에서는 제1 리세스(141b)가 상부에서 하부로 갈수록 폭이 좁아지는 트렌치 형상을 갖는 것으로 도시되어 있으나, 제1 리세스(141b)는 다양한 형상을 가질 수 있다. 예를 들어, 제1 리세스(141b)는 V자형, 직사각형, 사다리꼴형, 각진 U자형, U자형 또는 타원형의 형상을 가질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
한편, 제1 리세스(141b)는 다양한 크기를 가질 수 있다. 즉, 제1 리세스(141b)는 본 실시예에 따라 제조되는 반도체 장치가 PMOS 트랜지스터인지, NMOS 트랜지스터인지에 따라 다른 크기를 가질 수 있다.
즉, 제1 리세스(141b)는 본 실시예에 따라 제조되는 반도체 장치가 PMOS 트랜지스터인 경우에는, 본 실시예에 따라 제조되는 반도체 장치가 NMOS 트랜지스터인 경우와 비교하여 상대적으로 클 수 있다.
보다 구체적으로 본 실시예에 따라 제조되는 반도체 장치가 NMOS 트랜지스터인 경우에는, 제1 리세스(141b)가 클수록 인장 스트레스를 증가시킬 수 있으므로 반도체 장치의 전기적 특성을 향상시킬 수 있다. 또한, 본 실시예에 따라 제조되는 반도체 장치가 PMOS 트랜지스터인 경우에는, 제1 리세스(141b)가 작을수록 압축 스트레스를 증가시킬 수 있으므로 반도체 장치의 전기적 특성을 향상시킬 수 있다.
따라서, 본 발명에 따른 반도체 장치가 포함하는 제1 리세스(141b)는 반도체 장치의 종류에 따라 그 크기가 결정될 수 있다.
이와 관련하여, 도 14a 내지 도 14d를 통하여 보다 상세히 설명한다.
도 14a 내지 도 14d에 있어서, 제1 영역(Ⅰ)은 도 1 내지 도 13을 통해 설명한 반도체 장치와 대응되는 반도체 장치가 배치되는 영역일 수 있다. 제2 영역(Ⅱ)은 도 1 내지 도 13을 통해 설명한 반도체 장치와 제2 리세스(214b)의 크기를 제외하고 실질적으로 동일한 반도체 장치가 배치되거나, 다른 종류의 반도체 장치가 배치되는 영역일 수 있다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 반도체 장치의 배열, 동작 등에 따라 구분될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 로직 영역이고, 제2 영역(Ⅱ)은 SRAM 영역일 수 있다. 또한, 제1 영역(Ⅰ)은 구동 전압이 높은 영역일 수 있고, 제2 영역(Ⅱ)은 구동 전압이 낮은 영역일 수 있다.
또한, 제1 영역(Ⅰ)은 NMOS 트랜지스터가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 PMOS 트랜지스터가 형성되는 영역일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다.
한편, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 동일한 기판(101) 상에서 서로 연속되는 영역이거나, 서로 분리되어 이격된 영역일 수 있다.
한편, 제2 영역(Ⅱ)은 기판(2101) 상에 형성된 제2 핀(F2), 제2 소오스/ 드레인 영역(2123), 제2 층간 절연막(2131), 제4 내지 제6 스페이서(2115a, 2115b, 2115c), 제2 보호막(2133), 제2 절연막(2135), 제4 및 제6 희생 게이트 절연막(2111a, 2111c) 및 제4 및 제6 희생 게이트 전극(2112a, 2112c) 각각은 제1 영역(Ⅰ)에 형성된 제1 소오스/ 드레인 영역(123), 제1 층간 절연막(131), 제1 내지 제3 스페이서(115a, 115b, 115c), 보호막(133), 제1 절연막(133), 제1 및 제3 희생 게이트 절연막(111a, 2111c) 및 제1 및 제3 희생 게이트 전극(112a, 112c)과 실질적으로 대응되는 구성일 수 있다. 따라서, 반복되는 설명은 생략한다.
한편, 본 실시예에 있어서, 제1 영역(Ⅰ)은 NMOS 트랜지스터가 형성되는 영역으로, 제2 영역(Ⅱ)은 PMOS 트랜지스터가 형성되는 영역으로 가정하여 설명한다. 이는 발명의 설명을 위한 예시적인 것이며 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 영역(Ⅰ)은 NMOS 트랜지스터가 형성되는 영역이고, 제2 영역(Ⅱ)이 PMOS 트랜지스터가 형성되는 영역이라면, 제1 리세스(141b)의 크기가 제2 리세스(2141b)의 크기보다 큰 경우에, 반도체 장치의 전기적 특성을 향상시킬 수 있다.
제1 리세스(141b)의 크기가 제2 리세스(2141b)의 크기보다 큰 경우에, 제1 영역(Ⅰ)에 형성되는 NMOS 트랜지스터에 인장 스트레스가, 제2 영역(Ⅱ)에 형성되는 PMOS 트랜지스터에 압축 스트레스가 인가될 수 있기 때문이다. 이를 통해, 각각의 트랜지스터가 포함하는 채널 영역에 압축 또는 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
나아가, 추후 공정에서, 제1 리세스(141b)에 채워지는 제1 소자 분리막은 인장 스트레스 물질일 수 있고, 제1 핀(F1) 또는 기판(101)이 포함하는 물질과 비교하여 격자 상수가 동일하거나 작은 물질일 수 있다. 또한, 제2 리세스(2141b)에 채워지는 제2 소자 분리막은 압축 스트레스 물질일 수 있고, 제2 핀(F2) 또는 기판(2101)이 포함하는 물질보다 격자 상수가 큰 물질일 수 있다.
한편, 상술한 바와 같이, 제1 리세스(141b)의 크기가 제2 리세스(2141b)의 크기보다 큰 경우, 제1 리세스(141b)에 채워지는 제1 소자 분리막의 면적은 제2 리세스(2141b)에 채워지는 제2 소자 분리막의 면적보다 클 수 있다. 나아가, 제1 리세스(141b)에 채워지는 제1 소자 분리막의 부피는 제2 리세스(2141b)에 채워지는 제2 소자 분리막의 부피보다 클 수 있다.
제1 리세스(141b)에 채워지는 제1 소자 분리막과 제2 리세스(2141b)에 채워지는 제2 소자 분리막을 이용하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 제1 리세스(141b)에 채워지는 제1 소자 분리막과 제2 리세스(2141b)에 채워지는 제2 소자 분리막 각각은 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
도 14a를 참조하면, 제1 영역(Ⅰ)에 형성된 제1 리세스(141b)는 제1 폭(w11)과 제1 깊이(d11)를 가질 수 있다. 제2 영역(Ⅱ)에 형성된 제2 리세스(2141b)는 제2 폭(w22)과 제2 깊이(d22)를 가질 수 있다.
즉, 제1 리세스(141b)는 제1 폭(w11)과 제1 깊이(d11)로 정의되는 제1 단면적을 가질 수 있다. 여기서, 제1 폭(w11)과 제1 깊이(d11)는 제1 핀(F1)의 상면을 통해 측정될 수 있다. 즉, 도시된 바와 같이, 제1 폭(w11)은 제1 핀(F1)의 상면을 따라 연장되는 방향이고, 제1 깊이(d11)는 제1 핀(F1)의 상면으로부터 기판(101)으로 연장되는 방향일 수 있다.
또한, 제2 리세스(2141b)는 제2 폭(w22)과 제2 깊이(d22)로 정의되는 제2 단면적을 가질 수 있다. 여기서, 제2 폭(w2)과 제2 깊이(d22)는 제2 핀(F2)의 상면을 통해 측정될 수 있다. 즉, 도시된 바와 같이, 제2 폭(w22)은 제2 핀(F2)의 상면을 따라 연장되는 방향이고, 제2 깊이(d22)는 제2 핀(F2)의 상면으로부터 기판(2101)으로 연장되는 방향일 수 있다.
도 14a를 다시 참조하면, 제1 폭(w11)은 제2 폭(w22)보다 크고, 제1 깊이(d11)는 제2 깊이(d22)보다 깊다. 즉, 제1 폭(w11)과 제1 깊이(d11)로 정의되는 제1 단면적은 제2 폭(w22)과 제2 깊이(d22)로 정의되는 제2 단면적보다 클 수 있다.
도 14b를 다시 참조하면, 제1 폭(w11)은 제2 폭(w22)보다 크고, 제1 깊이(d11)는 제2 깊이(d22)와 동일하다. 즉, 제1 폭(w11)과 제1 깊이(d11)로 정의되는 제1 단면적은 제2 폭(w22)과 제2 깊이(d22)로 정의되는 제2 단면적보다 클 수 있다.
도 14c를 다시 참조하면, 제1 폭(w11)은 제2 폭(w22)과 동일하고, 제1 깊이(d11)는 제2 깊이(d22)보다 깊다. 즉, 제1 폭(w11)과 제1 깊이(d11)로 정의되는 제1 단면적은 제2 폭(w22)과 제2 깊이(d22)로 정의되는 제2 단면적보다 클 수 있다.
도 14d를 다시 참조하면, 제1 폭(w11)은 제2 폭(w22)보다 작고, 제1 깊이(d11)는 제2 깊이(d22)보다 깊다. 이 경우, 제1 폭(w11)과 제1 깊이(d11)로 정의되는 제1 단면적은 제2 폭(w22)과 제2 깊이(d22)로 정의되는 제2 단면적과 동일하거나 클 수 있다.
본 실시예에 있어서, 도 14a 내지 도 14d에서 설명한 1 폭(w11)과 제1 깊이(d11)로 정의되는 제1 단면적은 제2 폭(w22)과 제2 깊이(d22)로 정의되는 제2 단면적과 보다 클 수 있다. 따라서, 제1 영역(Ⅰ)에 NMOS 트랜지스터가 형성되고, 제2 영역(Ⅱ)에 PMOS 트랜지스터가 형성되는 경우에는, 상기 NMOS 트랜지스터에는 인장 스트레스를, PMOS 트랜지스터에는 압축 스트레스를 인가하여 각각의 채널의 캐리어 이동도를 향상시킬 수 있다.
본 발명에 따른 반도체 장치가 포함하는 리세스는, 반도체 장치의 종류에 따라서 다양한 크기를 가질 수 있다. 또한, 나아가, 서로 다른 영역에 배치된 반도체 장치가 리세스를 각각 포함하는 경우에는, 각각의 리세스는 서로 다른 크기를 가질 수 있다.
이어서, 도 14a의 제1 영역(Ⅰ)에 배치된 제1 리세스(141b)를 포함하는 반도체 장치를 기준으로 설명한다. 그러나, 후속되는 공정들은 모두 제2 영역(Ⅱ)에 배치된 제2 리세스(2141b)를 포함하는 반도체 장치에 적용될 수 있다. 즉, 도 15 내지 도 22를 통해 설명하는 반도체 장치 제조 방법의 중간 단계들은 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 자명하게 적용될 수 있다.
도 15를 참조하면, 식각 마스크 패턴(137a)을 제거하고, 제1 트렌치 및 리세스(141a, 141b)를 채우는 제1 소자 분리막(143a)을 형성한다. 제1 소자 분리막(143a)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있다.
나아가, 제1 소자 분리막(143a)은 상술한 바와 같이 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있다.
또한, 제1 소자 분리막(143a)은 도 15의 반도체 장치가 NMOS 트랜지스터인 경우에는 인장 스트레스 물질을 포함할 수 있고, 이와 달리 PMOS 트랜지스터인 경우에는 압축 스트레스 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 16을 참조하면, 제1 소자 분리막(143a)을 제거하여 제1 및 제3 희생 게이트 전극(112a, 112c)의 상면을 노출시킨다. 이 때, 제1 및 제3 희생 게이트 전극(112a, 112c)를 덮는 보호막(133)과, 제1 절연막(135)은 평탄화 공정 등을 통해서 같이 제거될 수 있다. 한편, 본 실시예에서 보호막(133)이 전부 제거된 것으로 도시되었지만, 일부 제1 층간 절연막(131) 상에만 남을 수 있다. 제1 소자 분리막(143)은 제1 트렌치(141a)와 제1 리세스(141b) 내에만 남는다.
도 17를 참조하면, 제1 및 제3 희생 게이트 전극(112a, 112c)와 제1 및 제3 희생 게이트 절연막(111a, 111c)를 제거한다. 이 때, 제1 소자 분리막(143)의 일부도 식각될 수 있다.
도 17에서는 제1 소자 분리막(143)이 제1 내지 제3 핀(F1∼F3)의 상면과 동일 평면 상에 위치하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 소자 분리막(143)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높거나 낮을 수 있다.
도 18을 참조하면, 제1 및 제3 희생 게이트 전극(112a, 112c)이 제거된 부분에 제1 및 제2 게이트 구조체(151a, 151b)를 형성하고, 제1 소자 분리막(143) 상에 더미 게이트 구조체(152)를 형성한다. 제1 및 제2 게이트 구조체(151a, 151b)와 더미 게이트 구조체(152)는 동시에 형성될 수 있다.
제1 및 제2 게이트 구조체(151a, 151b)는 각각 제1 및 제2 게이트 절연막(153a, 153b)과 제1 및 제2 게이트 전극(155a, 155b)을 포함할 수 있다.
제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)과 제1 및 제2 게이트 전극(155a, 155b) 사이에 형성될 수 있다. 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)의 상면과 제1 스페이서(115)의 측벽을 따라 형성될 수 있다. 이러한 제1 및 제3 게이트 절연막(153a, 153b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(153a, 153b)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 게이트 전극(155a, 155b) 각각은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 도시된 것과 같이 제1 및 제2 게이트 전극(155a, 155b) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 제1 내지 제3 핀(F1~F3)의 상면과 제1 스페이서(115)의 측벽을 따라 형성될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 및 제2 게이트 전극(155a, 155b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
더미 게이트 구조체(152)는 더미 게이트 절연막(153c)과 더미 게이트 전극(155c)을 포함할 수 있다. 더미 게이트 구조체(152)는 제1 및 제2 게이트 구조체(151a, 151b)와 달리 트랜지스터의 게이트로 동작하지 않는다.
더미 게이트 절연막(153c)은 제1 내지 제3 핀(F1~F3)과 더미 게이트 전극(155c) 사이에 형성될 수 있다. 더미 게이트 절연막(153c)은 제1 소자 분리막(143) 상면과 제1 스페이서(115)의 측벽을 따라 형성될 수 있다. 더미 게이트 절연막(153c)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 더미 게이트 절연막(153c)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
더미 게이트 전극(155c)은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 더미 게이트 전극(155c) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 순차적으로 적층될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 더미 게이트 전극(155c)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
이어서, 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 제1 층간 절연막(131), 제1 및 제2 게이트 구조체(151a, 151b), 더미 게이트 구조체(152)를 덮을 수 있다.
도 19 내지 도 22를 참조하면, 제1 내지 제3 소오스/드레인 영역(121, 123, 125) 상에 실리사이드막(161)을 형성하고 실리사이드막(161) 상에 컨택(163)을 형성하여 반도체 장치(1)를 제조한다.
구체적으로, 실리사이드막(161)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면을 따라 형성될 수 있다. 실리사이드막(161)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 컨택(163)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다. 컨택(163)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다
도 23 및 도 24를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 23는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 24은 도 23의 A―A를 따라 절단한 단면도이다. 도 23에서는 제1 및 제2 층간 절연막(131, 132)를 생략하고 도시하였다.
도 23 및 도 24의 반도체 장치(3)는 제1 소자 분리막(143)과 더미 게이트 구조체(152), 제1 스페이서(115)의 형상에 있어서 차이가 있으며, 이너 스페이서(170)와 캡핑막(142)을 더 포함한다.
제1 및 제2 게이트 구조체(151a, 151b)의 측벽에 형성된 제1 스페이서(115)는 도 1의 반도체 장치(1)와 동일하지만, 더미 게이트 구조체(152)의 양 측벽에 형성된 스페이서(116, 117)의 형상이 다르다. 구체적으로, 더미 게이트 구조체(152)의 일 측벽을 덮는 스페이서(116)와 타 측벽을 덮는 스페이서(117)는 제1 내지 제3 핀(F1~F3) 상에 배치되며, 제1 리세스(141b)를 덮지 않는다. 스페이서(116, 117)는 각각 제1 및 제2 영역(116a, 116b)과 제3 및 제4 영역(117a, 117b)을 포함한다. 제2 영역(116b)은 제1 영역(116a) 상에, 제4 영역(117b)은 제3 영역(117a) 상에 배치된다. 제1 영역(116a)의 폭은 제2 영역(116b)의 폭보다 넓거나 같고, 제3 영역(117a)의 폭은 제4 영역(118a)의 폭보다 넓거나 같다. 따라서, 스페이서(116, 117)는 서로 마주보는 L 형상을 가질 수 있다. 여기서, 마주본다라는 것은 제1 영역(116a)과 제3 영역(117a) 사이의 거리가 제2 영역(116b)과 제4 영역(117b) 사이의 거리보다 짧다는 것을 의미한다. 스페이서(116, 117)가 서로 마주보지 않는 경우, 제1 및 제3 영역(116a, 117a)은 서로 반대 방향으로 돌출된다. 따라서, 스페이서(116, 117)가 마주보지 않으면, 제1 영역(116a)과 제3 영역(117a) 사이의 거리는 제2 영역(116b)과 제4 영역(117b) 사이의 거리와 같다.
스페이서(116, 117)의 내측벽에는 이너 스페이서(170)가 형성된다. 구체적으로, 제1 영역(116a)과 제3 영역(117a)의 측벽에는 이너 스페이서(170)가 형성된다. 이너 스페이서(170)의 높이는 제1 및 제3 영역(116a, 117a)의 높이와 같을 수 있다. 이너 스페이서(170)의 프로파일은 제1 리세스(141b)의 프로파일과 이어질 수 있다. 이너 스페이서(170)는 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
제1 리세스(141b)와 제1 소자 분리막(143) 사이에는 캡핑막(142)이 형성될 수 있다. 캡핑막(142)은 제1 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있다. 또한, 캡핑막(142)은 연장되어 스페이서(116, 117)의 측벽을 따라 컨포말하게 형성될 수 있다. 캡핑막(142)은 스페이서(116, 117)와 더미 게이트 구조체(152) 사이에 배치될 수 있다. 캡핑막(142)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
소자 분리막(142) 상에는 더미 게이트 구조체(152)가 형성된다. 더미 게이트 구조체(152)의 하면은 제1 및 제2 게이트 구조체(151a, 151b)의 하면보다 높을 수 있다. 다시 말해서, 제1 소자 분리막(143)의 상면은 제1 내지 제3 핀(F1~F3)의 상면보다 높거나 같을 수 있다.
더미 게이트 구조체(152)의 하면이 제1 및 제3 영역(116a, 117a)의 상면보다 높은 경우, 제1 소자 분리막(143)은 제5 내지 제7 영역(143a, 143b, 143c)을 포함할 수 있다. 여기서, 제1 소자 분리막(143)의 제5 영역(143a)은 제1 리세스(141b)를 채우는 영역이고, 제6 영역(143b)은 제5 영역(143a) 상의 제1 및 제3 영역(116a, 117a) 사이의 영역이고, 제7 영역(143c)은 제6 영역(143b) 상에서 더미 게이트 구조체(152) 하면까지의 영역이다. 제7 영역(143c)의 폭은 제6 영역(143b)의 폭보다 넓거나 같다. 따라서, 제1 영역(116a)의 일부와 제3 영역(117a)의 일부는 제7 영역(143c)과 제1 내지 제3 핀(F1~F3) 사이에 배치될 수 있다. 또한, 제1 영역(116b)과 제3 영역(117b)은 더미 게이트 구조체(152) 하면의 일부를 덮을 수 있다. 다시 말해서, 제1 영역(116a)의 일부와 제3 영역(117a)의 일부는 제1 내지 제3 핀(F1~F3)과 더미 게이트 구조체(152) 사이에 배치될 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니며, 더미 게이트 구조체(152)의 하면은 이너 스페이서(170)와 접할 수 있다.
도 23 및 도 24의 반도체 장치의 나머지 부분은 도 1의 반도체 장치(1)와 동일하므로 더 이상의 설명은 생략하기로 한다.
한편, 상술한 바와 같이, 본 실시예에 따른 반도체 장치는 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 형성될 수 있다.
도 25 내지 도 27을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 26는 도 25의 A―A를 따라 절단한 단면도이고, 도 27은 도 25의 B―B를 따라 절단한 단면도이다. 도 25에서는 제1 및 제2 층간 절연막(131, 132)를 생략하고 도시하였다.
도 25의 반도체 장치는 도 1의 반도체 장치(1)와 달리 더미 게이트 구조체(152)를 형성하지 않는다. 대신에, 더미 게이트 구조체(152)가 있는 부분을 소자 분리막(175)으로 채울 수 있다.
구체적으로, 도 25를 참조하면, 제1 내지 제3 핀(F1~F3) 내에 제1 리세스(141b)가 형성된다. 소자 분리막(175)은 제1 리세스(141b)를 채운다. 제1 리세스(141b) 상으로 돌출된 소자 분리막(175)의 측벽에는 스페이서(115)가 배치된다. 스페이서(115)는 제1 내지 제3 핀(F1~F3) 상에 배치되고, 제1 리세스(141b) 상에는 형성되지 않는다.
소자 분리막(175)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, Hf 산화물, La 산화물, 폴리 실리콘, Ge, Ge 산화물, Ti 산화물, W 산화물 중 적어도 하나를 포함할 수 있다.
제1 리세스(141b)와 소자 분리막(175) 사이에는 캡핑막(173)이 배치된다. 캡핑막(173)은 제1 스페이서(115) 측벽, 제1 내지 제3 핀(F1~F3) 상면, 제1 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있다. 캡핑막(173)은 제1 내지 제3 핀(F1~F3)과 필드 절연막(110) 상에 배치될 수 있다.
캡핑막(173)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, Hf 산화물, La 산화물, 폴리 실리콘, Ge, Ge 산화물, Ti 산화물, W 산화물 중 적어도 하나를 포함할 수 있다.
한편, 도면에는 도시하지 않았지만 캡핑막(173)과 소자 분리막(175) 사이에 제2 캡핑막을 추가로 형성할 수 있다. 제1 스페이서(115)의 프로파일과 제1 리세스(141b)의 프로파일은 서로 이어지지 않는다.
소자 분리막(175)은 제1 리세스(141b) 내의 제1 영역(175a)과 제1 리세스(141b) 상의 제2 영역(175b)을 포함하며, 제1 영역(175a)의 폭은 제2 영역(175b)의 폭보다 좁을 수 있다. 소자 분리막(175)의 상면, 제1 및 제2 게이트 구조체(151a, 151b)의 상면은 동일 평면 상에 위치할 수 있다.
한편, 상술한 바와 같이, 본 실시예에 따른 반도체 장치는 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 형성될 수 있다.
도 28 및 도 29을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 29은 도 28의 A―A를 따라 절단한 단면도이다. 도 28에서는 제1 및 제2 층간 절연막(131, 132)을 생략하고 도시하였다.
도 28 및 도 29을 참조하면, 도 28의 반도체 장치는 도 25의 반도체 장치(8)와는 달리 이너 스페이서(170)를 더 포함한다. 이너 스페이서(170)는 소자 분리막(175)과 제1 스페이서(115) 사이에 배치될 수 있다. 구체적으로, 이너 스페이서(170)는 제1 스페이서(115)의 측벽에 형성된다. 이너 스페이서(170)의 프로파일은 제1 리세스(141b)의 프로파일과 이어질 수 있다. 캡핑막(173)은 이너 스페이서(170)와 제1 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있고, 소자 분리막(175)는 캡핑막(173) 상에 형성될 수 있다. 소자 분리막(175)의 상면은 제1 및 제2 게이트 구조체(151a, 151b)의 상면과 동일 평면에 위치할 수 있다. 제1 스페이서(115)와 이너 스페이서(170)의 높이는 동일할 수 있다.
한편, 상술한 바와 같이, 본 실시예에 따른 반도체 장치는 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 형성될 수 있다.
도 30 및 도 31을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 30는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 31은 도 30의 A―A를 따라 절단한 단면도이다. 도 30에서는 제1 및 제2 층간 절연막(131, 132)을 생략하고 도시하였다.
도 30의 반도체 장치는 도 28의 반도체 장치에서 제2 캡핑막(174)을 더 포함할 수 있다. 제2 캡핑막(174)은 캡핑막(173)과 소자 분리막(175) 사이에 형성되고, 제2 캡핑막(174)은 이너 스페이서(170)와 제1 리세스(141b)의 내면을 따라 컨포말하게 형성될 수 있다.
제2 캡핑막(174)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, Hf 산화물, La 산화물, 폴리 실리콘, Ge, Ge 산화물, Ti 산화물, W 산화물 중 적어도 하나를 포함할 수 있다.
한편, 상술한 바와 같이, 본 실시예에 따른 반도체 장치는 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 형성될 수 있다.
도 32 및 도 33를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 33는 도 32의 A―A를 따라 절단한 단면도이다. 도 32에서는 제1 및 제2 층간 절연막(131, 132)을 생략하고 도시하였다.
도 32의 반도체 장치는 도 28의 반도체 장치에서 캡핑막(173)을 형성하지 않는다. 소자 분리막(175)이 바로 제1 리세스(141b)를 채울 수 있다.
소자 분리막(175)의 상면, 제1 및 제2 게이트 구조체(151a, 151b)의 상면은 동일 평면 상에 위치할 수 있다.
한편, 상술한 바와 같이, 본 실시예에 따른 반도체 장치는 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 형성될 수 있다.
이어서, 도 34를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다.
본 실시예에 따른 반도체 장치는 상술한 도 32 및 도 33을 통해 설명한 반도체 장치와 비교하여, 제1 층간 절연막과 제2 층간 절연막 사이에 층간 캡핑막을 더 포함하는 것을 제외하고 실질적으로 동일하다. 따라서, 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 34를 참조하면, 제1 층간 절연막(131)과 제2 층간 절연막(132) 사이에 층간 캡핑막(134)가 배치된다.
층간 캡핑막(134)은 제1 층간 절연막(131), 제1 및 제2 게이트 구조체(151a, 151b) 및 소자 분리막(175) 상에 형성될 수 있다. 즉, 층간 캡핑막(134)은 제1 층간 절연막(131)의 상면, 제1 및 제2 게이트 구조체(151a, 151b)의 상면 및 소자 분리막(175)의 상면 상에 형성될 수 있다.
따라서, 층간 캡핑막(134)은 제1 층간 절연막(131)의 상면, 제1 및 제2 게이트 구조체(151a, 151b)의 상면 및 소자 분리막(175)의 상면을 따라서 연장될 수 있다.
층간 캡핑막(134)은 제1 및 제2 게이트 구조체(151a, 151b)에 접할 수 있다. 층간 캡핑막(134)은 제1 층간 절연막(131)과 접할 수 있다. 또한, 층간 캡핑막(134)은 소자 분리막(175)와 접할 수 있다.
층간 캡핑막(134)은 제1 층간 절연막(131)과 다른 물질을 포함할 수 있다. 층간 캡핑막(134)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 장치에서, 층간 캡핑막(134)의 두께는 3Å보다 크거나 같고, 60Å보다 작거나 같을 수 있다.
제2 층간 절연막(132)은 층간 캡핑막(134) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(132)은 층간 캡핑막(134)과 접할 수 있다.
제2 층간 절연막(132)은 층간 캡핑막(134)과 다른 물질을 포함할 수 있다. 층간 캡핑막(134)은 제2 층간 절연막(132)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
층간 캡핑막(134)은 제1 및 제2 게이트 구조체(151a, 151b)로 산소가 인입되는 것을 방지할 수 있다. 즉, 층간 캡핑막(134) 상에 형성되는 제2 층간 절연막(132)은 산화물을 포함할 수 있다.
제조 공정 중, 산화물을 포함하는 제2 층간 절연막(132)으로부터 산소가 확산되어 나와, 제1 및 제2 게이트 구조체(151a, 151b)으로 확산되어 들어갈 수 있다. 이와 같이, 산소가 제1 및 제2 게이트 구조체(151a, 151b)으로 인입될 경우, 제1 및 제2 게이트 구조체(151a, 151b)의 문턱 전압은 변할 수 있다.
하지만, 제1 및 제2 게이트 구조체(151a, 151b)과 제2 층간 절연막(132) 사이에 실리콘 질화막인 층간 캡핑막(134)이 개재됨으로써, 층간 캡핑막(134)은 제2 층간 절연막(132)으로부터 제1 및 제2 게이트 구조체(151a, 151b)으로의 산소 확산을 막아줄 수 있다.
이를 통해, 제1 및 제2 게이트 구조체(151a, 151b)의 문턱 전압은 변하지 않을 수 있다.
한편, 상술한 층간 캡핑막(134)은 본 발명의 다른 실시예들에도 적용될 수 있으며, 본 실시예에 따른 반도체 장치에 제한되는 것은 아니다.
도 35 및 도 36를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 35은 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 36는 도 35의 A―A를 따라 절단한 단면도이다. 도 35에서는 제1 및 제2 층간 절연막(131, 132)을 생략하고 도시하였다.
도 35의 반도체 장치는 도 23의 반도체 장치에서 더미 게이트 구조체(152)가 제거된 형상이다. 도 35의 이너 스페이서(170) 및 캡핑막(173)은 각각 도 23의 이너 스페이서(170) 및 캡핑막(142)에 대응된다. 도 23에서 더미 게이트 구조체(152)가 위치한 부분은 소자 분리막(175)이 채우기 때문에, 도 35 및 도 36에서는 소자 분리막(175)의 상면은 제1 및 제2 게이트 구조체(151a, 151b)의 상면과 동일 평면에 위치한다.
도 35 및 도 36의 소자 분리막(175) 양 측의 제1 스페이서(116, 117)와 이너 스페이서(170)의 형상은 도 23 및 도 24의 더미 게이트 구조체(152) 양 측의 제1 스페이서(116, 117)와 이너 스페이서(170)의 형상과 동일하다. 따라서, 이너 스페이서(170)의 높이는 제1 스페이서(115)의 높이보다 작을 수 있고, 제1 스페이서(115)는 L 형상을 가지며, 소자 분리막(175) 측벽에 배치된 제1 스페이서(115)의 상부와 하부의 폭은 다를 수 있고, 제1 리세스(141b) 상에 위치하는 소자 분리막(175)의 상부와 하부의 폭도 달라질 수 있는데, 이는 상술하였으므로, 자세한 설명은 생략하기로 한다.
도 37 및 도 38을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 37은 본 발명의 몇몇 실시예에 따른 반도체 장치의 사시도이고, 도 38은 도 37의 A―A를 따라 절단한 단면도이다. 도 37에서는 제1 및 제2 층간 절연막(131, 132)을 생략하고 도시하였다.
도 37의 반도체 장치는 도 35의 반도체 장치(10)와 달리, 소자 분리막(175)이 소자 분리막(175) 양 측벽에 배치된 제1 스페이서(116, 117)의 상면을 덮을 수 있다. 따라서, 소자 분리막(175) 양 측벽의 제1 스페이서(116, 117)의 높이는 제1 및 제2 게이트 구조체(151a, 151b) 양 측벽의 제1 스페이서(115)의 높이보다 작다.
소자 분리막(175)은 제1 리세스(141b) 상에서, 제1 내지 제3 영역(175a, 175b, 175c)을 포함할 수 있다. 제1 영역(175a)은 이너 스페이서(170) 사이에 배치되고, 제2 영역(175b)은 제1 영역(175a) 상에 배치되고, 제3 영역(175c)은 제2 영역(175b) 상에 배치된다. 제3 영역(175c)의 폭은 제2 영역(175b)의 폭보다 넓고, 제2 영역(175b)의 폭은 제1 영역(175a)의 폭보다 넓을 수 있다.
캡핑막(173)은 제1 층간 절연막(131)의 측벽, 제1 스페이서(116, 117)의 상면과 측벽, 이너 스페이서(170)의 상면과 측벽, 제1 리세스(141b)의 측벽을 따라서 형성될 수 있다. 캡핑막(173)은 계단식 형상을 가질 수 있다.
한편, 캡핑막(173)과 소자 분리막(175)은 제1 스페이서(116, 117) 상에서, 제1 방향(X1)으로 연장되어 컨택(163)과 접할 수 있다. 캡핑막(173)과 소자 분리막(175)이 컨택(163)과 접하더라도, 캡핑막(173)과 소자 분리막(175)은 도체 및/또는 반도체가 아니므로 반도체 장치(10)에 영향을 미치지 않는다.
한편, 상술한 바와 같이, 본 실시예에 따른 반도체 장치는 도 14a 내지 도 14d의 제1 영역(Ⅰ) 및/또는 제2 영역(Ⅱ)에 형성될 수 있다.
한편, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 리세스(141b) 내에는 보이드(void)가 형성될 수 있다. 또는, 본 발명의 몇몇 실시예에 따른 반도체 장치의 소자 분리막(143, 175) 내에 보이드가 형성될 수 있다. 이러한 보이드가 형성되더라도 본 발명의 몇몇 실시예들에 따른 반도체 장치의 동작에는 영향을 미치지 않는다.
도 39은 본 발명의 몇몇 실시예에 따른 반도체 장치들을 포함하는 전자 시스템의 블록도이다.
도 39을 참조하면, 본 발명의 실시예에 따른 전자 시스템(11000)은 컨트롤러(11100), 입출력 장치(11200, I/O), 기억 장치(11300, memory device), 인터페이스(11400) 및 버스(11500, bus)를 포함할 수 있다. 컨트롤러(11100), 입출력 장치(11200), 기억 장치(11300) 및/또는 인터페이스(11400)는 버스(11500)를 통하여 서로 결합 될 수 있다. 버스(11500)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(11100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(11200)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(11300)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(11400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(11400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(11400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(11000)은 컨트롤러(11100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치(1~11)는 기억 장치(11300) 내에 제공되거나, 컨트롤러(11100), 입출력 장치(11200, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(11000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 스마트 폰(smart phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 40는 본 발명의 몇몇 실시예에 따른 반도체 장치들을 적용할 수 있는 예시적인 반도체 시스템이다. 도 39는 태블릿 PC를 도시한 것이다. 본 발명의 몇몇 실시예에 따른 반도체 장치들 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치들은 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판
110: 필드 절연막
111a, 111b, 111c: 희생 게이트 절연막
112a, 112b, 112c: 희생 게이트 전극
113a, 113b, 113c: 하드 마스크막
115, 116, 117: 스페이서
121, 123, 125: 소오스/드레인 영역
131: 제1 층간 절연막
132: 제2 층간 절연막
133: 보호막
134: 층간 캡핑막
135: 제1 절연막
141a: 트렌치
141b: 리세스
142, 173: 캡핑막
143, 175: 소자 분리막
151a, 151b: 게이트 구조체
152: 더미 게이트 구조체
161: 실리사이드막
163: 컨택

Claims (20)

  1. 제1 영역과 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역으로부터 돌출되고, 제1 리세스를 포함하는 제1 핀;
    상기 제1 리세스 내의 제1 소자 분리막;
    상기 제1 소자 분리막 상에, 상기 제1 소자 분리막과 중첩하는 제1 더미 게이트 구조체;
    상기 제1 리세스에 인접한 상기 제1 핀 상의 제1 소오스/드레인 영역;
    상기 제2 영역으로부터 돌출되고, 제2 리세스를 포함하는 제2 핀;
    상기 제2 리세스 내의 제2 소자 분리막;
    상기 제2 소자 분리막 상에, 상기 제2 소자 분리막과 중첩하는 제2 더미 게이트 구조체; 및
    상기 제2 리세스에 인접한 상기 제2 핀 상의 제2 소오스/드레인 영역을 포함하되,
    상기 제1 리세스의 하면은 상기 제2 리세스의 하면보다 낮고,
    상기 제1 더미 게이트 구조체의 폭은 상기 제2 더미 게이트 구조체의 폭보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 리세스와 인접한 상기 제1 핀 상의 제3 소오스/드레인 영역,
    상기 제2 리세스와 인접한 상기 제2 핀 상의 제4 소오스/드레인 영역을 더 포함하고,
    상기 제1 리세스는 상기 제1 소오스/드레인 영역과 상기 제3 소오스/드레인 영역 사이에 있고,
    상기 제2 리세스는 상기 제2 소오스/드레인 영역과 상기 제4 소오스/드레인 영역 사이에 있는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 리세스의 가장 넓은 제1 폭은 상기 제2 리세스의 가장 넓은 제2 폭보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 소자 분리막과 상기 제2 소자 분리막 각각은 서로 다른 격자(lattice) 구조를 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 소자 분리막의 격자 상수는 상기 기판의 제1 영역 또는 상기 제1 핀의 격자 상수 이하이고,
    상기 제2 소자 분리막의 격자 상수는 상기 기판의 제2 영역 또는 상기 제2 핀의 격자 상수보다 큰 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 리세스의 단면적은 상기 제2 리세스의 단면적보다 큰 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 핀 상에, 제1 및 제2 스페이서를 더 포함하고,
    상기 제1 소자 분리막은 상기 제1 리세스로부터 돌출되어 상기 제1 및 제2 스페이서 사이로 연장되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 리세스의 바닥면은 상기 제1 소오스/드레인 영역의 바닥면보다 낮고,
    상기 제2 리세스의 바닥면은 상기 제2 소오스/드레인 영역의 바닥면보다 낮은 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 소오스/드레인 영역의 격자 상수는 상기 기판의 제1 영역의 격자 상수 이하이고,
    상기 제2 소오스/드레인 영역의 격자 상수는 상기 기판의 제2 영역의 격자 상수보다 큰 반도체 장치.
  10. 제1 영역과 제2 영역을 포함하는 기판;
    상기 기판의 제1 영역으로부터 돌출되고, 제1 리세스를 포함하는 제1 핀;
    상기 제1 핀을 가로질러 연장되고, 상기 제1 리세스와 이격된 게이트 구조체;
    상기 제1 리세스 내의 제1 소자 분리막;
    상기 제1 소자 분리막 상에, 상기 제1 소자 분리막과 중첩하는 제1 더미 게이트 구조체;
    상기 게이트 구조체와 상기 제1 더미 게이트 구조체 사이의 상기 제1 핀 내의 제1 소오스/드레인 영역;
    상기 기판의 제2 영역으로부터 돌출되고, 제2 리세스를 포함하는 제2 핀;
    상기 제2 리세스 내의 제2 소자 분리막;
    상기 제2 소자 분리막 상에, 상기 제2 소자 분리막과 중첩하는 제2 더미 게이트 구조체; 및
    상기 제2 리세스와 인접한 상기 제2 핀 내의 제2 소오스/드레인 영역을 포함하되,
    상기 제1 리세스의 폭은 상기 제2 리세스의 폭보다 크고,
    상기 제1 더미 게이트 구조체의 폭은 상기 제2 더미 게이트 구조체의 폭보다 큰 반도체 장치.
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