KR20140148189A - 반도체 소자 및 그 제조 방법 - Google Patents

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강종훈
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는, 기판, 기판 상에 돌출되어 형성되는 핀형 액티브 패턴, 핀형 액티브 패턴 상에 형성되는 불순물을 포함하는 확산막 및 핀형 액티브 패턴의 하부에 확산막에 포함된 불순물이 확산되어 형성된 펀치 스루 스토퍼 확산층을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
기존 평면 트랜지스터(planar transistor)에 비해 3D 트랜지스터인 핀펫(FinFET)은 소오스/드레인 간의 거리가 더 가까워 펀치 스루(punch-through) 리키지(leakage)에 매우 취약하다. 펀치 스루에 의해 리키지가 발생한 트랜지스터는 소자로서의 기능이 상실되어 사용이 불가능하다. 이를 방지하기 위해서는 예를 들어, 핀펫의 도전형과 반대 타입에 해당하는 도전형을 갖는 도펀트(dopant)를 도핑(doping)해야 한다. 이 때 이 도핑을 펀치 스루 스토핑(punch-through stopping)이라고 한다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 동작 특성이 향상된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 실시예는, 기판, 기판 상에 돌출되어 형성되는 핀형 액티브 패턴, 핀형 액티브 패턴 상에 형성되는 불순물을 포함하는 확산막 및 핀형 액티브 패턴의 하부에 확산막에 포함된 불순물이 확산되어 형성된 펀치 스루 스토퍼 확산층을 포함한다.
상기 핀형 액티브 패턴 상에 형성되는 트랜지스터를 더 포함하되, 트랜지스터는 소오스 및 드레인을 포함하고, 소오스 및 드레인은, 핀형 액티브 패턴의 상부에 형성될 수 있다.
상기 소오스 및 드레인은, 펀치 스루 스토퍼 확산층 상에 형성되고, 펀치 스루 스토퍼 확산층과 이격될 수 있다.
상기 트랜지스터는 제1 도전형이고, 불순물은 제1 도전형과 다른 제2 도전형일 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 실시예는, 기판으로부터 돌출되는 핀형 액티브 패턴을 형성하고, 핀형 액티브 패턴 상에 불순물을 포함하는 확산막을 형성하고, 불순물을 핀형 액티브 패턴으로 확산시켜 핀형 액티브 패턴의 하부에 펀치 스루 스토퍼 확산층을 형성하는 것을 포함한다.
상기 확산막을 형성하는 것은, 핀형 액티브 패턴의 상부를 노출시키고, 핀형 액티브 패턴의 하부를 덮는 확산막을 형성하는 것을 포함할 수 있다.
상기 확산막을 형성하는 것은, 확산막 상에 층간 절연막을 형성하고, 핀형 액티브 패턴의 상부가 노출될 때까지 층간 절연막 및 확산막을 평탄화하고, 평탄화 공정 후 핀형 액티브 패턴상에 핀형 액티브 패턴과 오버랩되는 제1 마스크 패턴을 형성하고, 제1 마스크 패턴을 마스크로 확산막을 식각하여, 기판의 상부 및 핀형 액티브 패턴의 하부를 덮는 확산막을 형성하는 것을 포함할 수 있다.
상기 확산막을 식각하는 것은, 층간 절연막과 확산막 간의 식각 선택비를 이용하여 확산막을 선택적으로 식각하는 것을 포함할 수 있다.
상기 식각 공정은 습식 식각을 수행하는 것을 포함하고, 확산막을 식각한 후, 층간 절연막을 제거하는 것을 더 포함할 수 있다.
상기 확산막을 형성하는 것은, 핀형 액티브 패턴의 상부를 덮고, 핀형 액티브 패턴의 하부를 노출시키는 절연막을 형성하고, 절연막 상에 확산막을 형성하는 것을 포함할 수 있다.
상기 절연막을 형성하는 것은, 핀형 액티브 패턴을 덮는 절연막을 형성하고, 핀형 액티브 패턴 상에 제2 마스크 패턴을 형성하고, 제2 마스크 패턴을 마스크로 절연막을 식각하여 핀형 액티브 패턴의 상부를 덮고 핀형 액티브 패턴의 하부를 노출시키는 절연막을 형성하는 것을 포함할 수 있다.
상기 식각은 습식 식각을 포함할 수 있다.
상기 불순물을 핀형 액티브 패턴으로 확산시키는 것은, 열처리를 통해 확산막에 포함된 불순물을 핀형 액티브 패턴으로 확산시키는 것을 포함할 수 있다.
상기 펀치 스루 스토퍼 확산층을 형성한 후, 확산막을 제거하는 것을 더 포함할 수 있다.
상기 펀치 스루 스토퍼 확산층을 형성한 후, 핀형 액티브 패턴 상에 트랜지스터를 형성하는 것을 더 포함할 수 있다.
상기 트랜지스터는 제1 도전형이고, 불순물은 제1 도전형과 다른 제2 도전형일 수 있다.
상기 트랜지스터는 소오스 및 드레인을 포함하고, 소오스 및 드레인은, 핀형 액티브 패턴의 상부에 형성될 수 있다.
상기 소오스 및 드레인은, 펀치 스루 스토퍼 확산층 상에 형성되고, 펀치 스루 스토퍼 확산층과 이격될 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 다른 실시예는, 기판으로부터 돌출되는 핀형 액티브 패턴을 형성하고, 핀형 액티브 패턴 상에 불순물을 포함하는 확산막을 형성하고, 불순물을 핀형 액티브 패턴의 하부에 확산시켜 펀치 스루 스토퍼 확산층을 형성하고, 핀형 액티브 패턴 상에 소오스 및 드레인을 포함하는 트랜지스터를 형성하는 것을 포함하되, 소오스 및 드레인은, 핀형 액티브 패턴의 상부에 형성된다.
상기 소오스 및 드레인은, 펀치 스루 스토퍼 확산층과 이격될 수 있다.
상기 트랜지스터는 제1 도전형이고, 불순물은 제1 도전형과 다른 제2 도전형일 수 있다.
상기 또 다른 과제를 해결하기 위한 본 발명의 반도체 소자의 제조 방법의 일 실시예는, 게이트, 소오스 및 드레인을 포함하는 트랜지스터를 형성하고, 트랜지스터 상에 게이트와 오버랩되는 절연막 패턴을 형성하고, 트랜지스터 및 절연막 패턴 상에 불순물을 포함하는 확산막을 형성하고, 확산막을 열처리하여, 불순물을 소오스 및 드레인에 확산시키는 것을 포함하되, 불순물은, 소오스 및 드레인에 확산되어, 소오스 및 드레인의 저항을 감소시킨다.
상기 트랜지스터는, 핀형 액티브 패턴 상에 형성되고, 불순물은, 트랜지스터와 동일한 도전형의 불순물을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 2는 도 1을 A-A 선을 따라 절단한 단면도이다.
도 3은 도 1을 B-B 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 5는 도 4를 C-C 선을 따라 절단한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 7은 도 6을 D-D 선을 따라 절단한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 13a 내지 도 14는 도 1 및 도 4의 반도체 소자 제조 방법을 설명하는 중간 단계 도면들이다.
도 15a 내지 도 15d는 도 6의 반도체 소자 제조 방법을 설명하는 중간 단계 도면들이다.
도 16 내지 도 27은 도 12의 반도체 소자 제조 방법을 설명하는 중간 단계 도면들이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 형성을 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 2는 도 1을 A-A 선을 따라 절단한 단면도이다. 도 3은 도 1을 B-B 선을 따라 절단한 단면도이다.
본 발명의 일 실시예에 따른 반도체 소자(1)는 기판(100), 핀형 액티브 패턴(120), 펀치 스루 스토퍼 확산층(150), 제1 게이트 절연막(160), 제1 게이트 전극(165), 제1 게이트 마스크 패턴(170) 및 소자 분리막(190)을 포함한다.
구체적으로, 기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 기판(100)은 후술할 반도체 소자(1) 제조 공정 중에 제1 확산막(도 13a의 130)으로부터 확산된 불순물을 포함할 수 있다. 이에 관한 구체적인 설명은 후술하도록 한다.
핀형 액티브 패턴(120)은 기판(100) 상에 돌출되어 형성될 수 있다. 구체적으로, 핀형 액티브 패턴(120)은 기판(100)을 식각하여 형성될 수 있다. 또한 핀형 액티브 패턴(120)은 핀형 액티브 패턴의 하부(120a) 및 상부(120b)를 포함할 수 있다.
펀치 스루 스토퍼 확산층(150)은 핀형 액티브 패턴의 하부(120a)에 형성될 수 있다. 구체적으로, 펀치 스루 스토퍼 확산층(150)은 제1 확산막(도 13a의 130)에 포함된 불순물이 확산되어 형성될 수 있다.
펀치 스루 스토퍼 확산층(150)은 펀치 스루(punch-through)에 의한 리키지(leakage)를 방지하는데 이용될 수 있다. 즉, 펀치 스루 스토퍼 확산층(150)은 리키지로 인한 반도체 소자의 기능 상실을 방지하여, 신뢰도 높은 반도체 소자를 형성하는데 이용될 수 있다.
펀치 스루 스토퍼 확산층(150)은 핀형 액티브 패턴(120) 상에 형성되는 트랜지스터(TR)와 서로 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 트랜지스터(TR)가 nFET을 포함하는 경우, 펀치 스루 스토퍼 확산층(150)은 p형 불순물인 B(boron)을 불순물로 포함할 수 있고, 트랜지스터(TR)가 pFET을 포함하는 경우, 펀치 스루 스토퍼 확산층(150)은 n형 불순물인 P(phosphorous) 또는 As(arsenic)을 불순물로 포함할 수 있다.
제1 게이트 절연막(160), 제1 게이트 전극(165), 제1 게이트 마스크 패턴(170)은 순차적으로, 소자 분리막(190) 및 핀형 액티브 패턴(120) 상에 형성될 수 있다. 구체적으로, 제1 게이트 마스크 패턴(170)을 이용하여 식각 공정을 진행하여, 핀형 액티브 패턴(120)과 교차하여 제1 방향(X)으로 연장되는 제1 게이트 절연막(160) 및 제1 게이트 전극(165)을 형성할 수 있다.
예를 들어, 제1 게이트 절연막(160)은 실리콘 산화막 및 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있고, 제1 게이트 전극(165)은 폴리 실리콘 및 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 반도체 소자(1)의 트랜지스터(TR)는 게이트-퍼스트(Gate-First)구조를 포함할 수 있다. 따라서, 제1 소오스/드레인(152)은 게이트가 형성된 후, 핀형 액티브 패턴(120)에 형성될 수 있다. 구체적으로, 제1 소오스/드레인(152)은 핀형 액티브 패턴의 상부(120b)에 형성될 수 있다. 즉, 제1 소오스/드레인(152)은 펀치 스루 스토퍼 확산층(150) 상에 형성되고, 펀치 스루 스토퍼 확산층(150)과 이격될 수 있다. 또한, 제1 소오스/드레인(152)을 형성하는 것은, 에피 공정에 의해서 형성할 수 있고, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
핀형 액티브 패턴(120) 상의 트랜지스터(TR)가 pFET인 경우, 제1 소오스/드레인(152)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 핀형 액티브 패턴(120) 상의 트랜지스터(TR)가 nFET인 경우, 제1 소오스/드레인(152)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 소오스/드레인(152)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또한, 핀형 액티브 패턴(120) 상의 트랜지스터가 pFET, nFET인지에 따라서, 제1 소오스/드레인(152)의 물질이 달라질 수 있다.
절연체로 이루어진 소자 분리막(190)은 기판(100) 상에 형성될 수 있다. 구체적으로, 소자 분리막(190)은 절연체를 기판(100) 상에 핀형 액티브 패턴(120)의 상부를 덮도록 형성한 후, 핀형 액티브 패턴(120)의 상부가 노출될 때까지 절연체의 상부를 리세스함으로써 형성될 수 있다. 이 때, 소자 분리막(190)을 형성하는 리세스 공정으로는 예를 들어, 선택적 식각 공정이 사용될 수 있다.
소자 분리막(190)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 반도체 소자(1)는 핀형 액티브 패턴(120)의 하부에 고르게 형성된 펀치 스루 스토퍼 확산층(150)을 이용하여, 핀펫 하부의 펀치 스루를 방지할 수 있다. 또한 펀치 스루를 방지함으로써, 신뢰도 높은 반도체 소자를 제공할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다. 도 5는 도 4를 C-C 선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와 차이나는 점을 위주로 설명하도록 한다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(2)는 제1 확산막(130)을 더 포함한다.
제1 확산막(130)은 핀형 액티브 패턴(120) 및 기판(100) 상에 형성될 수 있다. 구체적으로, 제1 확산막(130)은 핀형 액티브 패턴의 상부(120b)를 노출시키고, 핀형 액티브 패턴의 하부(120a)를 덮을 수 있다.
또한 제1 확산막(130)은 핀형 액티브 패턴(120) 상에 형성되는 트랜지스터(TR)와 서로 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 트랜지스터(TR)가 nFET을 포함하는 경우, 제1 확산막(130)은 B(boron)을 불순물로 포함할 수 있고, 트랜지스터(TR)가 pFET을 포함하는 경우, 제1 확산막(130)은 P(phosphorous) 또는 As(arsenic)을 불순물로 포함할 수 있다. 제1 확산막(130)에 포함된 불순물은 예를 들어, 열처리(도 13g의 90)를 통해 핀형 액티브 패턴의 하부(120a) 및 기판(100)으로 확산될 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다. 도 7은 도 6을 D-D 선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와 차이나는 점을 위주로 설명하도록 한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(3)는 절연막(102)을 더 포함한다. 이 때, 절연막(102)은 핀형 액티브 패턴의 상부(120b)를 덮을 수 있다. 절연막(102)은 핀형 액티브 패턴의 상부(120b)를 덮음으로써, 제1 확산막(130)에 포함된 불순물이 핀형 액티브 패턴의 상부(120b)로 확산되는 것을 방지할 수 있다. 또한 절연막(102)은 예를 들어, 질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 확산막(130)은 도 4의 다른 실시예와 달리, 핀형 액티브 패턴의 하부(120a) 뿐만 아니라 절연막(102)도 덮을 수 있다. 즉, 본 실시예에서 제1 확산막(130)은 앞서 설명한 실시예와 달리 핀형 액티브 패턴(120)의 전면을 덮을 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자(3)는 앞에서 살펴본 실시예와 비교해보았을 때, 절연막(102)이 핀형 액티브 패턴의 상부(120b)를 덮고 있기에, 불순물이 핀형 액티브 패턴의 상부(120b)로 확산되는 것을 방지할 수 있다는 이점이 있다. 즉, 제1 확산막(130)을 본 발명의 다른 실시예에 따른 반도체 소자(2)와 같이 형성하여, 불순물을 핀형 액티브 패턴의 하부(120a)에만 확산시키는 것보다 공정적 난이도 측면에서 이점이 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다. 도 8은 도 1의 반도체 소자의 Gate-Last구조를 도시한 사시도이다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(4)의 제2 게이트 절연막(172) 및 제2 게이트 전극(178)에 포함된 제1 금속층(MG1)은 도시된 것과 같이 제1 스페이서(174)의 측벽을 따라 제2 방향(Z)으로 연장되는 형상으로 형성될 수 있다. 제2 게이트 절연막(172) 및 제2 게이트 전극(178)에 포함된 제1 금속층(MG1)의 형상이 이러한 것은 본 실시예에 따른 반도체 소자(4)가 게이트 라스트 공정에 의해 제조되었기 때문일 수 있다. 이러한 제조 공정에 대한 보다 구체적인 설명은 후술하도록 한다.
제1 스페이서(174)는 제2 게이트 절연막(172)의 양 측벽에 형성되고, 제2 스페이서(176)는 핀형 액티브 패턴(120)의 양 측벽에 형성될 수 있다. 제1 스페이서 및 제2 스페이서(174, 176)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 절연막(172) 및 제2 게이트 전극(178)은 순차적으로 제1 스페이서(174) 사이에 형성될 수 있다.
예를 들어, 제2 게이트 전극(178)은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 즉, 제2 게이트 전극(178)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층되어 형성될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 예를 들어, TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 제2 게이트 전극(178)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
제2 층간 절연막(191)은 제1 스페이서 및 제2 스페이서(174, 176)가 형성된 결과물 상에 형성될 수 있다. 구체적으로, 핀형 액티브 패턴(120)에 소오스 및 드레인(도 2의 152)이 형성된 후, 제2 층간 절연막(191)이 형성될 수 있다. 제2 층간 절연막(191)이 형성된 후, 제2 게이트 절연막(172) 및 제2 게이트 전극(178)이 제1 스페이서(174) 사이에 순차적으로 형성될 수 있다.
또한 제2 층간 절연막(191)은 예를 들어, 실리콘 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다. 도 9는 도 4의 반도체 소자의 Gate-Last구조를 도시한 사시도이다.
이하에서는 앞서 설명한 도 8의 또 다른 실시예와 차이나는 점을 위주로 설명하도록 한다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(5)는 도 8의 또 다른 실시예와 달리, 제1 확산막(130)을 더 포함한다.
구체적으로, 제1 확산막(130)은 핀형 액티브 패턴(120) 및 기판(100) 상에 형성될 수 있다. 즉, 제1 확산막(130)은 핀형 액티브 패턴의 상부(120b)를 노출시키고, 핀형 액티브 패턴의 하부(120a)를 덮을 수 있다.
또한 제1 확산막(130)은 핀형 액티브 패턴(120) 상에 형성되는 트랜지스터(TR)와 서로 다른 도전형의 불순물을 포함할 수 있다. 예를 들어, 트랜지스터(TR)가 nFET을 포함하는 경우, 제1 확산막(130)은 p형 불순물인 B(boron)을 불순물로 포함할 수 있고, 트랜지스터(TR)가 pFET을 포함하는 경우, 제1 확산막(130)은 n형 불순물인 P(phosphorous) 또는 As(arsenic)을 불순물로 포함할 수 있다. 제1 확산막(130)에 포함된 불순물은 예를 들어, 열처리(도 13g의 90)를 통해 핀형 액티브 패턴의 하부(120a) 및 기판(100)으로 확산될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다. 도 10은 도 6의 반도체 소자의 Gate-Last구조를 도시한 사시도이다.
이하에서는 앞서 설명한 도 8 및 도 9의 또 다른 실시예와 차이나는 점을 위주로 설명하도록 한다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(6)는 도 8 및 도 9의 또 다른 실시예와 달리, 절연막(102)을 더 포함한다.
이 때, 절연막(102)은 핀형 액티브 패턴의 상부(120b)를 덮을 수 있다. 절연막(102)은 핀형 액티브 패턴의 상부(120b)를 덮음으로써, 제1 확산막(130)에 포함된 불순물이 핀형 액티브 패턴의 상부(120b)로 확산되는 것을 방지할 수 있다. 또한 절연막(102)은 예를 들어, 질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 확산막(130)은 도 8 및 도 9의 다른 실시예와 달리, 핀형 액티브 패턴의 하부(120a) 뿐만 아니라 절연막(102)도 덮을 수 있다. 즉, 본 실시예에서 제1 확산막(130)은 앞서 설명한 도 8 및 도 9의 실시예와 달리 핀형 액티브 패턴(120)의 전면을 덮을 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 단면도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(7)의 기판(100)은 제1 영역(I 영역) 및 제2 영역(Ⅱ 영역)을 포함할 수 있다.
반도체 소자(7)는 CMOS 트랜지스터를 포함할 수 있다. 구체적으로, 기판(100)의 제1 영역(I 영역)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 포함할 수 있고, 기판(100)의 제2 영역(Ⅱ 영역)은 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 다른 하나를 포함할 수 있다.
기판(100)의 제1 영역(I 영역)은 제1 확산막(130)이 제거된 반도체 소자(도 1의 반도체 소자)를 포함할 수 있고, 기판(100)의 제2 영역(Ⅱ 영역)은 제1 확산막(130)이 제거되지 않은 반도체 소자(도 4의 반도체 소자)를 포함할 수 있다. 이 때, 제1 확산막(130)에 포함된 불순물은 트랜지스터의 도전형과 다른 도전형의 불순물을 포함할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하는 사시도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(8)는 기판(100), 핀형 액티브 패턴(120), 제1 스페이서(174), 제2 게이트 절연막(172) 및 제2 게이트 전극(178), 소자 분리막(190), 제2 층간 절연막(191), 리세스(350), 제2 소오스 및 드레인(360)를 포함한다.
기판(100)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 액티브 패턴(120)은 기판(100) 상에 돌출되어 형성될 수 있다. 구체적으로, 핀형 액티브 패턴(120)은 기판(100)을 식각하여 형성될 수 있다.
제1 스페이서(174)는 제2 게이트 절연막(172)의 양 측벽에 형성될 수 있다.
또한 제1 스페이서(174)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 게이트 절연막(172) 및 제2 게이트 전극(178)은 제1 스페이서(174) 사이에 형성될 수 있다.
또한 제2 게이트 절연막(172)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(172)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제2 게이트 절연막(172)은 트렌치(도 21의 320)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
제2 게이트 전극(178)은 금속층(MG1, MG2)을 포함할 수 있다. 제2 게이트 절연막(172) 및 제2 게이트 전극(178)에 포함된 제1 금속층(MG1)은 도시된 것과 같이 제1 스페이서(174)의 측벽을 따라 제2 방향(Z)으로 연장되는 형상으로 형성될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 제2 게이트 전극(178)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
소자 분리막(190)은 기판(100) 상에 형성될 수 있다. 또한 소자 분리막(190)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 층간 절연막(191)은 후술할 본 발명의 또 다른 실시예에 따른 반도체 소자(8)의 제조 공정에서, 제1 스페이서(174) 및 제2 스페이서(도 19의 176)가 형성된 결과물 상에 형성될 수 있다. 또한 제2 층간 절연막(191)은 실리콘 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
리세스(350)는 제2 게이트 전극(178) 양측의 핀형 액티브 패턴(120) 내에 형성될 수 있다. 리세스(350)의 측벽은 경사져 있어서, 리세스(350)의 형상은 기판(100)에서 멀어질수록 넓어질 수 있다. 도시된 것처럼, 리세스(350)의 폭은 핀형 액티브 패턴(120)의 폭보다 넓을 수 있다.
제2 소오스 및 드레인(360)은 리세스(350) 내에 형성될 수 있다. 예를 들어, 제2 소오스 및 드레인(360)은 상승된(elevated) 소오스 및 드레인 형태일 수 있다. 즉, 제2 소오스 및 드레인(360)의 상면은 제2 층간 절연막(191)의 하면보다 높을 수 있다.
또한 제2 소오스 및 드레인(360)은 제2 확산막(도 27의 370)으로부터 확산된 불순물을 포함할 수 있다. 도 12에 도시된 제2 소오스 및 드레인(360)은 불순물이 확산되어 퍼져있는 모습을 도시하고 있다.
불순물은 예를 들어, 압축 스트레스 또는 인장 스트레스 물질로 인해 증가된 제2 소오스 및 드레인(360)의 저항을 감소시키는 역할을 수행할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자(8)는 이온 주입이 아닌 불순물 확산을 이용함으로써, 소오스/드레인 표면의 거칠기(roughness) 증가 및 데미지 발생을 방지하고, 이웃하는 트랜지스터 간의 브릿지(bridge)를 방지할 수 있다.
도 13a 내지 도 14는 도 1의 반도체 소자 제조 방법을 설명하는 중간 단계 도면들이다. 도 13b 내지 도 14는 도 13a를 EE방향에서 바라본 단면도이다.
도 13a 및 도 13b를 참조하면, 기판(100) 및 핀형 액티브 패턴(120) 상에 제1 확산막(130)을 형성한다. 구체적으로, 제1 확산막(130)은 기판(100)의 상면 및 핀형 액티브 패턴(120)의 상면 및 측면을 덮도록 형성될 수 있다.
또한, 제1 확산막(130)은 핀형 액티브 패턴(120) 상에 형성되는 트랜지스터의 도전형과 반대되는 도전형의 불순물을 포함할 수 있다. 즉, 트랜지스터가 nFET을 포함하는 경우, 제1 확산막(130)은 p형 불순물인 B(boron)을 불순물로 포함할 수 있고, 트랜지스터가 pFET을 포함하는 경우, 제1 확산막(130)은 n형 불순물인 P(phosphorous) 또는 As(arsenic)을 불순물로 포함할 수 있다.
도 13c를 참조하면, 제1 확산막(130) 상에 제1 층간 절연막(140)을 형성한다. 이 때, 제1 층간 절연막(140)은 도시된 것과 같이 핀형 액티브 패턴(120)과 제1 확산막(130)을 완전히(entirely) 덮는 형태로 형성될 수 있다. 따라서, 핀형 액티브 패턴(120)의 상면 및 제1 확산막(130)의 상면은 제1 층간 절연막(140)으로 덮힐 수 있다. 여기서, 제1 층간 절연막(140)은 예를 들어, 산화막 또는 질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 13d를 참조하면, 핀형 액티브 패턴(120)의 상면이 노출될 때까지 제1 층간 절연막(140) 및 제1 확산막(130)을 평탄화할 수 있다. 평탄화 공정은 예를 들어, CMP공정을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 13e 및 도 13f를 참조하면, 평탄화 공정 후, 핀형 액티브 패턴(120) 상에 핀형 액티브 패턴(120)과 오버랩되는 제1 마스크 패턴(125)을 형성할 수 있다. 이어서, 제1 마스크 패턴(125)을 마스크로 이용하여, 제1 확산막(130)을 식각할 수 있다. 예를 들어, 제1 층간 절연막(140)과 제1 확산막(130) 간의 식각 선택비를 이용하여, 제1 확산막(130)을 선택적으로 식각할 수 있다. 또한 식각 공정은, 습식 식각을 수행하는 것을 포함할 수 있다.
제1 확산막(130)을 식각한 후, 제1 층간 절연막(140)을 제거하는 것을 더 포함할 수 있다. 제1 층간 절연막(140)을 제거하는 것은, 예를 들어, 식각 공정을 포함할 수 있다.
식각된 제1 확산막(130)은 핀형 액티브 패턴(120)의 상부를 노출시키고, 핀형 액티브 패턴(120)의 하부를 덮을 수 있다.
도 13g를 참조하면, 제1 확산막(130)에 포함된 불순물을 핀형 액티브 패턴(120)에 확산시킬 수 있다. 구체적으로, 핀형 액티브 패턴(120)의 하부에 인접하여 형성된 제1 확산막(130)에 포함된 불순물을 핀형 액티브 패턴(120)의 하부로 확산시킬 수 있다.
여기서, 불순물을 확산시키는 것은, 예를 들어, 열처리(90)를 통해 수행될 수 있다. 제1 확산막(130)에 열처리(90)를 하면, 불순물은 핀형 액티브 패턴(120)의 하부뿐만 아니라 기판(100)에도 확산될 수 있다.
도 13h를 참조하면, 핀형 액티브 패턴(120)의 하부로 확산된 불순물은 핀형 액티브 패턴(120)의 하부에 펀치 스루 스토퍼 확산층(150)을 형성할 수 있다. 펀치 스루 스토퍼 확산층(150)은 핀형 액티브 패턴(120)의 하부에서 발생하는 펀치 스루로 인한 리키지를 방지할 수 있다.
펀치 스루 스토퍼 확산층(150)을 형성한 후, 도 4에 도시된 반도체 소자(2)와 같이, 제1 확산막(130) 및 핀형 액티브 패턴(120) 상에 소자 분리막(190), 제1 게이트 절연막(160), 제1 게이트 전극(165) 및 제1 게이트 마스트 패턴(170)을 순차적으로 형성할 수 있다.
도 14를 참조하면, 펀치 스루 스토퍼 확산층(150)을 형성한 후, 기판(100) 상에 남아있는 제1 확산막(130)을 제거할 수 있다.
즉, 제1 확산막(130)을 제거한 후, 기판(100) 및 핀형 액티브 패턴(120) 상에 소자 분리막(190), 제1 게이트 절연막(160), 제1 게이트 전극(165) 및 제1 게이트 마스트 패턴(170)을 순차적으로 형성함으로써, 도 1에 도시된 반도체 소자(1)가 제조될 수 있다.
한편, 도 4에 도시된 반도체 장치(2)의 경우, 도 13h에 도시된 공정에서 제1 확산막(130)을 제거하지 않고 후속 공정을 수행함으로써 형성될 수 있다. 즉, 도 14에 도시된 공정을 수행하지 않음으로써 도 4에 도시된 반도체 소자(2)가 제조될 수 있다.
도 15a 내지 도 15d는 도 6의 반도체 소자 제조 방법을 설명하는 중간 단계 도면들이다. 도 15a 내지 도 15d는, 도 13a 내지 도 14에서 설명된 반도체 소자 제조 방법과의 차이점을 중심으로 설명한다.
도 15a를 참조하면, 핀형 액티브 패턴(120)을 덮는 절연막(102)을 형성한 후, 절연막(102) 상에 제2 마스크 패턴(104)을 형성한다. 구체적으로, 절연막(102)은 기판(100) 및 핀형 액티브 패턴(120)을 완전히(entirely) 덮는 형태로 형성될 수 있고, 제2 마스크 패턴(104)은 핀형 액티브 패턴(120)과 오버랩되도록 형성될 수 있다. 또한, 절연막(102)은, 예를 들어, 질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 15b를 참조하면, 제2 마스크 패턴(104)을 마스크로 이용하여, 절연막(102)을 식각할 수 있다. 구체적으로, 절연막(102)을 식각하는 공정은 습식 식각을 포함할 수 있다. 또한 식각 공정을 통해, 핀형 액티브 패턴(120)의 상부를 덮고 핀형 액티브 패턴(120)의 하부를 노출시키는 절연막(102)을 형성할 수 있다.
도 15c를 참조하면, 절연막(102) 상에 제1 확산막(130)을 형성할 수 있다. 즉, 제1 확산막(130)은 핀형 액티브 패턴(120) 의 하부뿐만 아니라 절연막(102)도 덮을 수 있다.
또한, 제1 확산막(130)은 예를 들어, 핀형 액티브 패턴(120) 상에 형성되는 트랜지스터의 도전형과 반대되는 도전형의 불순물을 포함할 수 있다. 즉, 트랜지스터가 nFET을 포함하는 경우, 제1 확산막(130)은 p형 불순물인 B(boron)을 불순물로 포함할 수 있고, 트랜지스터가 pFET을 포함하는 경우, 제1 확산막(130)은 n형 불순물인 P(phosphorous) 또는 As(arsenic)을 불순물로 포함할 수 있다.
제1 확산막(130)을 형성한 후, 제1 확산막(130)에 포함된 불순물을 핀형 액티브 패턴(120)의 하부로 확산시킬 수 있다. 불순물을 확산시키는 것은, 예를 들어, 열처리(90)를 통해 수행될 수 있다. 제1 확산막(130)에 열처리(90)를 하면, 불순물은 핀형 액티브 패턴(120)의 하부뿐만 아니라 기판(100)에도 확산될 수 있다.
도 15d를 참조하면, 핀형 액티브 패턴(120)의 하부로 확산된 불순물은 핀형 액티브 패턴(120)의 하부에 펀치 스루 스토퍼 확산층(150)을 형성할 수 있다. 펀치 스루 스토퍼 확산층(150)은 핀형 액티브 패턴(120)의 하부에서 발생하는 펀치 스루에 의한 리키지를 방지할 수 있다.
펀치 스루 스토퍼 확산층(150)을 형성한 후, 도 6에 도시된 반도체 소자(3)와 같이, 제1 확산막(130) 상에 소자 분리막(190), 제1 게이트 절연막(160), 제1 게이트 전극(165) 및 제1 게이트 마스트 패턴(170)을 순차적으로 형성함으로써, 도 6에 도시된 반도체 소자(3)가 제조될 수 있다..
도 16 내지 도 27은 도 12의 반도체 소자 제조 방법을 설명하는 중간 단계 도면들이다. 도 25는 도 24를 F-F 선을 따라 절단한 단면도이다. 도 26은 도 24를 G-G 선을 따라 절단한 단면도이다.
도 16을 참조하면, 먼저, 기판(100) 상에 돌출되는 핀형 액티브 패턴(120)을 형성한다. 핀형 액티브 패턴(120)의 양 옆은 트렌치 구조를 포함할 수 있다.
도 17을 참조하면, 기판(100) 상에 소자 분리막(190)을 형성한다. 즉, 트렌치 구조를 채우는 소자 분리막(190)을 형성한다.
소자 분리막(190)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
소자 분리막(190)을 형성한 후, 소자 분리막(190)의 상부를 리세스하여, 핀형 액티브 패턴(120)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 소자 분리막(190) 위로 돌출된 핀형 액티브 패턴(120)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(190) 형성 후, 리세스 공정없이 소자 분리막(190)에 의하여 노출된 핀형 액티브 패턴(120)의 상면을 씨드로 하는 에피 공정에 의하여 핀형 액티브 패턴(120)의 일부가 형성될 수 있다.
도 18을 참조하면, 제2 게이트 마스크 패턴(270)을 이용하여 식각 공정을 진행하여, 핀형 액티브 패턴(120)과 교차하여 제1 방향(X)으로 연장되는 더미 게이트 절연막(260), 더미 게이트 전극(265)을 형성한다.
예를 들어, 더미 게이트 절연막(260)은 실리콘 산화막을 포함할 수 있고, 더미 게이트 전극(265)은 폴리 실리콘을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 19를 참조하면, 더미 게이트 전극(265)의 측벽 및 핀형 액티브 패턴(120)의 측벽에 제1 스페이서 및 제2 스페이서(174, 176)를 형성한다.
예를 들어, 더미 게이트 전극(265)이 형성된 결과물 상에 절연막을 형성한 후 에치백 공정을 진행하여 제1 스페이서 및 제2 스페이서(174, 176)를 형성할 수 있다. 제1 스페이서 및 제2 스페이서(174, 176)는 제2 게이트 마스트 패턴(270)의 상면 및 핀형 액티브 패턴(120)의 상면을 노출할 수 있다.
제1 스페이서 및 제2 스페이서(174, 176)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 20을 참조하면, 제1 스페이서 및 제2 스페이서(174, 176)가 형성된 결과물 상에, 제2 층간 절연막(191)을 형성한다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화막을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이어서, 더미 게이트 전극(265)의 상면이 노출될 때까지, 제2 층간 절연막(191)을 평탄화한다. 그 결과, 제2 게이트 마스트 패턴(270)이 제거되고 더미 게이트 전극(265)의 상면이 노출될 수 있다.
도 21을 참조하면, 더미 게이트 절연막(260) 및 더미 게이트 전극(265)을 제거한다. 더미 게이트 절연막(260) 및 더미 게이트 전극(265)을 제거함에 따라, 소자 분리막(190)을 노출하는 트렌치(320)가 형성된다.
도 22를 참조하면, 트렌치(320) 내에 제2 게이트 절연막(172) 및 제2 게이트 전극(178)을 형성한다.
제2 게이트 절연막(172)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연막(172)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 제2 게이트 절연막(172)은 트렌치(320)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
제2 게이트 전극(178)은 금속층(MG1, MG2)을 포함할 수 있다. 제2 게이트 절연막(172) 및 제2 게이트 전극(178)에 포함된 제1 금속층(MG1)은 도시된 것과 같이 제1 스페이서(174)의 측벽을 따라 제2 방향(Z)으로 연장되는 형상으로 형성될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 또는, 제2 게이트 전극(178)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 23을 참조하면, 제2 게이트 전극(178) 양측의 핀형 액티브 패턴(120) 내에 리세스(350)를 형성한다.
리세스(350)는 제2 게이트 전극(178) 양측의 핀형 액티브 패턴(120) 내에 형성될 수 있다. 리세스(350)의 측벽은 경사져 있어서, 리세스(350)의 형상은 기판(100)에서 멀어질수록 넓어질 수 있다. 도시된 것처럼, 리세스(350)의 폭은 핀형 액티브 패턴(120)의 폭보다 넓을 수 있다.
도 24 내지 도 26을 참조하면, 리세스(350) 내에 제2 소오스 및 드레인(360)을 형성한다. 예를 들어, 제2 소오스 및 드레인(360)은 상승된(elevated) 소오스 및 드레인 형태일 수 있다. 즉, 제2 소오스 및 드레인(360)의 상면은 제2 층간 절연막(191)의 하면보다 높을 수 있다.
핀형 트랜지스터(500)가 PMOS 트랜지스터인 경우, 제2 소오스 및 드레인(360)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 핀형 트랜지스터(500)가 NMOS 트랜지스터인 경우, 제2 소오스 및 드레인(360)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제2 소오스 및 드레인(360)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또한, 제2 소오스 및 드레인(360)을 형성하는 것은, 에피 공정에 의해서 형성할 수 있다. 또한, 핀형 트랜지스터(500)가 PMOS, NMOS 트랜지스터인지에 따라, 제2 소오스 및 드레인(360)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다.
도 27을 참조하면, 핀형 트랜지스터(500) 상에 제2 게이트 절연막(172) 및 제2 게이트 전극(178)과 오버랩되는 절연막 패턴(335)을 형성한다.
절연막 패턴(335)을 형성한 후, 절연막 패턴(335) 및 핀형 트랜지스터(500) 상에 불순물을 포함하는 제2 확산막(370)을 형성할 수 있다.
불순물은, 예를 들어, 핀형 트랜지스터(500)와 동일한 도전형의 불순물을 포함할 수 있다. 구체적으로, 핀형 트랜지스터(500)가 pFET인 경우, 불순물은 p형 불순물인 B(boron)을 불순물로 포함할 수 있고, 핀형 트랜지스터(500)가 nFET인 경우, 불순물은 n형 불순물인 P(phosphorous)를 불순물로 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 확산막(370)을 형성한 후, 제2 확산막(370)에 포함된 불순물을 제2 소오스 및 드레인(360)에 확산시킨다. 구체적으로, 불순물을 확산시키는 것은, 제2 확산막(370)에 대한 열처리(400)를 통해 수행될 수 있다.
불순물은 제2 소오스 및 드레인(360)으로 확산되어, 제2 소오스 및 드레인(360)의 저항을 감소시킬 수 있다. 즉, 불순물은 압축 스트레스 또는 인장 스트레스 물질로 인해 증가된 제2 소오스 및 드레인(360)의 저항을 감소시키는 역할을 수행할 수 있다.
또한 불순물 확산에 의한 제2 소오스 및 드레인(360)의 저항 감소 방법은, 불순물 주입에 의한 저항 감소 방법에 비해, 제2 소오스 및 드레인(360) 표면의 데미지가 발생할 가능성이 더 적다. 또한 더 적은 데미지가 발생하기 때문에, 소오스/드레인 표면의 거칠기(roughness)가 증가하거나 이웃하는 트랜지스터 간의 브릿지(bridge)가 발생하게 되는 문제가 일어나지 않는다.
불순물을 확산시킨 후, 제2 확산막(370)을 제거하는 공정을 더 포함할 수 있다.
다음 도 28을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 28을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
본 발명의 실시예들에 따른 반도체 소자(1~8)는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 29 및 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템들이다. 도 29는 태블릿 PC이고, 도 30은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1~8) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 돌출되어 형성되는 핀형 액티브 패턴;
    상기 핀형 액티브 패턴 상에 형성되는 불순물을 포함하는 확산막; 및
    상기 핀형 액티브 패턴의 하부에 상기 확산막에 포함된 상기 불순물이 확산되어 형성된 펀치 스루 스토퍼 확산층을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 핀형 액티브 패턴 상에 형성되는 트랜지스터를 더 포함하되,
    상기 트랜지스터는 소오스 및 드레인을 포함하고,
    상기 소오스 및 상기 드레인은, 상기 핀형 액티브 패턴의 상부에 형성되는 반도체 소자.
  3. 제 2항에 있어서,
    상기 소오스 및 상기 드레인은, 상기 펀치 스루 스토퍼 확산층 상에 형성되고, 상기 펀치 스루 스토퍼 확산층과 이격되는 반도체 소자.
  4. 제 2항에 있어서,
    상기 트랜지스터는 제1 도전형이고,
    상기 불순물은 상기 제1 도전형과 다른 제2 도전형인 반도체 소자.
  5. 기판으로부터 돌출되는 핀형 액티브 패턴을 형성하고,
    상기 핀형 액티브 패턴 상에 불순물을 포함하는 확산막을 형성하고,
    상기 불순물을 상기 핀형 액티브 패턴으로 확산시켜 상기 핀형 액티브 패턴의 하부에 펀치 스루 스토퍼 확산층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 확산막을 형성하는 것은,
    상기 핀형 액티브 패턴의 상부를 덮고, 상기 핀형 액티브 패턴의 하부를 노출시키는 절연막을 형성하고,
    상기 절연막 상에 상기 확산막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 절연막을 형성하는 것은,
    상기 핀형 액티브 패턴을 덮는 절연막을 형성하고,
    상기 핀형 액티브 패턴 상에 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴을 마스크로 상기 절연막을 식각하여 상기 핀형 액티브 패턴의 상부를 덮고 상기 핀형 액티브 패턴의 하부를 노출시키는 절연막을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 5항에 있어서,
    상기 펀치 스루 스토퍼 확산층을 형성한 후, 상기 확산막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 기판으로부터 돌출되는 핀형 액티브 패턴을 형성하고,
    상기 핀형 액티브 패턴 상에 불순물을 포함하는 확산막을 형성하고,
    상기 불순물을 상기 핀형 액티브 패턴의 하부에 확산시켜 펀치 스루 스토퍼 확산층을 형성하고,
    상기 핀형 액티브 패턴 상에 소오스 및 드레인을 포함하는 트랜지스터를 형성하는 것을 포함하되,
    상기 소오스 및 드레인은, 상기 핀형 액티브 패턴의 상부에 형성되는 반도체 소자의 제조 방법.
  10. 게이트, 소오스 및 드레인을 포함하는 트랜지스터를 형성하고,
    상기 트랜지스터 상에 상기 게이트와 오버랩되는 절연막 패턴을 형성하고,
    상기 트랜지스터 및 상기 절연막 패턴 상에 불순물을 포함하는 확산막을 형성하고,
    상기 확산막을 열처리하여, 상기 불순물을 상기 소오스 및 상기 드레인에 확산시키는 것을 포함하되,
    상기 불순물은, 상기 소오스 및 상기 드레인에 확산되어, 상기 소오스 및 상기 드레인의 저항을 감소시키는 반도체 소자의 제조 방법.
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