KR102070564B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고, 제 1 영역과, 제 2 영역에 트랜치들 및 돌출된 액티브 핀들을 형성하고, 상기 액티브 핀들의 측면들을 덮는 스페이서들을 형성하고, 상기 트랜치들의 바닥면들을 리세스 하여, 상기 스페이서들의 하부로 상기 액티브 핀들의 연장부들을 형성하고, 상기 제 1 영역의 액티브 핀들의 연장부들에 제 1 불순물을 주입하고, 상기 제 2 영역의 액티브 핀들의 연장부들에 제 2 불순물을 주입하는 것을 포함하는 반도체 소자의 제조방법을 제안한다.

Description

반도체 소자의 제조방법{Method of Fabricatng Semiconductor devices}
본 발명은 Fin-FET들을 포함하는 반도체 소자의 제조방법에 관한 것으로, 반도체 소자에 포함되는 p형 트랜지스터들과 n형 트랜지스터들의 소스 영역과 드레인 영역간 발생하는 펀치 쓰루(punch through)현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
최근의 모바일 제품에 장착되는 반도체 칩들은 초소형화를 지향하고 있고, 이를 만족하기 위해 반도체 소자의 고집적화가 요구되고 있다.
고집적화의 요구에 따라 채널길이를 충분히 확보할 수 있는 Fin-FET이 제안되었으나, 소스 영역과 드레인 영역간 펀치 쓰루 현상이 발생하는 문제가 있다.
이러한 문제를 해결하기 위해, 액티브 핀의 하부에 펀치 쓰루 정지 영역인 고농도의 불순물 영역을 형성하기 위한 새로운 기술들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는, fin-FET의 소스 영역과 드레인 영역간 발생하는 펀치 쓰루(punch through) 현상을 방지하기 위한 펀치 쓰루 정지 이온 주입(Punch through stop ion implantation)공정을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 펀치 쓰루 정지를 위한 불순물 주입 공정 시, 불순물 주입 영역을 게이트 전극이 접촉하지 않는 액티브 핀들의 하부 영역으로 제한하는 것이 가능한 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 불순물 주입 공정 시, 액티브 핀들의 표면과 내부에서 결함이 발생하는 것을 최소화 할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고, 제 1 영역과, 제 2 영역에 트랜치들 및 돌출된 액티브 핀들을 형성하고, 상기 액티브 핀들의 측면들을 덮는 스페이서들을 형성하고, 상기 트랜치들의 바닥면들을 리세스 하여, 상기 스페이서들의 하부로 상기 액티브 핀들의 연장부들을 형성하고, 상기 제 1 영역의 액티브 핀들의 연장부들에 제 1 불순물을 주입하고, 상기 제 2 영역의 액티브 핀들의 연장부들에 제 2 불순물을 주입하는 것을 포함할 수 있다.
상기 트랜치들과 액티브핀들을 형성하는 것은 상기 제 1 영역과 제 2 영역에 질화막과 산화막이 순차 적층된 하드 마스크 패턴들을 형성하고, 상기 하드 마스크 패턴들을 식각 마스크로 사용한 식각 공정을 수행하여, 트랜치들을 형성하고 및 상대적으로 돌출된 액티브 핀들을 형성하는 것을 포함할 수 있다.
상기 스페이서들을 형성하는 것은, 상기 하드 마스크 패턴들, 액티브 핀들, 및 트랜치들의 바닥면들을 덮는 스페이서막을 형성하고, 상기 스페이서 막을 식각하여, 상기 하드 마스크 패턴들의 상면들과, 상기 트랜치들의 바닥면 들을 노출하는 것을 포함할 수 있다.
상기 제 1 영역과 제 2 영역은 p채널 영역과 n채널 영역 중 선택된 하나의 영역을 포함하고, 상기 제 1 영역과 제 2 영역은 서로 다른 채널 영역을 포함할 수 있다.
상기 제 1 불순물을 주입하는 것은, 상기 제 1 영역이 n 채널 영역일 경우, 상기 액티브 핀들의 연장부들에 p형 불순물을 주입하는 것을 포함할 수 있다.
상기 제 2 불순물을 주입하는 것은, 제 2 영역의 액티브 핀들의 연장부들에 n형 불순물을 주입하는 것을 포함할 수 있다.
상기 제 1 불순물과 제 2 불순물을 주입하는 것은 플라즈마 이온 주입 공정을 이용하여 불순물을 주입하는 것을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 스페이서에 산화 공정을 수행하여 스페이서 산화막을 형성하고, 상기 액티브 핀들의 연장부들의 측면에 산화 공정을 수행하여, 트랜치 산화막을 형성하는 것을 더 포함할 수 있다.
또한, 상기 액티브 핀들의 연장부들의 측면들을 오목한 형상으로 식각하는 것을 더 포함 할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고, 제 1 영역과 제 2 영역에 트랜치들과 돌출된 액티브 핀들을 형성하고, 상기 액티브 핀들의 측면들을 덮는 스페이서들을 형성하고, 상기 트랜치들의 바닥면들을 리세스 하여, 상기 스페이서들의 하부로 상기 액티브 핀들의 연장부들을 형성하고, 상기 제 1 영역의 액티브 핀들과 트랜치들을 덮는 제 1 불순물 주입막 패턴과 제 1 확산 방지막 패턴을 적층하고, 상기 제 1 영역의 액티브 핀들의 연장부들에 제 1 불순물을 주입하고, 상기 제 2 영역의 액티브 핀들과 트랜치들을 덮는 제 2 불순물 주입막 패턴과 제 2 확산 방지막 패턴을 적층하고, 상기 제 2 영역의 액티브 핀들의 연장부들에 제 2 불순물을 주입하는 것을 포함할 수 있다.
상기 제 1 불순물 주입막 패턴과 상기 제 1 확산 방지막 패턴을 형성하는 것은
상기 제 1 영역과 제 2 영역의 전면에 제 1 불순물 주입막을 컨포멀하게 형성하고, 상기 제 1 불순물 주입막의 상면에 제 1 확산 방지막을 형성하고, 상기 제 1 영역을 덮는 식각 방지막을 형성하고, 상기 제 2 영역의 제 1 불순물 주입막과 제 1 확산 방지막을 제거하고, 상기 식각 방지막의 하부에 제 1 불순물 주입막 패턴과 제 1 확산 방지막 패턴을 형성하는 것을 포함할 수 있다.
상기 제 1 불순물을 주입하는 것은, 상기 기판에 열을 가하여, 상기 제 1 불순물 주입막 패턴에 포함된 불순물이 상기 액티브 핀의 연장부로 확산되는 것을 포함할 수 있다.
상기 제 1 불순물 주입막과 제 2 불순물 주입막은 PSG(Phosphosilicate glass)막과 BSG(Borosilicate glass)중 선택된 막을 포함하고, 상기 제 1 불순물 주입막과 제 2 불순물 주입막은 서로 다른 막을 포함할 수 있다.
상기 제 1 확산 방지막 패턴과 제 2 확산 방지막 패턴은 실리콘 산화막을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 의한 반도체 소자의 제조방법은 액티브 핀의 상부 측면에 스페이서를 구성함으로써, 불순물 주입 영역이 상기 스페이서가 접촉하지 않은 액티브 핀들의 하부로 제한될 수 있다.
따라서, 불순물이 액티브 핀의 표면으로 확산되는 것을 최소화 할 수 있으므로, 액티브 채널에서 캐리어의 이동 속도(mobility)가 느려지는 것을 방지할 수 있다.
본 발명에 의한 반도체 소자의 제조방법은 불순물 주입 공정을 수행할 때, 플라즈마 이온 주입 공정과, 열 확산 공정을 이용하기 때문에 불순물 주입 시에 액티브 핀의 표면 및 내부에서 발생하는 결함이 최소화 될 수 있고, 및 고농도의 불순물 영역을 형성할 수 있다.
본 발명에 의한 반도체 소자의 제조방법은 측면 식각 공정을 수행하여, 상기 스페이서가 형성되지 않은 액티브 핀의 하부 폭을 좁게 형성할 수 있다. 따라서, 상기 스페이서가 형성되지 않은 액티핀의 하부에 짧은 시간에 고농도의 불순물 영역을 형성할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개념적인 평면도이다.
도 2a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단한 단면도 이고, 도 2b는 도 1의 Ⅲ-Ⅲ`을 따라 절단한 단면도들이다.
도 3a 내지 도 13a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 도 3b 내지 도 13b는 도 1의 Ⅲ-Ⅲ`을 따라 절단하여, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 14a 내지 도 17a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 도 14b 내지 도 17b는 도 1의 Ⅲ-Ⅲ`을 따라 절단하여, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 18a 내지 도 26a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단하고, 도 18b 내지 도 26b는 도 1의 Ⅲ-Ⅲ`을 따라 절단하여, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 27은 본 발명의 다양한 실시 예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 28은 본 발명의 실시 예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 29는 본 발명의 실시예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 30은 본 발명의 실시예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 일 실시예에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
본 발명에 의한 구성 및 그것 들을 통해서 달성하고자 하는 목적들은 아래에 기술되어 있는 실시예들과 도면들을 통해서 명확해질 것이다. 본 발명의 명세서에서 설명된 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 기술적 사상이 쉽게 전달되고 실시될 수 있도록 제공되는 것이다. 그러므로, 본 발명의 기술적 사상은 아래에 기술되어 있는 실시예들에 한정되지 않고 다양한 형태로 변형될 수 있다. 본 발명의 명세서에 첨부된 도면들에 표시된 영역들의 모양과 크기 등은 본 발명을 쉽게 이해할 수 있도록 예시한 것에 불과하며 편의를 위해 과장되어 표현될 수 있다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며 발명의 범주를 제한하지 않는다. 본 발명의 명세서에 있는 부호들은 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개념적인 평면도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 실시예에 따른 반도체 소자(100)는 P영역(P)과 N영역(N)을 포함하는 기판(102), 제 1 액티브 핀들(110a), 제 2 액티브 핀들(110b), 게이트 전극들(124), 및 소자 분리막들(126a)을 포함할 수 있다.
상기 제 1 액티브 핀들(110a)은 상기 N영역(N)에 일 방향으로 형성되고, 상기 제 2 액티브 핀들(110b)은 상기 P영역(P)에 일 방향으로 형성될 수 있다. 상기 N영역(N)에 형성된 제 1 액티브 핀들(110a)은 상, 하로 이격되어 제 1 일 방향으로 연장된 형태이다. 상기 P영역(P)에 형성된 제 2 액티브 핀들(110b)은 제 1 방향으로 연장된 형태 이지만, 상기 제 1 액티브 핀들(110a) 보다 길이가 짧다. 상기 제 2 액티브 핀들(110b)은 P영역(P) 내에서 상, 하 및 좌, 우로 이격 될 수 있다. 이때, 상. 하로 이격된 제 2 액티브 핀들(110b)의 측면들은 수직 정렬하지 않을 수 있다. 상기 제 1 액티브 핀들(110a)및 제 2 액티브 핀들(110b)은 전술한 형태로 제한되지 않으며 다양하게 디자인 될 수 있다.
상기 소자 분리막들(126a)은 상기 제 1 및 제 2 액티브 핀들(110a, 110b)의 각각의 영역을 규정하고, 상기 제 1 및 제 2 액티브 핀들(110a, 110b)의 각각을 전기적으로 격리(isolation)할 수 있다.
상기 게이트 전극들(124)은 상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)을 교차하여 형성될 수 있다.
상기 게이트 전극들(124)과 제 1 및 제 2 액티브 핀들(110a, 110b)이 교차하는 영역은 트랜지스터가 형성되는 영역일 수 있다.
예를 들어, 비 휘발성 메모리 소자의 경우, 두 개의 구동 트랜지스터와, 2개의 n형 트랜지스터와, 및 2개의 p형 트랜지스터로 구성된 단위 셀들을 포함할 수 있다.
따라서, 비 휘발성 메모리 소자의 단위 셀은 도 1에 도시된 바와 같이 디자인 될 수 있다. 상세히는, 상기 게이트 전극들(124)과 제 1 및 제 2 액티브 핀들(110a, 110b)이 교차하는 영역은 제 1 구동 트랜지스터 영역(TD1), n형 제 1 트랜지스터 영역(TN1), p형 제 1 트랜지스터 영역(TP1), 제 2 구동 트랜지스터 영역(TD2), n형 제 2 트랜지스터 영역(TN2), p형 제 2 트랜지스터 영역(TP2)으로 디자인 될 수 있다.
상기 기판(102)의 N영역에는 상기 제 1 구동 트랜지스터 영역(TD1), 제 2 구동 트랜지스터 영역(TD2), n형 제 1 트랜지스터 영역(TN1), 및 n형 제 2 트랜지스터 영역(TN2)이 정의 될 수 있고, 상기 기판의 P영역에는 p형 제 1 트랜지스터 영역(TP1) 및 p형 제 2 트랜지스터 영역(TP2)이 정의될 수 있다.
도 2a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 절단한 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ'을 따라 절단한 단면도들이다.
도 2a 내지 도 2b를 참조하면, 본 발명에 따른 반도체 소자는 기판(102), 소자 격리부(EIP), 소자부(EP)를 포함할 수 있다.
기판(102)은 N 영역과 P 영역을 포함할 수 있다.
소자 격리부(EIP)는 트랜치들(108), 트랜치들의 내벽을 덮는 트랜치 산화막들(122), 및 트랜치들(108)의 내부를 채우는 소자 분리막들(126a)을 포함할 수 있다. 경우에 따라 상기 트랜치 산화막들(122)을 덮는 질화막들을 더 형성할 수 도 있다.
상기 소자부(EP)는 기판(102)의 상부로 돌출된 제 1 액티브 핀들(110a), 제 2 액티브 핀들(110b), 및 상기 제 1 및 제 2 액티브 핀들(110a, 110b)을 교차하는 게이트 스택들(GS)을 포함할 수 있다. 또한, 게이트 스택들(GS)의 양측의 상기 제 1 및 제 2 액티브 핀들(110a, 110b)에 형성된 소스 영역(S)과 드레인 영역(D)을 더 포함할 수 있다. 상기 소스 영역(S)과 드레인 영역(D)은 에피 텍셜 성장 영역 일 수 있다.
상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)은 상기 트랜치(108)를 형성하는 공정에서 기판(102)의 표면을 리세스 함으로써, 상대적으로 돌출 형상이 될 수 있다. 상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b) 중, 상기 소스 영역(S)과 드레인 영역(D)이 형성되지 않은 하부 영역에 펀치 쓰루 정지(punch through stop)를 위한 불순물 영역(도트 표시)을 포함할 수 있다.
상기 게이트 스택들(GS)은 게이트 절연막(123), 게이트 전극(124), 게이트 캡핑막(126), 및 측면 스페이서(128)를 포함할 수 있다.
게이트 절연막들(123)은 상기 게이트 전극들(124)과 상기 제 1 액티브 핀들 (110a)및 제 2 액티브 핀들(110b) 사이에 형성될 수 있다.
상기 게이트 전극(124)은 도 1을 참조하면, 제 1 및 제 2 액티브 핀들(110a, 110b)과 교차하여 형성될 수 있다. 상기 제 1 및 제 2 액티브 핀들(110a, 110b)과 교차하지 않는 게이트 전극(124)의 나머지 부분은 상기 소자 분리막들(126a)과 접촉하는 면을 포함할 수 있다.
상기 게이트 캡핑막(126)은 상기 게이트 전극(124)의 상면에 형성되고, 및 상기 측면 스페이서(128)는 상기 게이트 전극(124)의 양 측면에 형성될 수 있다.
상기 기판(102)은 실리콘 기판을 포함할 수 있다. 상기 소자 분리막들(126a)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막들(123)은 실리콘 산화막을 포함할 수 있다. 상기 게이트 전극들(124)은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 캡핑막들(126)과 상기 측벽 스페이서들(128)은 실리콘 질화막을 포함할 수 있다.
전술한 구성들을 포함하는 반도체 소자를 제조하는 공정은 도 2a 및 도 2b에 도시된 소스 영역(S)과 드레인 영역(D) 사이에 발생하는 펀치 쓰루 현상을 방지하기 위해, 상기 제 1 및 제 2 액티브 핀들(110a, 110b)의 하부에 고농도의 불순물(도트 표시)영역을 형성하기 위한 펀치 쓰루 정지 이온 주입(Punch through stop ion implantation)공정을 포함할 수 있다.
이하, 공정 도면들을 참조하여, 본 발명의 실시예들에 따른 펀치 쓰루 정지 이온 주입 공정을 포함하는 반도체 소자의 제조 방법들을 설명한다.
도 3a 내지 도 13a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 따라 절단하고, 도 3b 내지 도 13b는 각각 도 1의 Ⅲ-Ⅲ'을 따라 절단하여, 본 발명의 일 실시예에 의한 공정 순서에 따라 도시한 공정 단면도들이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100)의 제조방법은 단일 기판(102)에 P영역과 N영역을 정의(define)하고, 상기 N영역에 제 1 하드 마스크 패턴들(106a)을 형성하고, 상기 P영역에 제 2 하드 마스크 패턴들(106b)을 형성하는 것을 포함할 수 있다. 상기 P영역은 p채널 영역이고, 및 p형 트랜지스터가 형성될 영역이다. 상기 N영역은 n채널 영역이고 및 n형 트랜지스터가 형성될 영역이다.
상기 제 1 하드 마스크 패턴들(106a) 및 제 2 하드 마스크 패턴들(106b)은 도 1에 도시된 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)과 동일 형태로 형성될 수 있다.
상기 기판(102)은 실리콘 기판 일 수 있다. 상기 제 1 하드 마스크 패턴들(106a)및 제 2 하드 마스크 패턴들(106b)은 각각 적층된 질화막 패턴들(104a)과 산화막 패턴들(104b)을 포함할 수 있다. 상기 질화막 패턴들(104a)은 실리콘 질화물(SiNx)을 포함할 수 있고, 상기 산화막 패턴들(104b)은 실리콘 산화물(SiO2)을 포함할 수 있다.
상기 질화막 패턴들(104a)과 산화막 패턴들(104b)은 CVD(chemical vapor deposition)공정을 포함할 수 있다. 특히, 산화막 패턴들(104b)을 형성하기 위한 CVD공정은 720℃~780℃에서 이루어지는 열 산화 공정인 MTO(Middle thermal oxidation)공정을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 기판(102)에 제 1 트랜치들(108a)을 형성하는 것을 포함할 수 있다.
상기 제 1 트랜치들(108a)은 상기 제 1 및 제 2 하드 마스크 패턴들(106a, 106b)사이로 노출된 기판(102)의 표면을 일정 깊이로 리세스 하는 것을 포함할 수 있다.
상기 제 1 트랜치들(108a)에 의해 상기 제 1 하드 마스크 패턴들(106a)의 하부에는 제 1 액티브 핀들(110a)이 형성될 수 있고, 상기 제 2 하드 마스크 패턴들(106b)의 하부에는 제 2 액티브 핀들(110b)이 형성될 수 있다.
상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)은 상기 리세스된 제 1 트랜치들(108a)에 의해 상대적으로 돌출된 형상이 될 수 있다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 기판(102)의 전면에 스페이서막(112)을 형성하는 것을 포함할 수 있다.
상기 스페이서 막(112)은 상기 제 1 및 제 2 액티브 핀들(110a, 110b)의 측면들, 상기 제 1 트랜치들(108a)의 바닥면, 제 1 하드 마스크 패턴들(106a), 및 제 2 하드 마스크 패턴들(106b)을 덮을 수 있다.
상기 스페이서 막(112)은 실리콘 질화막(SiNX)을 포함할 수 있다. 상기 스페이서 막(112)를 형성하는 공정은 CVD 공정을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)의 측면들을 덮는 스페이서들(112a)을 형성하는 것을 포함할 수 있다.
상기 스페이서들(112a)을 형성하는 것은 도 5a 및 도 5b에 도시된 스페이서 막(112)을 식각하는 것을 포함할 수 있다. 상기 스페이서막(112)을 식각 하는 공정은 에치-백(etch back)공정을 포함할 수 있다.
에치-백 공정을 진행하면, 제 1 및 제 2 하드 마스크 패턴들(106a, 106b)의 산화막 패턴들(104b)의 표면이 노출될 수 있고, 및 상기 제 1 트랜치들(108a)의 바닥 면들이 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은, 상기 제 1 트랜치들(108a)의 하부에 제 2 트랜치들(108b)을 형성하는 것을 포함할 수 있다.
상기 제 2 트랜치들(108b)을 형성하는 것은 도 6a 및 6b에 도시된 제 1 트랜치들(108a)의 바닥 면을 일정 깊이로 리세스 하는 것을 포함할 수 있다.
상기 제 2 트랜치들(108b)을 형성하기 위해 식각된 깊이(D)만큼 상기 스페이서들(112a)의 하부로 상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)의 연장부(EGP)가 형성될 수 있다.
상기 제 1 트랜치(108a)와 제 2 트랜치(108b)가 병합되어 하나의 트랜치(108)를 형성할 수 있다. 상기 트랜치들(108)의 측벽들은 상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)의 측면들을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 P영역에 제 1 도핑 방지막(118a)을 형성하고, N영역에 불순물을 주입하는 것을 포함할 수 있다.
상기 불순물을 주입하는 것은 상기 제 1 액티브 핀들(110a)의 노출된 측면들과 트랜치들(108)의 바닥 면들에 불순물을 주입하는 것을 포함할 수 있다.
상기 제 1 액티브 핀들(110a)의 노출된 측면들은 상기 스페이서(112a) 하부의 연장부(EGP)들의 측면들일 수 있다. 따라서, 제 1 액티브 핀들(110a)의 연장부에 불순물이 고농도로 분포될 수 있고, 및 상기 트랜치들(108)의 바닥 면들로부터 일정 깊이까지 불순물이 고농도로 분포될 수 있다. 상기 스페이서(112a)에 의해 도핑 영역이 제한되어, 상기 주입된 불순물은 상기 스페이서(112a)가 형성되지 않은 제 1 액티브 핀들(110a)의 연장부들(EGP)에 고농도로 분포할 수 있다.
상기 불순물 주입 공정은 플라즈마 이온 주입을 포함할 수 있다. 플라즈마 이온 주입은 소스 가스를 플라즈마 상태로 만든 후, 이온화된 불순물이 실리콘 기판(102)에 인가된 DC바이어스 전압에 의해 주입되는 것을 포함할 수 있다. 상기 플라즈마 이온주입은 낮은 온도와 낮은 주입 에너지로도 삼차원 도핑이 가능하다. 따라서, 제 1 액티브 핀들(110a)의 표면과 내부에서 발생하는 결함이 최소화 될 수 있다.
이때, 주입된 불순물의 농도는 1017~1020 /㎤의 범위 내에 포함될 수 있다.
상기 N영역에 주입된 불순물은 p형 불순물 이고, 상기 p형 불순물은 3가의 붕소(B, boron), 인듐(In, indium), 갈륨(Ga, gallium)을 포함할 수 있다.
상기 제 1 도핑 방지막(118a)은 포토레지스트를 포함할 수 있다. 상기 불순물 주입 공정 이후에, 상기 제 1 도핑 방지막(118a)이 제거될 수 있다.
도 9a 및 도 9b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 N영역에 제 2 도핑 방지막(118b)을 형성하고, P영역에 불순물을 주입하는 것을 포함할 수 있다.
상기 불순물을 주입하는 것은 상기 제 2 액티브 핀들(110b)의 노출된 측면들과 트랜치들(108)의 바닥 면들에 불순물을 주입하는 것을 포함할 수 있다.
상기 제 2 액티브 핀들(110b)의 노출된 측면들은 상기 스페이서(112a) 하부의 연장부들(EGP)의 측면들 일 수 있다. 따라서, 제 2 액티브 핀들(110b)의 연장부(EGP)에 불순물이 고농도로 분포될 수 있고, 및 상기 트랜치들(108)의 바닥 면들로부터 일정 깊이까지 불순물이 고농도로 분포될 수 있다. 상기 스페이서(112a)에 의해 도핑 영역이 제한되어, 상기 주입된 불순물은 상기 스페이서(112a)가 형성되지 않은 제 2 액티브 핀들(110b)의 연장부들(EGP)에 고농도로 분포할 수 있다.
이때, 주입된 불순물의 농도는 1017~1020 /㎤의 범위 내에 포함될 수 있다.
상기 불순물 주입 공정은 플라즈마 이온 주입 공정을 포함할 수 있다.
상기 P영역에 주입된 불순물은 n형 불순물 이고, n형 불순물은 5가의 인(P, phosphorus), 비소(As, arsenic), 안티몬(Sb, antimony)을 포함할 수 있다.
상기 제 2 도핑 방지막(118b)은 포토레지스트를 포함할 수 있다. 상기 불순물 주입 공정 이후에, 상기 제 2 도핑 방지막(118b)이 제거될 수 있다.
도 10a 및 도 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 불순물 주입 공정이 완료된 기판(102)에 어닐링 공정을 수행하는 것을 포함할 수 있다. 또한, 상기 스페이서막(112a)에 산화 공정을 수행하는 것을 더 포함할 수 있다.
실리콘 기판(102)에 불순물이 주입되는 과정에서 발생하는 실리콘 격자 손상(damage)은 상기 어닐링 공정에 의해 회복될 수 있다. 이때, 불순물은 스페이서(112a)로 덮여있는 액티브 핀들(110a, 110b)의 상부 영역으로도 확산될 수 있으나, 어닐링 온도를 조절하여 확산 영역을 조절할 수 있다. 상기 어닐링 공정은 400℃~1000℃도의 범위 내에서 공정 조건에 따라 선택하여 수행될 수 있다.
상기 산화 공정을 통해 질화막인 상기 스페이서 막(112a)은 스페이서 산화막(112aa)이 될 수 있다. 상기 산화 공정이 수행되는 동안, 상기 제 1 액티브 핀들(110a)및 제 2 액티브 핀들(110b)의 노출된 측면도 산화되어 트랜치 산화막(122)이 형성될 수 있다. 상기 트랜치 산화막(122)은 상기 제 1 액티브 핀들(110a) 및 상기 제 2 액티브 핀들(110b)의 측면으로부터 측면의 내부와 측면의 외부로 확장될 수 있다. 상기 스페이서 산화막(112aa)과 상기 트랜치 산화막(122)은 실리콘 산화막을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 트랜치들(108)을 채우고 및 제 1 하드 마스크 패턴(106a), 제 2 하드 마스크 패턴(106b), 스페이서 산화막(112aa), 및 트랜치 산화막(122)을 덮는 갭필막(126)을 형성하는 것을 포함할 수 있다.
상기 갭필막(126)은 실리콘 산화물을 포함할 수 있다. 상기 갭필막(126)을 형성하는 공정은 CVD 공정을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 트랜치들(108)을 채우는 소자 분리막들(126a)을 형성하는 것을 포함할 수 있다.
상기 소자 분리막들(126a)을 형성하는 것은 평탄화 공정과 습식 식각 공정들을 포함할 수 있다.
예를 들어, 평탄화 공정은 상기 제 1 및 제 2 하드 마스크 패턴들(106a, 106b)의 질화막 패턴들(104a)이 노출될 때까지 도 11a 및 도 11b에 도시된 갭필막(126)을 리세스 하는 것을 포함할 수 있다. 이때, 이와 동일한 물질인 산화막 패턴들(104b)이 동시에 제거될 수 있다. 또한, 소자 분리막(126a)의 표면은 상기 질화막 패턴들(104a)의 표면과 동일한 레벨일 수 있다.
습식 공정들은 상기 질화막 패턴들(104a)을 제거하여 하부의 제 1 및 제 2 액티브 핀들(110a, 110b)의 표면을 노출하는 것을 포함할 수 있다.
또한, 노출된 제 2 액티브 패턴들(110b)의 표면, 소자 분리막들(126a)의 표면, 및 스페이서 산화막(112aa)의 표면이 동일한 레벨이 될 수 있도록, 소자 분리막들(126a)과 스페이서 산화막(112aa)을 표면으로부터 리세스 하는 것을 더 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 제 1 액티브 핀들(110a)및 제 2 액티브 핀들(110b)의 상부를 노출하는 것을 포함할 수 있다.
상기 제 1 액티브 핀들(110a)및 제 2 액티브 핀들(110b)을 노출하는 것은 도 12a 및 도 12b에 도시된 소자 분리막들(126a), 스페이서 산화막(112aa)을 표면으로부터 일정 깊이로 리세스 하는 것을 포함할 수 있다. 이때, 스페이서 산화막(112aa)이 모두 제거될 수 있다. 따라서, 리세스된 소자 분리막들(126a) 및, 트랜치 산화막들(122)의 표면들이 동일 레벨로 위치할 수 있다.
이하의 공정은, 도 2a 및 도 2b에 도시된 바와 같이, 게이트 절연막(123), 게이트 전극(124), 게이트 캡핑막(126), 및 측벽 스페이서(128)를 형성하는 공정을 포함할 수 있다. 다음으로, 소스 영역 및 드레인 영역을 형성하기 위한 불순물 이온 주입 공정들이 진행될 수 있다.
이상, 전술한 공정을 포함하여 본 발명의 일 실시예에 따른 반도체 소자를 제작할 수 있으며 전술한 공정에서, 상기 스페이서(112a)는 고농도의 불순물 주입영역이 상기 제 1 및 제 2 액티브 핀들(110a, 110b)의 연장부로 제한되도록 할 수 있다. 또한, 플라즈마 이온 주입을 사용함으로써, 낮은 온도와 낮은 에너지로도 상기 제 1 액티브 핀들(110a) 및 제 2 액티브 핀들(110b)에 고농도의 불순물을 주입하는 것이 가능하다. 고농도의 불순물들이 주입 되었음에도 불구하고, 상기 제 1 액티브 핀들(110a) 및 제 2 액티브 핀들(110b)의 표면 및 내부에 발생하는 결함이 최소화 될 수 있다.
도 14a 내지 도 17a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 따라 절단하고, 도14b 내지 17b는 도 1의 Ⅲ-Ⅲ'를 따라 절단하여, 본 발명의 일 실시예에 의한 공정 순서에 따라 도시한 공정 단면도들이다.
이하, 설명하는 공정의 이전 공정 즉, 트랜치를 형성하는 공정 까지는 앞서 설명한 도 3a 내지 도 7a, 도 3b 내지 도 7b의 공정들과, 이러한 공정들에 의해 형성된 구성들이 동일하므로 설명을 생략한다.
도 14a 및 14b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)의 연장부(EGP1)의 측면들을 오목한 형태로 측면 식각 하는 것을 포함할 수 있다.
상기 식각된 제 1 및 제 2 액티브 핀들(110a, 110b)의 측면들은 상기 스페이서(112a) 하부의 노출된 측면들이고, 및 트랜치들(108)의 측벽들일 수 있다. 이때, 상기 스페이서(112a)는 식각 마스크로 사용 될 수 있다.
식각된 제 1 및 제 2 액티브 핀들(110a, 110b)의 연장부(EGP1)들의 측면들은 제 1 및 제 2 액티브 핀들(110a, 110b)의 중심축을 향하여 오목하게 형성될 수 있다. 따라서, 상기 제 1 및 제 2 액티브 핀들(110a, 110b)의 연장부(EGP1)의 폭은 상기 스페이서(112a)의 하부로부터 일정한 비율로 좁아지다가 다시 넓어지는 형상을 가질 수 있다.
상기 식각 공정은 습식 식각을 포함할 수 있고, 습식 식각에 사용되는 식각 용액은 통상 SC1 용액을 포함할 수 있다. SC1용액은 암모니아(NH40H), 과산화수소(H2O2)및 물(H2O)을 적절한 비율로 혼합한 용액이다. 상기 SC1 용액의 과산화 수소는 산화반응에 관여하고, 상기 암모니아는 실리콘 기판(102)을 이방성으로 식각하는 작용을 한다. 따라서, 원하는 측면 식각 형태를 얻기 위해서는 두 용액의 농도를 적절히 혼합하여 사용한다.
도 15a 및 도 15b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 P영역에 제 1 도핑 방지막(118a)을 형성하고, N영역의 제 1 액티브 핀들(110a)의 노출된 측면으로 불순물을 도핑 하는 것을 포함할 수 있다.
상기 제 1 액티브 핀들(110a)의 노출된 측면들은 상기 제 1 액티브 핀들(110a)의 연장부들(EGP1)의 측면들이고, 앞서 언급한 오목한 형상인 측면들이다.
상기 불순물 주입 공정은 플라즈마 이온 주입 공정을 포함할 수 있다. 플라즈마 이온 주입은 삼차원 도핑이 가능하여 제 1 액티브 핀들(110a)의 연장부들(EGP1)과 트랜치들(108)의 바닥 면들로 불순물들이 주입될 수 있다.
주입된 불순물은 제 1 액티브 핀들(110a)의 연장부들(EGP1)과, 트랜치들(108)의 바닥 면에서 일정 깊이까지 고농도로 분포할 수 있다. 상기 스페이서(112a)에 의해 도핑 영역이 제한되어, 상기 주입된 불순물은 상기 스페이서(112a)가 형성되지 않은 제 1 액티브 핀들(110a)의 연장부들(EGP1)에 고농도로 분포할 수 있다.
상기 제 1 도핑 방지막(118a)은 포토레지스트를 포함할 수 있다.
상기 N영역에 주입된 불순물은 p형 불순물 이고, 상기 p형 불순물은 3가의 붕소(B, boron), 인듐(In, indium), 갈륨(Ga, gallium)을 포함할 수 있다.
상기 제 1 도핑 방지막(118a)은 불순물 주입 공정 이후에 제거될 수 있다.
도 16a 및 도 16b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 N영역을 덮는 제 2 도핑 방지막(118b)을 형성하고, P영역에 형성된 제 2 액티브 핀들(110b)의 노출된 측면들로 불순물을 도핑 하는 것을 포함할 수 있다.
상기 제 2 액티브 핀들(110b)의 노출된 측면들은 상기 제 2 액티브 핀들(110b)의 연장부들(EGP1)의 측면들이고, 앞서 언급한 오목한 형상인 측면들이다.
상기 불순물 주입 공정은 플라즈마 이온 주입 공정을 포함할 수 있다. 플라즈마 이온 주입은 삼차원 도핑이 가능하여 트랜치(108)의 내벽 즉, 제 2 액티브 핀들(110b)의 측면들과 트랜치의 바닥 면들로 불순물들이 주입될 수 있다.
주입된 불순물은 제 2 액티브 핀들(110b)의 연장부들(EGP1)과, 트랜치들(108)의 바닥 면에서 일정 깊이까지 고농도로 분포할 수 있다. 상기 스페이서(112a)에 의해 도핑 영역이 제한되어, 상기 주입된 불순물은 상기 스페이서(112a)가 형성되지 않은 제 2 액티브 핀들(110b)의 연장부들(EGP1)에 고농도로 분포할 수 있다.
상기 제 2 도핑 방지막(118b)은 포토레지스트를 포함할 수 있다.
상기 P영역에 주입된 불순물은 n형 불순물 이고, n형 불순물은 5가의 인(P, phosphorus), 비소(As, arsenic), 안티몬(Sb, antimony)을 포함할 수 있다.
상기 불순물 주입 공정 이후에, 상기 제 2 도핑 방지막(118b)이 제거될 수 있다.
도 17a 및 도 17b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 불순물 주입 공정이 완료된 기판(102)에 어닐링 공정을 수행하는 것을 포함할 수 있다. 또한, 상기 도16a 및 도 16b에 도시된 스페이서(112a)에 산화 공정을 수행하는 것을 더 포함할 수 있다.
실리콘 기판(102)에 불순물이 주입되는 과정에서 발생하는 실리콘 격자 손상(damage)은 상기 어닐링 공정에 의해 회복될 수 있다. 이때, 불순물은 스페이서(112a)로 덮여있는 액티브 핀들(110a, 110b)의 상부 영역으로도 확산될 수 있으나, 어닐링 온도를 조절하여 확산 영역을 조절할 수 있다. 어닐링 공정은 400℃~1000℃도의 범위 내에서 공정 조건에 따라 선택하여 수행될 수 있다.
상기 산화 공정을 통해 질화막인 상기 스페이서(112a)는 스페이서 산화막(112aa)이 될 수 있다. 상기 산화 공정이 수행되는 동안, 상기 제 1 액티브 핀들(110a)및 제 2 액티브 핀들(110b)의 노출된 측면도 산화되어 트랜치 산화막(122)이 형성될 수 있다. 상기 트랜치 산화막(122)은 상기 제 1 액티브 핀들(110a) 및 제 2 액티브 핀들(110b)의 측면으로부터 측면의 내부와 측면의 외부로 확장될 수 있다.
상기 스페이서 산화막(112aa)과 트랜치 산화막(122)은 실리콘 산화막을 포함할 수 있다. 상기 산화 공정은 열산화 공정을 포함할 수 있다.
이후의 공정에 대한 설명은 도 11a 내지 도 13a와, 도 11b 내지 도 13b를 참조하여 설명한 공정과 동일하므로 생략한다.
이상, 전술한 공정을 포함하여 본 발명의 일 실시예에 따른 반도체 소자를 제작할 수 있다. 전술한 공정 중, 불순물이 주입되는 액티브 핀들(110a, 110b)의 연장부의 폭을 줄임으로써 짧은 시간에 고농도의 불순물을 주입할 수 있다.
도 18a 내지 도 26a는 도 1의 Ⅰ- I', Ⅱ-Ⅱ'를 따라 절단하고, 도18b 내지 26b는 도 1의 Ⅲ-Ⅲ'를 따라 절단하여, 본 발명의 일 실시예에 따른 공정 순서에 따라 도시한 공정 단면도들이다.
이하, 설명하는 공정들은 불순물 주입막을 이용하여 액티브 핀들에 불순물을 주입하는 공정들을 포함한다. 트랜치(108)를 형성하는 공정 까지는 앞서 설명한 도 3a 내지 도 7a, 도 3b 내지 도 7b의 공정들과, 이러한 공정들에 의해 형성된 구성들이 동일하므로 설명을 생략한다.
도 18a 및 도 18b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 기판(102)의 전면에 제 1 불순물 주입막(114a) 및 제 1 확산 방지막(116a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 N영역에 상기 제 1 확산 방지막을 덮는 제 1 식각 방지막(120a)을 형성하는 것을 더 포함할 수 있다.
상세히는, 상기 제 1 불순물 주입막(114a)은 제 1 액티브 핀들(110a), 제 2 액티브 핀들(110b), 스페이서들(112a) 및 트랜치들(108)의 노출된 표면을 덮을 수 있다. 상기 제 1 확산 방지막(116a)은 상기 제 1 불순물 주입막(114a)의 표면을 덮을 수 있다.
상기 제 1 불순물 주입막(114a)은 상기 제 1 액티브핀들(110a)에 주입되는 불순물들을 포함하는 막이다. 상기 제 1 확산 방지막(116a)은 상기 식각 방지막(120a)을 형성하는 공정 동안, 상기 제 1 불순물 주입막(114a)을 보호하고, 상기 제 1 불순물 주입막(114a)의 불순물이 외부로 확산되는 것을 방지한다.
상기 제 1 불순물 주입막(114a)은 보론(Boron)을 포함한 산화막인 BSG(Boron Silicate Glass 또는 Borosilicate glass)막을 포함할 수 있다. 상기 제 1 확산 방지막(116a)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 식각 방지막(120a)은 포토레지스트막을 포함할 수 있다.
상기 제 1 불순물 주입막(114a)을 형성하는 것은 ALD 공정을 포함할 수 있고, 상기 제 1 확산 방지막(116a)을 형성하 것은 인 시튜(in situ) 산화 공정을 포함할 수 있다.
도 19a 및 도 19b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 도 18a와 도 18b에 도시된 P영역의 제 1 불순물 주입막(114a)과 제 1 확산 방지막(116a)을 제거하는 것을 포함할 수 있다.
P영역은 제 2 액티브 핀들(110b)의 연장부들(EGP2)과 트랜치들(108)및 질화막 패턴들(104a)의 상면들이 노출될 수 있다. 도 18a 및 도 18b에 도시된 제 2 하드 마스크 패턴들(106b)의 산화막 패턴들(104b)은 상기 제 1 불순물 주입막(114a)및 제 1 확산 방지막(116a)과 함께 제거될 수 있다.
N영역의 상기 제 1 식각 방지막(120a)의 하부에는 제 1 불순물 주입막 패턴(114aa)과 제 1 확산방지막 패턴(116aa)이 존재할 수 있다.
도 20a 및 도 20b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 제 1 액티브 핀들(110a)들의 연장부들(EGP2)에 불순물을 주입하는 것을 포함할 수 있다.
불순물 주입 공정은 상기 제 1 불순물 주입막 패턴(114aa)에 포함된 보론(Boron)이 상기 제 1 액티브 핀들(110a)들의 연장부들(EGP2)과 트랜치들(108)의 바닥면으로 확산되는 것을 포함할 수 있다. 이때, 기판(102)에는 600℃~1000℃ 사이의 고온의 열을 가해준다. 기판(102)에 가해진 고온의 열에 의해 상기 제 1 불순물 주입막 패턴(114aa)에 포함된 보론(B)이 상기 제 1 액티브 핀들(110a)의 내부 및 트랜치들(108)의 바닥 아래로 일정 깊이까지 확산될 수 있다.
상기 스페이서(112a)에 의해 도핑 영역이 제한되어, 상기 주입된 불순물은 상기 스페이서(112a)가 형성되지 않은 제 1 액티브 핀들(110a)의 연장부들(EGP2)에 고농도로 분포할 수 있다. 이때, 주입된 불순물의 농도는 1017~1020 /㎤의 범위 내에 포함될 수 있다.
도 21a 및 도 21b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 도 20a 및 도 20b에 도시된 제 1 불순물 주입막 패턴(114aa)과, 제 1 확산 방지막 패턴(116aa)을 제거하는 것을 포함할 수 있다.
이때, N영역의 제 1 하드 마스크들(106a)의 산화막 패턴들(104b)이 제거되어 하부의 질화막 패턴들(104a)이 노출될 수 있다.
따라서, N영역과 P영역 모두 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)의 상면을 덮는 질화막 패턴들(104a)이 노출될 수 있다. 그리고, 상기 제 1 액티브 핀들(110a)의 연장부들(EGP2)에는 고농도의 불순물(도트 표시)이 주입된 상태이다.
도 22a 및 도 22b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)을 포함하는 기판(102)의 전면에 제 2 불순물 주입막(114b)과, 제 2 확산 방지막(116b)을 형성하는 것을 포함할 수 있다. 또한, 상기 P 영역을 덮는 제 2 식각 방지막(120b)을 형성하는 것을 더 포함할 수 있다.
상기 제 2 불순물 주입막(114b)은 제 2 액티브 핀들(110b), 스페이서들(112a) 및 트랜치들(108)의 노출된 표면을 따라 컨포멀하게 형성될 수 있다. 상기 제 2 확산 방지막(116b)은 상기 제 2 불순물 주입막(114b)의 상면에 형성될 수 있다.
상기 제 2 불순물 주입막(114b)은 인(Phosphorous)을 포함한 산화막인 PSG(Phosphorous Silicate Glass 또는 Phosphosilicate glass)막을 포함할 수 있다. 상기 제 2 확산 방지막(116b)은 실리콘 산화막을 포함할 수 있다. 상기 제 2 식각 방지막(120b)은 포토레지스트막을 포함할 수 있다.
상기 제 2 불순물 주입막(114b)을 형성하는 것은 ALD 공정을 포함할 수 있고, 상기 제 2 확산 방지막(116b)을 형성하 것은 인 시튜(in situ) 산화 공정을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 도 22a와 도 22b에 도시된 N영역의 제 2 불순물 주입막(114b)과 제 2 확산 방지막(116b)을 제거하는 것을 포함할 수 있다.
N 영역은 스페이서(112a), 제 1 액티브 핀들(110a)의 연장부(EGP2), 질화막 패턴들(104a)의 상면 및 트랜치들(108)의 바닥 면들이 노출될 수 있다. P영역의 상기 제 2 식각 방지막(120b) 하부에는 제 2 불순물 주입막 패턴(114ba)과 제 2 확산 방지막 패턴(116ba)이 형성될 수 있다.
도 24a 및 도 24b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 제 2 액티브 핀들(110b)의 연장부들(EGP2)에 불순물을 주입하는 것을 포함할 수 있다.
불순물 주입 공정은 상기 제 2 불순물 주입막 패턴(114ba)에 포함된 인(Phosphorus)이 상기 제 2 액티브 핀들(110b)의 연장부들(EGP2)과 트랜치들(108)의 바닥 면으로 확산되는 것을 포함할 수 있다. 이때, 기판(102)에는 600℃~1000℃ 사이의 고온의 열을 가해준다. 기판(102)에 가해진 고온의 열에 의해 상기 제 2 불순물 주입막 패턴(114ba)에 포함된 인(P)이 상기 제 2 액티브 핀들(110b)의 내부 및 트랜치들(108)의 바닥 아래로 일정 깊이까지 확산될 수 있다.
상기 스페이서(112a)에 의해 도핑 영역이 제한되어, 상기 주입된 불순물은 상기 스페이서(112a)가 형성되지 않은 제 2 액티브 핀들(110b)의 연장부들(EGP2)에 고농도로 분포할 수 있다. 이때, 주입된 불순물의 농도는 1017~1020 /㎤의 범위 내에 포함될 수 있다.
도 25a 및 도 25b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 도 24a 및 도 24b에 도시된 제 2 불순물 주입막 패턴(114ba)과, 제 2 확산 방지막 패턴(116ba)을 제거하는 것을 포함할 수 있다.
P영역에 형성된 제 1 하드 마스크들(106a)의 산화막 패턴들(104b)이 제거되어 하부의 질화막 패턴들(104a)이 노출될 수 있다.
따라서, N영역과 P영역 모두 제 1 액티브 핀들(110a)과 제 2 액티브 핀들(110b)의 상면을 덮는 질화막 패턴들(104a)이 노출될 수 있다. 그리고, 상기 제 2 액티브 핀들(110b)의 연장부들(EGP2)에는 고농도의 불순물이 주입된 상태이다.
도 26a 및 도 26b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 상기 불순물 주입 공정이 완료된 기판(102)에 어닐링 공정을 수행하는 것을 포함할 수 있다. 또한, 상기 스페이서(112a)에 산화 공정을 수행하는 것을 더 포함할 수 있다. 실리콘 기판(102)에 불순물이 주입되는 과정에서 발생하는 실리콘 격자 손상(damage)은 상기 어닐링 공정에 의해 회복될 수 있다. 이때, 불순물은 스페이서(112a)가 형성된 영역으로도 확산될 수 있으나, 어닐링 온도를 조절하여 확산 영역을 조절할 수 있다. 상기 어닐링 공정은 400℃~1000℃도의 범위 내에서 공정 조건에 따라 선택하여 수행될 수 있다.
상기 산화 공정을 통해 질화막인 상기 스페이서(112a)는 스페이서 산화막(112aa)이 될 수 있다. 상기 산화 공정이 수행되는 동안, 상기 제 1 액티브 핀들(110a)및 제 2 액티브 핀들(110b)의 노출된 측면도 산화되어 트랜치 산화막(122)이 형성될 수 있다. 상기 트랜치 산화막(122)은 상기 제 1 액티브 핀들(110a) 및 상기 제 2 액티브 핀들(110b)의 측면으로부터 측면의 내부와 측면의 외부로 확장될 수 있다. 상기 스페이서 산화막(112aa)과 상기 트랜치 산화막(122)은 실리콘 산화막을 포함할 수 있다. 상기 산화 공정은 열 산화 공정을 포함할 수 있다.
이상, 전술한 공정을 포함하여 본 발명의 일 실시예에 따른 반도체 소자를 제작할 수 있다. 전술한 펀치 쓰루 정지 이온 주입 공정은 열에 의해 이온이 주입되는 열 확산 공정을 포함한다. 열 확산 공정은 이온이 주입되는 동안 액티브 핀들의 표면 및 내부에서 발생하는 결함이 최소화 될 수 있다.
이후의 공정에 대한 설명은 도 11a 내지 도 13a와, 도 11b 내지 도 13b를 참조하여 설명한 공정과 동일하므로 생략한다.
도 27은 본 발명의 기술적 사상의 다양한 실시 예들에 의해 제조된 반도체 소자(100)를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 27을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 실장 된 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자(100)를 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장 된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 28은 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100)를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 28을 참조하면, 본 발명의 기술적 사상의 실시 예들에 의해 제조된 반도체 소자(100)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 의해 제조된 반도체 소자(100)은 기능 유닛(640)에 포함될 수 있다.
도 29는 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100)를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 29를 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100)를 포함할 수 있다.
전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자(100) 중 하나를 포함할 수 있다.
마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 30은 본 발명의 기술적 사상의 실시예들에 의해 제조된 반도체 소자를 포함하는 본 발명의 기술적 사상의 일 실시예에에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
모바일 전자 기기(800)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 소자(100) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
102: 기판 106a: 제 1하드 마스크 패턴
106b: 제 2 하드마스크 패턴 108: 트랜치
110a: 제 1 액티브 핀들 110b: 제 2 액티브 핀들
112a: 스페이서 118a: 제 1 도핑 방지막
EGP: 제 1 및 제 2 액티브 핀들의 연장부.

Claims (10)

  1. 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고,
    상기 제 1 영역과 상기 제 2 영역에서 상기 기판의 표면을 리세스함으로써 트랜치들을 형성하고, 상기 트랜치들 사이에서 상기 기판으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 액티브 핀들을 형성하고,
    상기 액티브 핀들의 측면들을 덮는 스페이서들을 형성하고,
    상기 트랜치들의 바닥면들을 리세스 하여, 상기 스페이서들의 하부로 상기 액티브 핀들의 연장부들을 형성하고,
    상기 제 1 영역의 액티브 핀들의 연장부들에 제 1 불순물을 주입하고,
    상기 제 2 영역의 액티브 핀들의 연장부들에 제 2 불순물을 주입하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 트랜치들과 액티브핀 들을 형성하는 것은
    상기 제 1 영역과 제 2 영역에 질화막과 산화막이 순차 적층된 하드 마스크 패턴들을 형성하고,
    상기 하드 마스크 패턴들을 식각 마스크로 사용한 식각 공정을 수행하여, 트랜치들을 형성하고 및 상대적으로 돌출된 액티브 핀들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 스페이서들을 형성하는 것은,
    상기 하드 마스크 패턴들, 액티브 핀들, 및 트랜치들의 바닥면들을 덮는 스페이서 막을 형성하고,
    상기 스페이서 막을 식각하여, 상기 하드 마스크 패턴들의 상면들과, 상기 트랜치들의 바닥면들을 노출하는 것을 포함하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 불순물과 제 2 불순물을 주입하는 것은 플라즈마 이온 주입 공정을 이용하여 불순물을 주입하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 실리콘 질화막을 포함하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 액티브 핀들의 연장부들의 측면들을 오목한 형상으로 식각하는 것을 더 포함하는 반도체 소자의 제조방법.
  7. 제 1 영역과 제 2 영역을 포함하는 기판을 준비하고,
    상기 제 1 영역과 상기 제 2 영역에서 상기 기판의 표면을 리세스함으로써 트랜치들을 형성하고, 상기 트랜치들 사이에서 상기 기판으로부터 상기 기판의 상면에 수직한 방향으로 돌출된 액티브 핀들을 형성하고,
    상기 액티브 핀들의 측면들을 덮는 스페이서들을 형성하고,
    상기 트랜치들의 바닥면들을 리세스 하여, 상기 스페이서들의 하부로 상기 액티브 핀들의 연장부들을 형성하고,
    상기 제 1 영역의 액티브 핀들과 트랜치들을 덮는 제 1 불순물 주입막 패턴과 제 1 확산 방지막 패턴을 적층하고,
    상기 제 1 영역의 액티브 핀들의 연장부들에 제 1 불순물을 주입하고,
    상기 제 2 영역의 액티브 핀들과 트랜치들을 덮는 제 2 불순물 주입막 패턴과 제 2 확산 방지막 패턴을 적층하고,
    상기 제 2 영역의 액티브 핀들의 연장부들에 제 2 불순물을 주입하는 것을 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 불순물 주입막 패턴과 상기 제 1 확산 방지막 패턴을 형성하는 것은
    상기 제 1 영역과 제 2 영역의 전면에 제 1 불순물 주입막을 컨포멀하게 형성하고,
    상기 제 1 불순물 주입막의 상면에 제 1 확산 방지막을 형성하고,
    상기 제 1 영역을 덮는 식각 방지막을 형성하고,
    상기 제 2 영역의 제 1 불순물 주입막과 제 1 확산 방지막을 제거하고,
    상기 식각 방지막의 하부에 제 1 불순물 주입막 패턴과 제 1 확산 방지막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제 1 불순물을 주입하는 것은, 상기 기판에 열을 가하여, 상기 제 1 불순물 주입막 패턴에 포함된 불순물이 상기 액티브 핀의 연장부로 확산되는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제 1 불순물 주입막과 제 2 불순물 주입막은 PSG(Phosphosilicate glass)막과 BSG(Borosilicate glass)중 선택된 막을 포함하고, 상기 제 1 불순물 주입막과 제 2 불순물 주입막은 서로 다른 불순물 막을 포함하는 반도체 소자의 제조방법.
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