JP2011142208A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2011142208A JP2011142208A JP2010001953A JP2010001953A JP2011142208A JP 2011142208 A JP2011142208 A JP 2011142208A JP 2010001953 A JP2010001953 A JP 2010001953A JP 2010001953 A JP2010001953 A JP 2010001953A JP 2011142208 A JP2011142208 A JP 2011142208A
- Authority
- JP
- Japan
- Prior art keywords
- pillar
- semiconductor device
- channel
- substrate
- connecting portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ピラー型MOSトランジスタに関し、チャネルがフローティング状態になることを防止できる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置200は、基板11に立設された、トランジスタ用の第一のピラー1と、前記第一のピラー1に隣接された、前記第一のピラー1のチャネル16と同じ導電型の連結部14と、前記第一のピラー1に連結部14を介して隣接された、前記チャネル16と同じ導電型の、前記第一のピラー1のチャネル16電位制御用の第二のピラー2と、を有し、前記第二のピラー2上面に、電位を与える構造を有することを特徴とする。
【選択図】図10
【解決手段】本発明の半導体装置200は、基板11に立設された、トランジスタ用の第一のピラー1と、前記第一のピラー1に隣接された、前記第一のピラー1のチャネル16と同じ導電型の連結部14と、前記第一のピラー1に連結部14を介して隣接された、前記チャネル16と同じ導電型の、前記第一のピラー1のチャネル16電位制御用の第二のピラー2と、を有し、前記第二のピラー2上面に、電位を与える構造を有することを特徴とする。
【選択図】図10
Description
本発明は、半導体装置および半導体装置の製造方法に関するものである。
近年、トランジスタの小型化によって半導体装置の高集積化・高性能化が達成されている。しかし、トランジスタが小型化するにつれ、その単純な微細化が困難になってきており、その対策として3次元構造のトランジスタの検討がなされている。
このような3次元構造のトランジスタとしては、たとえば、チャネルが基板表面に対して垂直方向に立設された構成のピラー型MOSトランジスタが知られている。そのようなピラー型MOSトランジスタの例としてはたとえば、ピラーの下部と上部に拡散層(第一の不純物拡散層、第二の不純物拡散層)が形成されたものが知られている(特許文献1)。このようなピラー型MOSトランジスタにおいては、拡散層はそれぞれソース・ドレイン拡散層として機能し、また、ピラーの側面はチャネルとして機能する。
このような3次元構造のトランジスタとしては、たとえば、チャネルが基板表面に対して垂直方向に立設された構成のピラー型MOSトランジスタが知られている。そのようなピラー型MOSトランジスタの例としてはたとえば、ピラーの下部と上部に拡散層(第一の不純物拡散層、第二の不純物拡散層)が形成されたものが知られている(特許文献1)。このようなピラー型MOSトランジスタにおいては、拡散層はそれぞれソース・ドレイン拡散層として機能し、また、ピラーの側面はチャネルとして機能する。
しかし、このような構造のピラー型MOSトランジスタは、その微細化に伴い、ピラー幅(あるいはピラー径)が縮小する。そのため、第一の不純物拡散層の横方向広がりの影響を受けて、第一の不純物拡散層同士が接触しやすくなる。また、第一の不純物拡散層同士が接触することにより、チャネルと基板とが分離しやすくなる。これにより、チャネルの電位を制御することが困難となってしまう。
この結果、従来のピラー型MOSトランジスタにおいては、ゲート電位がOFF状態のままソース・ドレイン拡散層(第一の不純物拡散層または第二の不純物拡散層)に電位が与えられると、各拡散層とチャネルとの間に空乏層が形成されやすくなる。また、その中の発生・再結合中心で電子と正孔が発生しやすい。
たとえば、チャネルがp型でソース・ドレイン拡散層がn型の場合、電子はソース・ドレイン拡散層側に移動し、正孔はチャネルに蓄積される。そのため、チャネルは電位が制御されず、フローティング状態となる。
また、p型のチャネルに正孔が蓄積すると、その正孔量に応じて、しきい値電圧が低下する。これによりピラー型MOSトランジスタのしきい値電圧は不安定な状態となり、安定した動作が行えなくなる。
たとえば、チャネルがp型でソース・ドレイン拡散層がn型の場合、電子はソース・ドレイン拡散層側に移動し、正孔はチャネルに蓄積される。そのため、チャネルは電位が制御されず、フローティング状態となる。
また、p型のチャネルに正孔が蓄積すると、その正孔量に応じて、しきい値電圧が低下する。これによりピラー型MOSトランジスタのしきい値電圧は不安定な状態となり、安定した動作が行えなくなる。
本発明の半導体装置は、チャネルが基板表面に対して垂直方向となるピラー型MOSトランジスタにおいて、前記基板に立設された、トランジスタ用の第一のピラーと、前記第一のピラーに隣接された、前記第一のピラーのチャネルと同じ導電型の連結部と、前記第一のピラーに連結部を介して隣接された、前記チャネルと同じ導電型の、前記第一のピラーのチャネル電位制御用の第二のピラーと、を有し、前記第二のピラー上面に、電位を与える構造を有することを特徴とする。
本発明の半導体装置によれば第一の不純物拡散層同士が接触しても、連結部を介して第二のピラーから第一のピラーに電位を与えることができる。これにより、微細なピラー型MOSトランジスタであっても、第一の不純物拡散層同士の接触による影響を受けずに、第一のピラーのチャネルの電位を安定して制御することができる。また、第二のピラーおよび連結部が第一のピラーのチャネルと同じ導電型で形成されるため、第一のピラーのチャネル部がフローティング状態になることが防がれる。また、これにより、ピラー型MOSトランジスタのしきい値電圧の変動を防ぐことができる。
これらにより、微細で、かつ、信頼性の高いピラー型MOSトランジスタを提供することが可能となる。
これらにより、微細で、かつ、信頼性の高いピラー型MOSトランジスタを提供することが可能となる。
まず、図1〜図10を用いて、第一の実施形態の半導体装置200の構成について詳細に説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
<半導体装置200>
まず、本発明の第一の実施形態であるピラー型MOSトランジスタ100を具備した半導体装置200について説明する。図1は、第一の実施形態のピラー型の半導体装置200の概略構成を示す斜視図である。また、図10に、図1の半導体装置200をA−B線に沿って垂直に切った断面図を示す。
本実施形態の半導体装置200はピラー型MOSトランジスタ100を具備してなり、基板11と、素子分離層10と、ピラー(第一のピラー1、第二のピラー2、第三のピラー3)と、連結部14と、ゲート電極4と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)と、層間絶縁膜101(第一の層間絶縁膜29、第二の層間絶縁膜30、第三の層間絶縁膜32)から概略構成されている。以下、それぞれの構成について図2〜図10を用いてその詳細を説明する。
まず、本発明の第一の実施形態であるピラー型MOSトランジスタ100を具備した半導体装置200について説明する。図1は、第一の実施形態のピラー型の半導体装置200の概略構成を示す斜視図である。また、図10に、図1の半導体装置200をA−B線に沿って垂直に切った断面図を示す。
本実施形態の半導体装置200はピラー型MOSトランジスタ100を具備してなり、基板11と、素子分離層10と、ピラー(第一のピラー1、第二のピラー2、第三のピラー3)と、連結部14と、ゲート電極4と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)と、層間絶縁膜101(第一の層間絶縁膜29、第二の層間絶縁膜30、第三の層間絶縁膜32)から概略構成されている。以下、それぞれの構成について図2〜図10を用いてその詳細を説明する。
(基板11、素子分離層10)
図2に、図1から、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)および層間絶縁膜101を取り除いた構造を示す。
基板11は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。ここでは基板11はたとえばp型不純物が1×1017/cm3の濃度で含有されたp型シリコン基板から構成されている。また、基板11の所定の位置には素子分離層10が構成されている。
図2に、図1から、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)および層間絶縁膜101を取り除いた構造を示す。
基板11は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。ここでは基板11はたとえばp型不純物が1×1017/cm3の濃度で含有されたp型シリコン基板から構成されている。また、基板11の所定の位置には素子分離層10が構成されている。
ここでは、第一のピラー1と第二のピラー2の立設されている領域を活性領域とし、素子分離層10が形成されている領域を素子分離領域とする。この素子分離層10は、基板11に設けられた300nm程度の深さの溝部10aがシリコン酸化膜などの絶縁材料により充填されることにより形成されている。また、素子分離領域は活性領域の周囲を囲む構成となっており、隣接する活性領域同士を絶縁分離している。
また、図2、図3、図4、図10に示すように、基板11の一面側には、トランジスタ用の第一のピラー1、連結部14、第一のピラー1のチャネル16電位制御用の第二のピラー2、絶縁材料からなる第三のピラー3がX方向に沿ってこの順で立設されている。また、第二のピラー2は連結部14を介して第一のピラー1と隣接し、第三のピラー3は第二のピラー2の側面に接する構成となっている。
また、第一のピラー1および第二のピラー2は活性領域に、第三のピラー3は素子分離領域にそれぞれ立設されている。また、活性領域の基板11の表面(一面側)と、第一のピラー1側面と第二のピラー2側面は、2.5nmの厚さのゲート酸化膜28で覆われている。
また、第一のピラー1および第二のピラー2は活性領域に、第三のピラー3は素子分離領域にそれぞれ立設されている。また、活性領域の基板11の表面(一面側)と、第一のピラー1側面と第二のピラー2側面は、2.5nmの厚さのゲート酸化膜28で覆われている。
(第一のピラー1)
第一のピラー1は、たとえばp型シリコンからなり、活性領域の基板11上に立設されている。また、第一のピラー1は、たとえば基板11の表面(一面側)から第一のピラー1上面まで、高さ120nm、幅がX方向65nm、Y方向65nmの大きさで形成されている。
第一のピラー1のチャネル16には、たとえばボロンなどのp型不純物が1×1017/cm3の濃度で導入されている。また、第一のピラー1の周囲の基板11の一面側、および第一のピラー1上面には、たとえば砒素などのn型不純物が導入されており、それぞれ第一の不純物拡散層12および第二の不純物拡散層5が形成されている。これら第一の不純物拡散層12および第二の不純物拡散層5は、それぞれソース拡散層又はドレイン拡散層として機能する。
以上の構成により、第一のピラー1のチャネル16は、ピラー型MOSトランジスタ100のチャネルとして機能する。
第一のピラー1は、たとえばp型シリコンからなり、活性領域の基板11上に立設されている。また、第一のピラー1は、たとえば基板11の表面(一面側)から第一のピラー1上面まで、高さ120nm、幅がX方向65nm、Y方向65nmの大きさで形成されている。
第一のピラー1のチャネル16には、たとえばボロンなどのp型不純物が1×1017/cm3の濃度で導入されている。また、第一のピラー1の周囲の基板11の一面側、および第一のピラー1上面には、たとえば砒素などのn型不純物が導入されており、それぞれ第一の不純物拡散層12および第二の不純物拡散層5が形成されている。これら第一の不純物拡散層12および第二の不純物拡散層5は、それぞれソース拡散層又はドレイン拡散層として機能する。
以上の構成により、第一のピラー1のチャネル16は、ピラー型MOSトランジスタ100のチャネルとして機能する。
(連結部14)
連結部14は、たとえばp型シリコンからなり、第一のピラー1および後述する第二のピラー2の間に形成されている。連結部14は、基板11の一面側から突出した構成となっており、その上面は基板11の一面側よりも高い位置となる。ここでは、連結部14はたとえば、基板11の表面(一面側)から第一のピラー1上面まで高さ55nm、幅がX方向65nm、Y方向25nmの大きさで形成されている。
連結部14は、たとえばp型シリコンからなり、第一のピラー1および後述する第二のピラー2の間に形成されている。連結部14は、基板11の一面側から突出した構成となっており、その上面は基板11の一面側よりも高い位置となる。ここでは、連結部14はたとえば、基板11の表面(一面側)から第一のピラー1上面まで高さ55nm、幅がX方向65nm、Y方向25nmの大きさで形成されている。
連結部14には、たとえばボロンなどのp型不純物が第一のピラー1のチャネル16よりも高い濃度で導入されていることが好ましい。また、このp型不純物濃度は1×1018/cm3〜5×1018/cm3の範囲内であることが特に好ましい。
また、第二の不純物拡散層5の第一のピラー1上面からの深さ、および、第一の不純物拡散層12の基板11の一面側からの深さが、それぞれ基板11の一面側から第一のピラー1上面までの高さ(第一のピラー1の高さ)の20%以下である場合、連結部14は第一のピラー1の0.2倍〜0.8倍の範囲内の高さで形成されていることが好ましく、0.4倍〜0.6倍の高さで形成されていることがより好ましい。
ここで、連結部14の高さが第一のピラー1の高さの0.2倍未満であると、半導体領域7と連結部14上面の間隔が広くなりすぎる。そのため、連結部14のp型不純物濃度が十分に高くならず、本発明の効果を十分に得ることができない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると、連結部14上面と第二の不純物拡散層5とが接近しすぎる。それにより、接合電界が強くなり電界加速の接合リーク電流が増加してしまう。
また、第二の不純物拡散層5の第一のピラー1上面からの深さおよび第一の不純物拡散層12の基板11の一面側からの深さが、それぞれ第一のピラー1の高さの20%を超える場合は、連結部14は第一のピラー1の0.4倍〜0.6倍の範囲内の高さで形成されていることが好ましい。
このとき、連結部14の高さが第一のピラー1の高さの0.4倍未満であると、連結部14のp型不純物濃度を十分に高くならず、本発明の効果を十分に得ることができない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると、連結部14上面と第二の不純物拡散層5とが接近しすぎる。
このとき、連結部14の高さが第一のピラー1の高さの0.4倍未満であると、連結部14のp型不純物濃度を十分に高くならず、本発明の効果を十分に得ることができない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると、連結部14上面と第二の不純物拡散層5とが接近しすぎる。
また、この連結部14の高さは、第一の不純物拡散層12および第二の不純物拡散層5の深さに応じて適宜、調整することが好ましい。なお、第一のピラー1とチャネル電位制御ピラー2との間隔を狭くするほど、連結部14は高く形成される。
(第二のピラー2)
第二のピラー2はたとえばp型シリコンからなり、活性領域の基板11上に立設されている。また、その側面は連結部14と接し、連結部14を介して第一のピラー1と隣接する構成となっている。また、第二のピラー2は、たとえば基板11の表面(一面側)から第二のピラー2上面まで、高さ120nm、幅がX方向65nm、Y方向65nmの大きさで形成されている。
また、第二のピラー2には、たとえばボロンなどのp型不純物が第一のピラー1のチャネル16よりも高い濃度で導入されていることが好ましい。この濃度は第二のピラー2上面(半導体領域7)が特に高くなる。また、第二のピラー2上面(半導体領域7)の濃度は1×1019/cm3程度の濃度となっていることが好ましい。また、第二のピラー2側面のうち、後述する第三のピラー3との接触面側のドーパント濃度は、第一のピラー1のチャネル16のドーパント濃度より高いことが好ましい。
第二のピラー2はたとえばp型シリコンからなり、活性領域の基板11上に立設されている。また、その側面は連結部14と接し、連結部14を介して第一のピラー1と隣接する構成となっている。また、第二のピラー2は、たとえば基板11の表面(一面側)から第二のピラー2上面まで、高さ120nm、幅がX方向65nm、Y方向65nmの大きさで形成されている。
また、第二のピラー2には、たとえばボロンなどのp型不純物が第一のピラー1のチャネル16よりも高い濃度で導入されていることが好ましい。この濃度は第二のピラー2上面(半導体領域7)が特に高くなる。また、第二のピラー2上面(半導体領域7)の濃度は1×1019/cm3程度の濃度となっていることが好ましい。また、第二のピラー2側面のうち、後述する第三のピラー3との接触面側のドーパント濃度は、第一のピラー1のチャネル16のドーパント濃度より高いことが好ましい。
また、第二のピラー2はその上面において、後述する第二のコンタクトプラグ8に接続されている。そのため、第二のピラー2上面より、第二のコンタクトプラグ8を通じて第一のピラー1に対して電位を与えることができる構成となっている。
(第三のピラー3)
シリコン酸化膜などの絶縁材料からなる第三のピラー3は、素子分離層10上に立設されるとともに、その側面は第二のピラー2の側面と接している。また、第三のピラー3は、たとえば高さ100nm、幅がX方向85nm、Y方向65nmの大きさで形成されている。また、図10に示すように、その上面には、第三のピラー3の上面を覆うような構成の、シリコン窒化膜からなる高さ150nm程度の第二の加工マスク23が形成されている。
また、第三のピラー3は、第一のピラー1と連結部14と第二のピラー2とともに、同一のゲート電極4によりその側面が覆われた構成となっている。
シリコン酸化膜などの絶縁材料からなる第三のピラー3は、素子分離層10上に立設されるとともに、その側面は第二のピラー2の側面と接している。また、第三のピラー3は、たとえば高さ100nm、幅がX方向85nm、Y方向65nmの大きさで形成されている。また、図10に示すように、その上面には、第三のピラー3の上面を覆うような構成の、シリコン窒化膜からなる高さ150nm程度の第二の加工マスク23が形成されている。
また、第三のピラー3は、第一のピラー1と連結部14と第二のピラー2とともに、同一のゲート電極4によりその側面が覆われた構成となっている。
(ゲート電極4)
ゲート電極4は窒化チタン膜およびタングステン膜からなり、図示しないゲート絶縁膜を介して第一のピラー1側面と第二のピラー2側面と連結部14側面と第三のピラー3側面を覆うサイドウオール状の構成となっている。
ここで、第二のピラー2とゲート電極4との間、および、連結部14とゲート電極4との間に形成される図示しないゲート絶縁膜は、第一のピラー1とゲート電極4との間に形成されるゲート絶縁膜よりも厚く形成されていることが好ましい。そのような構成とすることにより、第二のピラー2および連結部14の反転や空乏化をより効果的に防ぐことができるためである。
ゲート電極4は窒化チタン膜およびタングステン膜からなり、図示しないゲート絶縁膜を介して第一のピラー1側面と第二のピラー2側面と連結部14側面と第三のピラー3側面を覆うサイドウオール状の構成となっている。
ここで、第二のピラー2とゲート電極4との間、および、連結部14とゲート電極4との間に形成される図示しないゲート絶縁膜は、第一のピラー1とゲート電極4との間に形成されるゲート絶縁膜よりも厚く形成されていることが好ましい。そのような構成とすることにより、第二のピラー2および連結部14の反転や空乏化をより効果的に防ぐことができるためである。
また、ゲート電極4の上面から第三のピラー3上面にかけては、後述する第三のコンタクトプラグ9が形成されている。これにより、ゲート電極4は第三のコンタクトプラグ9から電位を与えられる構成となっている。
(層間絶縁膜101)
層間絶縁膜101は、たとえばシリコン酸化膜からなる第一の層間絶縁膜29と第二の層間絶縁膜30と第三の層間絶縁膜32がこの順で積層した構成となっている。また、層間絶縁膜101は基板11と素子分離層10と第二の加工マスク23およびゲート電極4の一面側を覆う構成となっている。
層間絶縁膜101は、たとえばシリコン酸化膜からなる第一の層間絶縁膜29と第二の層間絶縁膜30と第三の層間絶縁膜32がこの順で積層した構成となっている。また、層間絶縁膜101は基板11と素子分離層10と第二の加工マスク23およびゲート電極4の一面側を覆う構成となっている。
(コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13))
図5に、図1および図10に対応するピラー(第一のピラー1と第二のピラー2と第三のピラー3)と、ゲート電極4と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)の平面的なレイアウトを示す。
図1、図10に示すように、第一のコンタクトホール6aと第二のコンタクトホール8aと第三のコンタクトホール9aと第四のコンタクトホール13aは層間絶縁膜101を貫通する構成となっている。また、第一のコンタクトホール6aは第二の不純物拡散層5(第一のピラー1上面)を、第二のコンタクトホール8aは半導体領域7(第二のピラー2上面)を、第三のコンタクトホール9aは第三のピラー3上面およびゲート電極4上面を、第四のコンタクトホール13aは第一の不純物拡散層12をそれぞれ露出する構成となっている。
図5に、図1および図10に対応するピラー(第一のピラー1と第二のピラー2と第三のピラー3)と、ゲート電極4と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)の平面的なレイアウトを示す。
図1、図10に示すように、第一のコンタクトホール6aと第二のコンタクトホール8aと第三のコンタクトホール9aと第四のコンタクトホール13aは層間絶縁膜101を貫通する構成となっている。また、第一のコンタクトホール6aは第二の不純物拡散層5(第一のピラー1上面)を、第二のコンタクトホール8aは半導体領域7(第二のピラー2上面)を、第三のコンタクトホール9aは第三のピラー3上面およびゲート電極4上面を、第四のコンタクトホール13aは第一の不純物拡散層12をそれぞれ露出する構成となっている。
また、それぞれのコンタクトホール(第一のコンタクトホール6a、第二のコンタクトホール8a、第三のコンタクトホール9a、第四のコンタクトホール13a)には電極材料が埋め込まれており、それぞれコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)が構成されている。また、このうち第一のコンタクトプラグ6と第二のコンタクトプラグ8の側面は、厚さ7nmのシリコン窒化膜からなるサイドウオール構造の絶縁膜31で覆われている。
これにより、第一のコンタクトプラグ6は第二の不純物拡散層5に、第二のコンタクトプラグ8は半導体領域7に、第三のコンタクトプラグ9は第三のピラー3およびゲート電極4に、第四のコンタクトプラグ13は第一の不純物拡散層12に、それぞれ接続する構成となっている。
これにより、第一のコンタクトプラグ6は第二の不純物拡散層5に、第二のコンタクトプラグ8は半導体領域7に、第三のコンタクトプラグ9は第三のピラー3およびゲート電極4に、第四のコンタクトプラグ13は第一の不純物拡散層12に、それぞれ接続する構成となっている。
図5は、図1の半導体装置200の平面構造を示す模式図である。X方向から順に、図示しない第一の不純物拡散層12上には第四のコンタクトプラグ13が、第一のピラー1の上面(第二の不純物拡散層5)には第一のコンタクトプラグ6が、第二のピラー2上面には第二のコンタクトプラグ8が、第三のピラー3上面からゲート電極4にかけては第三のコンタクトプラグ9が、それぞれ形成されている。また、第一のピラー1と第二のピラー2との間には、連結部14が配置される。これにより、第二のコンタクトプラグ8は第二のピラー2に電位を与える構造となっている。
図6は、第一のピラー1と第二のピラー2と第三のピラー3がそれぞれ二本ずつ形成された半導体装置200の平面構造を示す模式図である。ここでは、第一のピラー1と第二のピラー2と第三のピラー3はそれぞれ一本ずつ、同一のゲート電極4によってその側面が覆われた構成となっている。また、第一のピラー1と第二のピラー2との間にはそれぞれ連結部14が形成される。このように、第一のピラー1、第二のピラー2、第三のピラー3がそれぞれ複数形成される場合も、第一のピラー1、第二のピラー2、第三のピラー3はそれぞれ一本ずつ、同一のゲート電極4によってその側面を覆われた構成となる。また、第一のピラー1と第二のピラー2と第三のピラー3が一本あるいは複数本である場合も図5と同様に、第一のピラー1と第二のピラー2との間に連結部14が配置される。
図7は、第一のピラー1と第二のピラー2と第三のピラー3がそれぞれ二本ずつ形成された半導体装置200の平面構造を示す模式図である。ここでは、第一のピラー1と第二のピラー2と第三のピラー3は、全て同一のゲート電極4によってその側面を覆われた構成となっている。このように、複数の第一のピラー1、複数の第二のピラー2、複数の第三のピラー3が同一のゲート電極4を共有する構成としてもかまわない。
図8に、いわゆる並列接続のピラーMOSトランジスタ100の配線レイアウトを示す。ここでは、第一のピラー1と第二のピラー2と第三のピラー3がそれぞれ二本ずつ形成され、同一のゲート電極4が全てのピラーにおいて共有された構成となっている。
図8に示すように、第一のコンタクトプラグ6には第一の配線51(第二の不純物拡散層用配線)が、第四のコンタクトプラグ13には第四の配線121(第一の不純物拡散層用配線)がそれぞれ接続されている。また、第二のコンタクトプラグ8には第二の配線81(チャネル電位制御用配線)が、第三のコンタクトプラグ9には第三の配線91(ゲート電極用配線)がそれぞれ接続されている。
これにより、各コンタクトプラグ(第一のコンタクトプラグ6同士、第二のコンタクトプラグ8同士、第三のコンタクトプラグ9同士、第四のコンタクトプラグ13同士)は配線(第一の配線51、第二の配線81、第三の配線91、第四の配線121)によって、それぞれ並列に接続された構成となる。
図8に示すように、第一のコンタクトプラグ6には第一の配線51(第二の不純物拡散層用配線)が、第四のコンタクトプラグ13には第四の配線121(第一の不純物拡散層用配線)がそれぞれ接続されている。また、第二のコンタクトプラグ8には第二の配線81(チャネル電位制御用配線)が、第三のコンタクトプラグ9には第三の配線91(ゲート電極用配線)がそれぞれ接続されている。
これにより、各コンタクトプラグ(第一のコンタクトプラグ6同士、第二のコンタクトプラグ8同士、第三のコンタクトプラグ9同士、第四のコンタクトプラグ13同士)は配線(第一の配線51、第二の配線81、第三の配線91、第四の配線121)によって、それぞれ並列に接続された構成となる。
図9に、いわゆる直列接続のピラーMOSトランジスタ100の配線レイアウトを示す。ここでは、第四のコンタクトプラグ13は形成されず、また、第一のコンタクトプラグ6はそれぞれ別の配線(ソース配線61、ドレイン配線62)に接続されている。これにより、図9の第二の不純物拡散層5はそれぞれ独立したソース・ドレイン拡散層として機能する。また、第二のコンタクトプラグ8は第二の配線81に接続され、第三のコンタクトプラグ9は第三の配線91に接続される。
本実施形態の半導体装置200は、基板11上に、第一のピラー1(ピラー型MOSトランジスタ100用ピラー)に、第二のピラー2(チャネル16の電位制御用のピラー)が連結部14を介して形成されている。また、第二のピラー2はその上面において、後述する第二のコンタクトプラグ8に接続されているため、第一のピラー1に対し、第二のコンタクトプラグ8を通じて電位を与えることができる。
そのため、第一の不純物拡散層12同士が接触しても、連結部14を介して第二のピラー2から第一のピラー1に電位を与えることが可能となる。
そのため、第一の不純物拡散層12同士が接触しても、連結部14を介して第二のピラー2から第一のピラー1に電位を与えることが可能となる。
また、第二のピラー2および連結部14は、第一のピラー1のチャネル16と同じ導電型のドーパントが、第一のピラー1のチャネル16とよりも高い濃度で含有されている。そのため、半導体装置200がON状態になった際の第二のピラー2および連結部14での反転層形成を防ぐことができる。また、第二の不純物拡散層5あるいは第一の不純物拡散層12から第二のピラー2側への電流が防がれるとともに、第一のピラー1のチャネル16がフローティング状態になることを防ぐことができる。これらにより、ピラー型MOSトランジスタ100のしきい値電圧の変動を防ぐことができる。
また、第三のピラー3は、その側面が第二のピラー2の側面と接し、かつ、第一のピラー1と連結部14と第二のピラー2とともに、同一のゲート電極4によりその側面が覆われた構成となる。そのため、ゲート電極4上面に第三のコンタクトプラグ9を接続させても、第三のコンタクトプラグ9はゲート電極4上面と第三のピラー3上面に接続する構成となる。これにより、第三のコンタクトプラグ9が第二のピラー2に接触することを防ぐことができる。また、第三のピラー3を素子分離領域上に形成することにより、半導体装置200の小型化を実現することが可能となる。
以上により、微細なピラー型MOSトランジスタ100であっても、第一の不純物拡散層12同士の接触による影響を受けずに、第一のピラー1のチャネル16の電位を安定して制御することができる。
これらにより、微細で、かつ、信頼性の高い半導体装置200を提供することが可能となる。これにより、半導体装置200のサブスレッショルド特性を向上させ、さらにオン電流を増加することができる。
これらにより、微細で、かつ、信頼性の高い半導体装置200を提供することが可能となる。これにより、半導体装置200のサブスレッショルド特性を向上させ、さらにオン電流を増加することができる。
次いで、第一の実施形態である半導体装置200の製造方法について図10〜26を参照して説明する。図10〜26は、第一の実施形態である半導体装置200の製造方法の一例を示す工程図であり、図5〜9の半導体装置200をA−B線に沿って垂直に切った断面図である。
なお、以下の説明において参照する図面は、本実施形態の半導体装置200の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置200の寸法関係とは異なっている。
なお、以下の説明において参照する図面は、本実施形態の半導体装置200の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置200の寸法関係とは異なっている。
本実施形態の半導体装置200の製造方法は、素子分離層10と第一の加工マスク22および第二の加工マスク23を形成する工程と、第三のピラー3を形成する工程と、第一のピラー1と連結部14と第二のピラー2とを同時に形成する工程と、第一の不純物拡散層12を形成する工程と、ゲート電極4を形成する工程と、第二の不純物拡散層5を形成する工程と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)を形成する工程と、から概略構成されている。以下、それぞれについて詳細を説明する。
(素子分離層10、第一の加工マスク22、第二の加工マスク23形成工程)
はじめに、図11に示すように、素子分離層10と第一の加工マスク22および第二の加工マスク23を形成する。
まず、p型不純物濃度が1×1017/cm3のp型シリコンからなる基板11を準備する。次いで、エッチング法などにより、基板11の所定の位置に、たとえば300nmの深さで溝部10aを形成する。次に、溝部10aにシリコン酸化膜などの絶縁材料を充填する。これにより、素子分離層10が形成される。
次に、素子分離層10により区画された領域の基板11にイオン注入を行い、素子分離層10により区画された構成の活性領域を形成する。これにより、基板11の一面側が露出している領域に活性領域が形成され、また、素子分離層10が形成されている領域に素子分離領域が形成される。
はじめに、図11に示すように、素子分離層10と第一の加工マスク22および第二の加工マスク23を形成する。
まず、p型不純物濃度が1×1017/cm3のp型シリコンからなる基板11を準備する。次いで、エッチング法などにより、基板11の所定の位置に、たとえば300nmの深さで溝部10aを形成する。次に、溝部10aにシリコン酸化膜などの絶縁材料を充填する。これにより、素子分離層10が形成される。
次に、素子分離層10により区画された領域の基板11にイオン注入を行い、素子分離層10により区画された構成の活性領域を形成する。これにより、基板11の一面側が露出している領域に活性領域が形成され、また、素子分離層10が形成されている領域に素子分離領域が形成される。
次に、熱酸化法により活性領域の基板11上に、厚さ5nm程度のシリコン酸化膜からなる第一のシリコン酸化膜24を形成する。
次いで、第一のシリコン酸化膜24および素子分離層10を覆うように、膜厚150nm程度のシリコン窒化膜を形成する。次に、前記シリコン窒化膜上に図示しないレジストマスクを形成し、そのレジストマスクをマスクに前記シリコン窒化膜をエッチングする。その後、レジストマスクを除去することにより、シリコン窒化膜からなる高さ150nm程度の第一の加工マスク22および第二の加工マスク23が形成される。
次いで、第一のシリコン酸化膜24および素子分離層10を覆うように、膜厚150nm程度のシリコン窒化膜を形成する。次に、前記シリコン窒化膜上に図示しないレジストマスクを形成し、そのレジストマスクをマスクに前記シリコン窒化膜をエッチングする。その後、レジストマスクを除去することにより、シリコン窒化膜からなる高さ150nm程度の第一の加工マスク22および第二の加工マスク23が形成される。
このとき、これら第一の加工マスク22および第二の加工マスク23は、X方向に沿って並ぶ構成とする。また、第一の加工マスク22の幅は、たとえばX方向50nm、Y方向50nm、第二の加工マスク23の幅はたとえばX方向150nm、Y方向50nmで形成する。また、第一の加工マスク22と第二の加工マスク23の間隔はたとえば40nmとする。また、第二の加工マスク23は、活性領域上から素子分離領域上にかけて重なるように形成する。ここでは第二の加工マスク23はたとえば、活性領域上に50nm、素子分離層10上に100nm、それぞれ重なるように形成される。
(第三のピラー3形成工程)
次いで図12に示すように、第三のピラー3を形成する。まず、第一の加工マスク22および第二の加工マスク23をマスクにして、素子分離層10の絶縁材料の一部および第一のシリコン酸化膜24をエッチングする。このときのエッチング条件は、シリコン(基板11)がエッチングされないものとすることが好ましい。
これにより第一のシリコン酸化膜24の露出した部分はエッチングされ、第一の加工マスク22と第二の加工マスク23下にのみ残留した構成となる。また、素子分離層10の所定の領域の絶縁材料は100nm程度の深さでエッチングされ、100nmの高さの第三のピラー3が形成される。
次いで、図13に示すように、基板11の一面側に残留する第一のシリコン酸化膜24をエッチングする。このエッチングにより、第三のピラー3の露出部と、第一の加工マスク22および第二の加工マスク23下の第一のシリコン酸化膜24は、その露出面から5nm程度後退する。
次いで図12に示すように、第三のピラー3を形成する。まず、第一の加工マスク22および第二の加工マスク23をマスクにして、素子分離層10の絶縁材料の一部および第一のシリコン酸化膜24をエッチングする。このときのエッチング条件は、シリコン(基板11)がエッチングされないものとすることが好ましい。
これにより第一のシリコン酸化膜24の露出した部分はエッチングされ、第一の加工マスク22と第二の加工マスク23下にのみ残留した構成となる。また、素子分離層10の所定の領域の絶縁材料は100nm程度の深さでエッチングされ、100nmの高さの第三のピラー3が形成される。
次いで、図13に示すように、基板11の一面側に残留する第一のシリコン酸化膜24をエッチングする。このエッチングにより、第三のピラー3の露出部と、第一の加工マスク22および第二の加工マスク23下の第一のシリコン酸化膜24は、その露出面から5nm程度後退する。
次に図14に示すように、基板11の一面側と第一の加工マスク22と第二の加工マスク23と第一のシリコン酸化膜24側面と第三のピラー3および素子分離層10上を覆うように、7nmの膜厚のバッファシリコン膜25を形成する。このバッファシリコン膜25は、後述する第一のピラー1と連結部14と第二のピラー2形成工程において、第三のピラー3を保護する効果を有する。
(第一のピラー1と連結部14と第二のピラー2形成工程)
次いで図15に示すように、第一のピラー1と第二のピラー2および連結部14を形成する。まず、第一の加工マスク22と第二の加工マスク23をマスクに用いて、活性領域の基板11を、深さ相当で130nm程度エッチングする。このときのエッチング条件は、シリコン窒化膜(第一の加工マスク22と第二の加工マスク23)およびシリコン酸化膜などの絶縁材料(素子分離層10)がほとんどエッチングされない条件とする。また、このエッチングはたとえば、HBrガスとO2ガスを用いた高真空の条件下で実施する。
次いで図15に示すように、第一のピラー1と第二のピラー2および連結部14を形成する。まず、第一の加工マスク22と第二の加工マスク23をマスクに用いて、活性領域の基板11を、深さ相当で130nm程度エッチングする。このときのエッチング条件は、シリコン窒化膜(第一の加工マスク22と第二の加工マスク23)およびシリコン酸化膜などの絶縁材料(素子分離層10)がほとんどエッチングされない条件とする。また、このエッチングはたとえば、HBrガスとO2ガスを用いた高真空の条件下で実施する。
これにより、基板11は120nmされ、第一の加工マスク22と第二の加工マスク23の間の基板11は65nm程度エッチングされる。また、第一の加工マスク22と第二の加工マスク23上および素子分離層10上のバッファシリコン膜25は除去される。また、第一の加工マスク22および第二の加工マスクの下部側面には、バッファシリコン膜25が残存する。
以上により、活性領域の基板11上に、基板11の一面側からの高さ120nm、幅がX方向65nm、Y方向65nmの第一のピラー1および第二のピラー2が形成される。また、これらと同時に、第一のピラー1および第二のピラー2の間に、高さ55nm、幅がX方向65nm、Y方向25nmの連結部14が形成される。このとき、第一のピラー1と第二のピラー2の間隔は25nmの構成となる。
このとき、連結部14の高さは、第一のピラー1と第二のピラー2との間隔を変えることや、エッチング条件を変えることにより任意の値とすることができる。
たとえば、このエッチングにおいては、第一のピラー1と第二のピラー2の間隔が狭いほどエッチング速度が遅くなるようにその条件を設定することにより、第一の加工マスク22と第二の加工マスク23間のエッチング速度を調整することが可能となる。
たとえば、このエッチングにおいては、第一のピラー1と第二のピラー2の間隔が狭いほどエッチング速度が遅くなるようにその条件を設定することにより、第一の加工マスク22と第二の加工マスク23間のエッチング速度を調整することが可能となる。
本実施形態においては、第一の加工マスク22と第二の加工マスク23の間隔を40nmとすることにより、第一の加工マスク22と第二の加工マスク23の間のエッチング速度を、その他の箇所の基板11のエッチング速度の半分程度とすることができる。また、このエッチング速度は、第一の加工マスク22と第二の加工マスク23の間隔を調整することにより適宜定めることができる。一般的に、第一のピラー1とチャネル電位制御ピラー2との間隔を狭くするほど、連結部14は高く形成される。
また、後述する第二の不純物拡散層5の第一のピラー1上面からの深さおよび第一の不純物拡散層12の基板11の一面側からの深さが、それぞれ第一のピラー1の高さの20%以下である場合、連結部14は第一のピラー1の0.2倍〜0.8倍の範囲内の高さで形成することが好ましく、0.4倍〜0.6倍の範囲内の高さで形成されていることがより好ましい。
このとき、連結部14の高さを第一のピラー1の高さの0.2倍未満とすると、半導体領域7と連結部14上面の間隔が広くなりすぎる。そのため、連結部14のp型不純物濃度を十分に高くすることができず、本発明の効果が十分に得られない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると、連結部14上面と第二の不純物拡散層5とが接近しすぎる。それにより、接合電界が強くなり電界加速の接合リーク電流が増えてしまうため好ましくない。
このとき、連結部14の高さを第一のピラー1の高さの0.2倍未満とすると、半導体領域7と連結部14上面の間隔が広くなりすぎる。そのため、連結部14のp型不純物濃度を十分に高くすることができず、本発明の効果が十分に得られない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると、連結部14上面と第二の不純物拡散層5とが接近しすぎる。それにより、接合電界が強くなり電界加速の接合リーク電流が増えてしまうため好ましくない。
また、第二の不純物拡散層5の第一のピラー1上面からの深さおよび第一の不純物拡散層12の基板11の一面側からの深さが、それぞれ第一のピラー1の高さの20%を超える場合は、連結部14を第一のピラー1の0.4倍〜0.6倍の範囲内の高さで形成することが好ましい。
このとき、連結部14を第一のピラー1の高さの0.4倍未満の高さで形成すると、連結部14のp型不純物濃度を十分に高くすることができない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると連結部14上面と第二の不純物拡散層5とが接近しすぎるため、好ましくない。
このとき、連結部14を第一のピラー1の高さの0.4倍未満の高さで形成すると、連結部14のp型不純物濃度を十分に高くすることができない。また、連結部14の高さが第一のピラー1の高さの0.6倍を超えると連結部14上面と第二の不純物拡散層5とが接近しすぎるため、好ましくない。
次いで図16に示すように第二のシリコン酸化膜26を形成する。まず、熱酸化法により、基板11と第一のピラー1と第二のピラー2と連結部14およびバッファシリコン膜25の露出面を酸化させる。これにより、厚さ10nmのシリコン酸化膜からなる第二のシリコン酸化膜26が形成される。これにより、第一のピラー1と第二のピラー2の間隔は狭まり、15nm程度となる。
次いで図17に示すように、第三のシリコン酸化膜27を形成する。まず、基板11と第一のピラー1と第二のピラー2と連結部14およびバッファシリコン膜25の一面側を覆うように厚さ10nmの図示しない第三のシリコン酸化膜27aを形成する。このとき、この第三のシリコン酸化膜27aは、HF系エッチング液でのエッチング速度が第二のシリコン酸化膜26に比べて10分の1程度となるように条件を設定することが望ましい。また、これにより、第一のピラー1と第二のピラー2間は、第三のシリコン酸化膜27aにより充填された構成となる。
次いでエッチバックを行い、基板11上と第一の加工マスク22上と第二の加工マスク23上および素子分離層10上の第三のシリコン酸化膜27aを除去する。これにより、第一のピラー1と第二のピラー2および第三のピラー3の側面に、第三のシリコン酸化膜27aからなる第三のシリコン酸化膜27が形成される。また、このとき、第一のピラー1と第二のピラー2間の前記シリコン酸化膜は除去されずに残存するため、第一のピラー1と第二のピラー2間は第三のシリコン酸化膜27により充填された構成となる。
(第一の不純物拡散層12形成工程)
その後、図18に示すように、第一のピラー1の周囲の基板11の一面側に砒素イオンの注入を行って、第一の不純物拡散層12を形成する。前記砒素注入は、例えば、15keVのエネルギーで1×1015/cm2だけ行う。その後、900℃で約10秒間熱処理を行うことにより、第一の不純物拡散層12が形成される。
次いで図19に示すように、第三のシリコン酸化膜27をHF系エッチング液で除去する。なお、この第三のシリコン酸化膜27の除去は、上記熱処理前に行っても良い。
その後、図18に示すように、第一のピラー1の周囲の基板11の一面側に砒素イオンの注入を行って、第一の不純物拡散層12を形成する。前記砒素注入は、例えば、15keVのエネルギーで1×1015/cm2だけ行う。その後、900℃で約10秒間熱処理を行うことにより、第一の不純物拡散層12が形成される。
次いで図19に示すように、第三のシリコン酸化膜27をHF系エッチング液で除去する。なお、この第三のシリコン酸化膜27の除去は、上記熱処理前に行っても良い。
次いで図20に示すように第二のシリコン酸化膜26を除去するが、この際、バッファシリコン膜25は2nm程度残存する。その後、半導体装置200の露出面を洗浄することによりバッファシリコン膜25は完全に除去され、露出するシリコン部分は1nm程度エッチングされる。なお、この工程は、後述する熱酸化処理工程の前の処理として、必要なものである。
その後、図21に示すように、通常の熱酸化法により、基板11上と第一の不純物拡散層12と第一のピラー1側面と第二のピラー2側面および連結部14を覆うように、2.5nmの厚さのゲート酸化膜28を形成する。
その後、図21に示すように、通常の熱酸化法により、基板11上と第一の不純物拡散層12と第一のピラー1側面と第二のピラー2側面および連結部14を覆うように、2.5nmの厚さのゲート酸化膜28を形成する。
(ゲート電極4形成工程)
次いで図22に示すように、ゲート電極4を形成する。まず、CVD法により、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面および素子分離層10の一面側を覆うように、図示しない窒化チタン膜をたとえば10nmの厚さで堆積する。
次いで、CVD法により、前記窒化チタン膜を覆うように、図示しないタングステン膜をたとえば20nmの厚さで堆積する。
次いで図22に示すように、ゲート電極4を形成する。まず、CVD法により、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面および素子分離層10の一面側を覆うように、図示しない窒化チタン膜をたとえば10nmの厚さで堆積する。
次いで、CVD法により、前記窒化チタン膜を覆うように、図示しないタングステン膜をたとえば20nmの厚さで堆積する。
次いで、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面のタングステン膜および窒化チタン膜を残し、それ以外の領域のタングステン膜および窒化チタン膜をエッチバックにより除去する。これにより、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面を覆う構成の、窒化チタン膜およびタングステン膜からなる、サイドウオール状のゲート電極4が形成される。
その後、図23に示すように、第一の層間絶縁膜29を形成する。まず、CVD法により、第一の加工マスク22および第二の加工マスク23を覆うように、基板11の一面側にシリコン酸化膜からなる第一の層間絶縁膜29を堆積する。
次いで、CMP法により、第一の加工マスク22および第二の加工マスク23が露出するまで研磨し、第一の層間絶縁膜29表面を平坦化させる。
次いで、CMP法により、第一の加工マスク22および第二の加工マスク23が露出するまで研磨し、第一の層間絶縁膜29表面を平坦化させる。
次いで、第一の加工マスク22と第二の加工マスク23および第一の層間絶縁膜29を覆うように、第二の層間絶縁膜30を形成する。次いで、図24に示すように、第一のピラー1上および第二のピラー2上に位置する第二の層間絶縁膜30をエッチングにより除去する。次いで、この第二の層間絶縁膜30をマスクとしてエッチングを行い、第一のピラー1上の第一の層間絶縁膜29とゲート酸化膜28、第二のピラー2上の第二の加工マスク23とゲート酸化膜28を除去する。これにより、第一のピラー1上面および第二のピラー2上面を露出する構成の第一のコンタクトホール6bおよび第二のコンタクトホール8bが形成される。
(第二の不純物拡散層5形成工程)
次いで図25に示すように、絶縁膜31および第二の不純物拡散層5を形成する。まず、第一のコンタクトホール6bおよび第二のコンタクトホール8bの内側面を覆うように、厚さ7nmのシリコン窒化膜からなるサイドウオール構造の絶縁膜31を形成する。
次いで、図示しないマスクを用いて第一のピラー1の上面にn型不純物として砒素イオンの注入を行う。この砒素注入は、例えば、10keVのエネルギーで1×1015/cm2だけ行う。これにより、第二の不純物拡散層5が形成される。
次いで図25に示すように、絶縁膜31および第二の不純物拡散層5を形成する。まず、第一のコンタクトホール6bおよび第二のコンタクトホール8bの内側面を覆うように、厚さ7nmのシリコン窒化膜からなるサイドウオール構造の絶縁膜31を形成する。
次いで、図示しないマスクを用いて第一のピラー1の上面にn型不純物として砒素イオンの注入を行う。この砒素注入は、例えば、10keVのエネルギーで1×1015/cm2だけ行う。これにより、第二の不純物拡散層5が形成される。
また、第二のピラー2上面には、p型不純物として、たとえばボロンの注入を行う。このボロン注入は、例えば、5keVのエネルギーで1×1014/cm2だけ行う。その後、N2雰囲気中で900℃で約10秒間熱処理を行う。この熱処理においては、砒素イオンはほとんど拡散せずに第一のピラー1上面に留まるが、ボロンイオンは拡散長(最大濃度から半分の濃度に低下する深さに相当)で数10nm程度、第二のピラー2上面から下方向へ拡散する。これにより、第二のピラー2上面に半導体領域7が形成される。
これにより、半導体領域7のボロン濃度は1×1019/cm3程度となり、また、連結部14上部でのボロン濃度は5×1018/cm3程度となる。このボロンイオンの拡散長については、上記熱処理の時間により調整することができる。そのため、必要に応じて適宜その熱処理の時間を調整すればよい。
この熱処理の結果、第一のピラー1のチャネル16でのp型不純物濃度は1×1017/cm3程度となり、連結部14でのp型不純物濃度は1×1018/cm3〜5×1018/cm3程度となる。このように、第一のピラー1と、第二のピラー2との間に連結部14を形成することにより、第二のピラー2および連結部14に、第一のピラー1のチャネル16よりも高い濃度でp型不純物を導入させることができる。
この熱処理の結果、第一のピラー1のチャネル16でのp型不純物濃度は1×1017/cm3程度となり、連結部14でのp型不純物濃度は1×1018/cm3〜5×1018/cm3程度となる。このように、第一のピラー1と、第二のピラー2との間に連結部14を形成することにより、第二のピラー2および連結部14に、第一のピラー1のチャネル16よりも高い濃度でp型不純物を導入させることができる。
このとき、第二の不純物拡散層5や第一のピラー1の上面に導入するドーパントとしてしては、上記のものに限られない。第二のピラー2の上面に導入するドーパントとして、第一の不純物拡散層12および第二の不純物拡散層5に導入するドーパントよりも、熱拡散しやすいものであれば、他のものを用いても良い。
(コンタクトプラグ形成工程)
まず、図26に示すように、第三の層間絶縁膜32と第一のコンタクトホール6aと第二のコンタクトホール8aと第三のコンタクトホール9aおよび第四のコンタクトホール13aを形成する。はじめに、第二の層間絶縁膜30を覆い、かつ、第一のコンタクトホール6bおよび第二のコンタクトホール8b内を充填するように、第三の層間絶縁膜32を形成する。次いでエッチングにより、第一のコンタクトホール6aと、第二のコンタクトホール8aと、第三のコンタクトホール9aと、第四のコンタクトホール13aを形成する。これにより、第一のピラー1上面(第二の不純物拡散層5)と、第二のピラー2上面(半導体領域7)と、第三のピラー3周囲のゲート電極4の上面の一部と、第一の不純物拡散層12の一部が露出される。
まず、図26に示すように、第三の層間絶縁膜32と第一のコンタクトホール6aと第二のコンタクトホール8aと第三のコンタクトホール9aおよび第四のコンタクトホール13aを形成する。はじめに、第二の層間絶縁膜30を覆い、かつ、第一のコンタクトホール6bおよび第二のコンタクトホール8b内を充填するように、第三の層間絶縁膜32を形成する。次いでエッチングにより、第一のコンタクトホール6aと、第二のコンタクトホール8aと、第三のコンタクトホール9aと、第四のコンタクトホール13aを形成する。これにより、第一のピラー1上面(第二の不純物拡散層5)と、第二のピラー2上面(半導体領域7)と、第三のピラー3周囲のゲート電極4の上面の一部と、第一の不純物拡散層12の一部が露出される。
次いで、図10に示すように、第一のコンタクトホール6aと、第二のコンタクトホール8aと、第三のコンタクトホール9aと、第四のコンタクトホール13aをそれぞれ充填するような構成の、第一のコンタクトプラグ6と第二のコンタクトプラグ8と第三のコンタクトプラグ9および第四のコンタクトプラグ13を形成する。その後、それぞれのコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)と接続するような構成で、図示しない配線(第一の配線51、第二の配線81、第三の配線91、第四の配線121)を形成することにより、本実施形態の半導体装置200が製造される。
本実施形態の半導体装置200の製造方法によれば、基板11上に第一のピラー1(ピラー型MOSトランジスタ100用ピラー)と、第一のピラー1に隣接された連結部14と、連結部14を介して第一のピラー1に隣接する第二のピラー2(チャネル16の電位制御用のピラー)を同時に形成することができる。これにより、第一の不純物拡散層12同士が接触した場合であっても、連結部14を介して第二のピラー2から第一のピラー1に電位を与えることが可能となる。
また、第一のピラー1の上面および周囲の基板11に、第一のピラー1のチャネル16と異なる導電型のドーパントを導入するとともに、第二のピラー2上面に、第一のピラー1のチャネル16と同じ導電型のドーパントを導入する。このとき、第二のピラー2の上面に導入するドーパントとしては、第一のピラー1の上面および周囲の基板11に導入するドーパントよりも、熱拡散しやすいものを用いる。そのため、半導体装置200に熱処理を行うことにより、第二のピラー2の上面から第二のピラー2および連結部14にドーパントを拡散させることができる。
これにより、半導体領域7と第一の不純物拡散層12および第二の不純物拡散層5を同時に形成することができる。また、第二のピラー2および連結部14に、第一のピラー1のチャネル16よりも高い濃度で第一のピラー1のチャネル16と同じ導電型のドーパントを導入させることが可能となる。そのため、半導体装置200がON状態になった際の第二のピラー2および連結部14での反転層形成を防ぐことができる。また、第二の不純物拡散層5あるいは第一の不純物拡散層12から第二のピラー2側への電流が防がれるとともに、第一のピラー1のチャネル16がフローティング状態になることを防ぐことができる。これらにより、ピラー型MOSトランジスタ100のしきい値電圧の変動を防ぐことができる。
また、第二の加工マスク23を、活性領域上から素子分離領域上にかけて形成することにより、第三のピラー3を第二のピラー2に隣接するように形成することができる。そのため、ゲート電極4上面に第三のコンタクトプラグ9を接続させても、第三のコンタクトプラグ9はゲート電極4上面と第三のピラー3上面に接続する構成となる。これにより、第三のコンタクトプラグ9が第二のピラー2に接触することを防ぐことが可能となる。これらにより第三のピラー3を素子分離領域上に形成することができる。そのため、半導体装置200の小型化を実現することが可能となる。
以上により、微細なピラー型MOSトランジスタ100であっても、第一の不純物拡散層12同士の接触による影響を受けずに、第一のピラー1のチャネル16の電位を安定して制御することができる。また、本実施形態の製造方法は、従来のピラー型MOSトランジスタとほぼ同じ製造方法であるため、大きな製造工程の変更を伴うことない。そのため、工程の変更に伴うコストを抑えつつ、効果を得ることが可能となる。
次に、第二の実施形態の半導体装置200について、図27を用いてその構成を説明する。第二の実施形態の半導体装置は、図27に示すように、ピラー(第一のピラー1、第二のピラー2、第三のピラー3)が平面視円形状、平面視半円形状もしくは平面視長半円形状で形成され、また、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)が平面視円形状で形成される。
第二の実施形態は、上記構成が異なるだけであり、その他の構成については第一の実施形態と同一である。したがって第一の実施形態の半導体装置200と同一の構成部分については同じ符号を付すると共にその説明を省略する。
第二の実施形態は、上記構成が異なるだけであり、その他の構成については第一の実施形態と同一である。したがって第一の実施形態の半導体装置200と同一の構成部分については同じ符号を付すると共にその説明を省略する。
(第一のピラー1、第二のピラー2、第三のピラー3)
平面視円形状の第一のピラー1は活性領域の基板11上に立設されている。また、平面視半円形状の第二のピラー2は活性領域の基板11上に立設されている。また、平面視長半円形状の第三のピラー3は素子分離層上に立設されている。また、第一のピラー1および第二のピラー2の間には、図示しない連結部14が形成されている。
平面視円形状の第一のピラー1は活性領域の基板11上に立設されている。また、平面視半円形状の第二のピラー2は活性領域の基板11上に立設されている。また、平面視長半円形状の第三のピラー3は素子分離層上に立設されている。また、第一のピラー1および第二のピラー2の間には、図示しない連結部14が形成されている。
(コンタクトプラグ)
平面視円形状のコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)は、それぞれ第一のピラー1の上面(第二の不純物拡散層5)、第二のピラー2の上面(半導体領域7)、第三のピラー3上面およびゲート電極4上面、第一の不純物拡散層12に接続する構成となっている。
平面視円形状のコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)は、それぞれ第一のピラー1の上面(第二の不純物拡散層5)、第二のピラー2の上面(半導体領域7)、第三のピラー3上面およびゲート電極4上面、第一の不純物拡散層12に接続する構成となっている。
図27の半導体装置200においては、平面視円形状の第一のピラー1と、平面視半円形状の第二のピラー2および平面視長半円形状の第三のピラー3が形成されているが、第一のピラー1、第二のピラー2、第三のピラー3の形状はこれに限定されず、その平面視形状は、円や半円形以外の形状とすることができる。また、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)の平面視形状も、ピラー(第一のピラー1、第二のピラー2、第三のピラー3)の形状に合わせて、適宜変更すればよい。
本実施形態の半導体装置200においても、第一の実施形態の半導体装置200と同様に、第二のピラー2および連結部14に、第一のピラー1のチャネル16よりも高い濃度でチャネル16と同じ導電型のドーパントが導入される。そのため、半導体装置200がON状態になった際の、第二のピラー2および連結部14での反転層形成を防ぐことができる。
次に、第二の実施形態の半導体装置200の製造方法を示す。第二の実施形態の半導体装置は、平面視円形状の第一のピラー1と、平面視半円形状の第二のピラー2と、平面視長半円形状の第三のピラー3と、また、平面視円形状のコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)を形成する。
本実施形態の半導体装置200の製造方法は、第一の実施形態と同様に、素子分離層10と第一の加工マスク22および第二の加工マスク23を形成する工程と、第三のピラー3を形成する工程と、第一のピラー1と連結部14と第二のピラー2とを同時に形成する工程と、第一の不純物拡散層12を形成する工程と、ゲート電極4を形成する工程と、第二の不純物拡散層5を形成する工程と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)を形成する工程と、から概略構成されている。
本実施形態においては、素子分離層10と第一の加工マスク22および第二の加工マスク23を形成する工程において、第一の加工マスク22を平面視円形状に形成し、第二の加工マスク23を平面視長円形状に形成する。これらをマスクにエッチングを行うことにより、平面視円形状の第一のピラー1と、平面視半円形状の第二のピラー2、平面視長半円形状の第三のピラー3が形成される。以下、第一の加工マスク22および第二の加工マスク23を形成する工程について説明する。
(素子分離層10、第一の加工マスク22、第二の加工マスク23形成工程)
まず、基板11に素子分離層10と、素子分離層10により区画された構成の活性領域を形成する。
次に、活性領域の基板11上に第一のシリコン酸化膜24を形成する。次いで、第一のシリコン酸化膜24および素子分離層10を覆うように、シリコン窒化膜を形成する。次に、前記シリコン窒化膜上に図示しないレジストマスクを形成する。ここでは、平面視円形状のレジストマスクを活性領域上に形成し、平面視長円形状のレジストマスクを活性領域上から素子分離層上にかけて形成する。
まず、基板11に素子分離層10と、素子分離層10により区画された構成の活性領域を形成する。
次に、活性領域の基板11上に第一のシリコン酸化膜24を形成する。次いで、第一のシリコン酸化膜24および素子分離層10を覆うように、シリコン窒化膜を形成する。次に、前記シリコン窒化膜上に図示しないレジストマスクを形成する。ここでは、平面視円形状のレジストマスクを活性領域上に形成し、平面視長円形状のレジストマスクを活性領域上から素子分離層上にかけて形成する。
次いで、これらのレジストマスクをマスクに前記シリコン窒化膜をエッチングし、平面視円形状の第一の加工マスク22および平面視長円形状の第二の加工マスク23を形成する。これら第一の加工マスク22および第二の加工マスク23は、間隔を空けてX方向に沿って並んだ構成となる。また、第二の加工マスク23は活性領域上から素子分離層10上にわたって構成される。
この後、第一の加工マスク22および第二の加工マスク23をマスクにして順次エッチングを行うことにより、平面視円形状の第一のピラー1と、平面視半円形状の第二のピラー2と、平面視長半円形状の第三のピラー3が形成される。また、このエッチングにより、第一のピラー1と第二のピラー2の間に、図示しない連結部14が形成される。
その後、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面を覆うようにサイドウオール状のゲート電極4を形成する。次いで、平面視円形状のコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)を形成することにより、本実施形態の半導体装置200が製造される。
その後、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面を覆うようにサイドウオール状のゲート電極4を形成する。次いで、平面視円形状のコンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)を形成することにより、本実施形態の半導体装置200が製造される。
図27では平面視円形状の第一のピラー1と、平面視半円形状の第二のピラー2および平面視長半円形状の第三のピラー3を形成するが、第一のピラー1、第二のピラー2、第三のピラー3の形状はこれに限定されず、その平面形状は、円や半円形以外の形状とすることができる。また、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)の平面視形状も、ピラー(第一のピラー1、第二のピラー2、第三のピラー3)の平面視形状に合わせて、適宜変更すればよい。
本実施形態の半導体装置200の製造方法においても、第一の実施形態と同様に、第二のピラー2および連結部14に、第一のピラー1のチャネル16よりも高い濃度でp型不純物を導入させることができるため、半導体装置200がON状態になった際の、第二のピラー2および連結部14での反転層形成を防ぐことができる。
次いで、図28を用いて、第三の実施形態の半導体装置200について説明する。実施形態の半導体装置200は、第一の実施形態と同様に、ピラー型MOSトランジスタ100を具備してなり、基板11と、素子分離層10と、ピラー(第一のピラー1、第二のピラー2、第三のピラー3)と、連結部14と、ゲート電極4と、コンタクトプラグ(第一のコンタクトプラグ6、第二のコンタクトプラグ8、第三のコンタクトプラグ9、第四のコンタクトプラグ13)と、層間絶縁膜101(第一の層間絶縁膜29、第二の層間絶縁膜30、第三の層間絶縁膜32)から概略構成されている。このうち、素子分離層10の溝部10aの側面および底部にp型不純物が導入されている部分が第一の実施形態と異なる。以下、図28を用いて、素子分離層10の構成についてその詳細を説明する。
(素子分離層10)
基板11はたとえば、p型不純物濃度が1×1017/cm3のp型シリコン基板からなり、300nm程度の深さの溝部10aが形成されている。また、この溝部10aの内壁面には高濃度拡散層43が形成されている。ここで、高濃度拡散層43には、ボロンなどのp型不純物が1×1019/cm3程度の濃度で導入されていることが好ましい。また、溝部10aにはシリコン酸化膜などの絶縁材料が充填され、素子分離層10が構成されている。
基板11はたとえば、p型不純物濃度が1×1017/cm3のp型シリコン基板からなり、300nm程度の深さの溝部10aが形成されている。また、この溝部10aの内壁面には高濃度拡散層43が形成されている。ここで、高濃度拡散層43には、ボロンなどのp型不純物が1×1019/cm3程度の濃度で導入されていることが好ましい。また、溝部10aにはシリコン酸化膜などの絶縁材料が充填され、素子分離層10が構成されている。
本実施形態の半導体装置200は、溝部10aの内壁面に、第一のピラー1のチャネル16と同じ導電型のドーパントが、第一のピラー1のチャネル16よりも高い濃度で導入されている。これにより、第二のピラー2のドーパント濃度を高めることが可能となる。そのため、本発明の効果である、第一のピラー1のチャネル16の電位制御をより確実なものとすることができる。
次いで、図28を用いて、第三の実施形態の半導体装置200の製造方法について説明する。実施形態の半導体装置200の製造方法は、第一の実施形態と同様に、素子分離層10と第一の加工マスク22および第二の加工マスク23を形成する工程と、第三のピラー3を形成する工程と、第一のピラー1と連結部14と第二のピラー2とを同時に形成する工程と、第一の不純物拡散層12を形成する工程と、ゲート電極4を形成する工程と、第二の不純物拡散層5を形成する工程と、コンタクトプラグを形成する工程と、から概略構成されている。このうち、素子分離層10を形成する工程において、溝部10aの内壁面にp型不純物を導入する部分が第一の実施形態と異なる。以下、図28を用いて、素子分離層10を形成する工程についてその詳細を説明する。
(素子分離層10形成工程)
まず、p型不純物濃度が1×1017/cm3のp型シリコンからなる基板11を準備する。次いで、活性領域の基板11上に、厚さ5nm程度の第一のシリコン酸化膜24およびシリコン窒化膜からなる第三の加工マスク40を形成する。次いで、第三の加工マスク40をマスクにしてエッチングを行い、基板11に溝部10aをたとえば300nmの深さで形成する。
まず、p型不純物濃度が1×1017/cm3のp型シリコンからなる基板11を準備する。次いで、活性領域の基板11上に、厚さ5nm程度の第一のシリコン酸化膜24およびシリコン窒化膜からなる第三の加工マスク40を形成する。次いで、第三の加工マスク40をマスクにしてエッチングを行い、基板11に溝部10aをたとえば300nmの深さで形成する。
次いで、溝部10aの内壁面の表面に、ボロンなどのp型不純物を導入することにより、高濃度拡散層43を形成する。このときのボロン(p型不純物)の注入エネルギーと注入量は、その後の工程の熱負荷に依存するため、その後の工程での熱処理条件により適宜最適な条件を設定すればよい。ここでは、溝部10aの内壁面表面のp型不純物の濃度を1×1019/cm3程度になるように形成することが好ましい。その後、溝部10aにシリコン酸化膜などの絶縁材料を充填することにより、素子分離層10が形成される。
その後、第一の実施形態と同様の工程を経ることにより、本実施形態の半導体装置200が製造される。
その後、第一の実施形態と同様の工程を経ることにより、本実施形態の半導体装置200が製造される。
本実施形態の半導体装置200は、溝部10aの内壁面に、第一のピラー1のチャネル16と同じ導電型のドーパントを、チャネル16よりも高い濃度で導入することにより、第二のピラー2のドーパント濃度を高めることができる。そのため、本発明の効果である、第一のピラー1のチャネル16の電位制御をより確実なものとすることができる。
以下、本発明を実施例に基づいて具体的に説明する。ただし、本発明はこれらの実施例
にのみ限定されるものではない。
(実施例)
まず、p型不純物濃度が1×1017/cm3のp型シリコンからなる基板11を準備し、エッチングにより、300nmの深さの溝部10aを形成した。次に、溝部10aにシリコン酸化膜を充填して素子分離層10を形成したのちに、基板11にイオン注入を行うことにより、活性領域を形成した。
にのみ限定されるものではない。
(実施例)
まず、p型不純物濃度が1×1017/cm3のp型シリコンからなる基板11を準備し、エッチングにより、300nmの深さの溝部10aを形成した。次に、溝部10aにシリコン酸化膜を充填して素子分離層10を形成したのちに、基板11にイオン注入を行うことにより、活性領域を形成した。
次に、活性領域の基板11上に、厚さ5nmのシリコン酸化膜からなる第一のシリコン酸化膜24を形成した。次いで、第一のシリコン酸化膜24および素子分離層10上に、シリコン窒化膜からなる高さ150nm、幅がX方向50nm、Y方向50nmの第一の加工マスク22、および、高さ150nm、幅がX方向150nm、Y方向50nmの第二の加工マスク23を形成した。また、第一の加工マスク22と第二の加工マスク23の間隔は40nmとした。また、第二の加工マスク23は活性領域上に50nm、素子分離層10上に100nm、それぞれ重なるように形成した。
次いで、第一の加工マスク22および第二の加工マスク23をマスクにしてエッチングを行い、100nmの高さの第三のピラー3を形成した。次いで、基板11表面に残留する第一のシリコン酸化膜24をエッチングした。このエッチングにより、第三のピラー3の露出部と、第一の加工マスク22および第二の加工マスク23下の第一のシリコン酸化膜24の露出部分は5nm後退した。次に、基板11の一面側と第一の加工マスク22と第二の加工マスク23と第一のシリコン酸化膜24側面と第三のピラー3および素子分離層10上を覆うように、7nmの膜厚のバッファシリコン膜25を形成した。
次いで、HBrガスとO2ガスを用いた高真空の条件下で、第一の加工マスク22と第二の加工マスク23をマスクに用いてドライエッチングを行い、活性領域を一面側から130nmエッチングした。これにより、活性領域には高さ120nm、幅がX方向65nm、Y方向65nmの第一のピラー1および第二のピラー2が形成され、また、第一のピラー1および第二のピラー2の間には、高さ55nm、幅がX方向65nm、Y方向25nmの連結部14が形成された。このとき、第一のピラー1と第二のピラー2の間隔は25nmで形成された。
次いで、熱酸化法により、基板11と第一のピラー1と第二のピラー2と連結部14およびバッファシリコン膜25の露出面に、厚さ10nmのシリコン酸化膜からなる第二のシリコン酸化膜26を形成した。これにより、第一のピラー1と第二のピラー2の間隔は15nmとなった。
次いで、基板11と第一のピラー1と第二のピラー2と連結部14およびバッファシリコン膜25の一面側を覆うように厚さ10nmの図示しない第三のシリコン酸化膜27aを形成した。
次いで、基板11と第一のピラー1と第二のピラー2と連結部14およびバッファシリコン膜25の一面側を覆うように厚さ10nmの図示しない第三のシリコン酸化膜27aを形成した。
次いでエッチバックを行い、基板11上と第一の加工マスク22上と第二の加工マスク23上および素子分離層10上の第三のシリコン酸化膜27aを除去した。これにより、第一のピラー1と第二のピラー2および第三のピラー3の側面に、第三のシリコン酸化膜27が形成された。
次いで、第一のピラー1の周囲の基板11の一面側に砒素イオンを15keVのエネルギーで1×1015/cm2だけ注入し、900℃で約10秒間熱処理を行った。これにより、第一の不純物拡散層12が形成された。次いで第三のシリコン酸化膜27および第二のシリコン酸化膜26を除去した。この際、バッファシリコン膜25は2nmの厚さで残存した。次いで、半導体装置200の露出面を洗浄し、バッファシリコン膜25を完全に除去するとともに、露出するシリコン部分を1nm程度エッチングした。
次いで、熱酸化法により、基板11上と第一の不純物拡散層12と第一のピラー1側面と第二のピラー2側面および連結部14を覆うように、2.5nmの厚さのゲート酸化膜28を形成した。次いで、CVD法により、第一のピラー1側面と第二のピラー2側面と連結部14と第三のピラー3側面および素子分離層10の一面側を覆うように、窒化チタン膜を10nmの厚さで形成した。次いで、CVD法により、前記窒化チタン膜を覆うように、図示しないタングステン膜を20nmの厚さで形成した。その後、エッチバックを行い、サイドウオール状のゲート電極4を形成した。
次いで、CVD法により、第一の加工マスク22および第二の加工マスク23を覆うように、基板11の一面側にシリコン酸化膜からなる第一の層間絶縁膜29を形成した。
次いで、CMP法により、第一の層間絶縁膜29表面を平坦化させた。次いで、第一の加工マスク22と第二の加工マスク23および第一の層間絶縁膜29を覆うように、第二の層間絶縁膜30を形成した。次いで、第一のピラー1上および第二のピラー2上に位置する第二の層間絶縁膜30を除去し、この第二の層間絶縁膜30をマスクとしてエッチングを行った。これにより、第一のピラー1上の第一の層間絶縁膜29と第二のピラー2上の第二の加工マスク23が除去され、第一のコンタクトホール6bおよび第二のコンタクトホール8bが形成された。
次いで、CMP法により、第一の層間絶縁膜29表面を平坦化させた。次いで、第一の加工マスク22と第二の加工マスク23および第一の層間絶縁膜29を覆うように、第二の層間絶縁膜30を形成した。次いで、第一のピラー1上および第二のピラー2上に位置する第二の層間絶縁膜30を除去し、この第二の層間絶縁膜30をマスクとしてエッチングを行った。これにより、第一のピラー1上の第一の層間絶縁膜29と第二のピラー2上の第二の加工マスク23が除去され、第一のコンタクトホール6bおよび第二のコンタクトホール8bが形成された。
次いで、第一のコンタクトホール6bおよび第二のコンタクトホール8bの内側面を覆うように、厚さ7nmのシリコン窒化膜からなるサイドウオール構造の絶縁膜31を形成した。次いで、図示しないマスクを用いて、第一のピラー1の上面に砒素イオンを10keVで1×1015/cm2だけ注入し、また、第二のピラー2上部にボロンイオンを5keVで1×1014/cm2だけ注入した。その後、N2雰囲気中で900℃、数10秒の熱処理を行った。これにより、ボロンイオンは拡散長(最大濃度から半分の濃度に低下する深さに相当)で数10nm程度、拡散された。
これにより、チャネル電位制御ピラー2上面(半導体領域7)のボロン濃度は1×1019/cm3程度となり、また、連結部14上部でのボロン濃度は5×1018/cm3程度となった。また、第一のピラー1のチャネルでのp型不純物濃度は1×1017/cm3程度となり、連結部14でのp型不純物濃度は5×1018/cm3程度となった。
次いで、第二の層間絶縁膜30を覆い、かつ、第一のコンタクトホール6bおよび第二のコンタクトホール8b内を充填するように、第三の層間絶縁膜32を形成した。次いでエッチングにより、第一のコンタクトホール6aと、第二のコンタクトホール8aと、第三のコンタクトホール9aと、第四のコンタクトホール13aを形成した。
次いで、第一のコンタクトプラグ6と第二のコンタクトプラグ8と第三のコンタクトプラグ9および第四のコンタクトプラグ13を形成し、それぞれのコンタクトプラグと接続するような構成で、図示しない配線(第一の配線51、第二の配線81、第三の配線91、第四の配線121)を形成した。これにより、本実施形態の半導体装置200が製造された。
次いで、第一のコンタクトプラグ6と第二のコンタクトプラグ8と第三のコンタクトプラグ9および第四のコンタクトプラグ13を形成し、それぞれのコンタクトプラグと接続するような構成で、図示しない配線(第一の配線51、第二の配線81、第三の配線91、第四の配線121)を形成した。これにより、本実施形態の半導体装置200が製造された。
上記実施例の効果は以下の通りである。
上記nチャネル半導体装置200のしきい値電圧を計測した結果、その値は0.2V程度であった。また、ゲート電圧とドレイン電圧を1Vとし、ソース電圧を0Vとして動作させたところ、第一のピラー1あたりのON電流は25μA程度であった。
本実施例の半導体装置200においては、第二のピラー2および連結部14のp型不純物濃度が十分高いため、このような動作条件では空乏化されることが無い。そのため、第一のピラー1のチャネルの電位を、接合リーク電流の影響を受けずに制御することができた。また、第一のピラー1のチャネル16はフローティング状態になることは無く、それによるしきい値電圧の変動も生じなかった。
上記nチャネル半導体装置200のしきい値電圧を計測した結果、その値は0.2V程度であった。また、ゲート電圧とドレイン電圧を1Vとし、ソース電圧を0Vとして動作させたところ、第一のピラー1あたりのON電流は25μA程度であった。
本実施例の半導体装置200においては、第二のピラー2および連結部14のp型不純物濃度が十分高いため、このような動作条件では空乏化されることが無い。そのため、第一のピラー1のチャネルの電位を、接合リーク電流の影響を受けずに制御することができた。また、第一のピラー1のチャネル16はフローティング状態になることは無く、それによるしきい値電圧の変動も生じなかった。
1…第一のピラー、2…第二のピラー、3…第三のピラー、4…ゲート電極、5…第二の不純物拡散層、7…半導体領域、10…素子分離層、10a…溝部、11…基板、12…第一の不純物拡散層、14…連結部、16…チャネル、43…高濃度拡散層、100…ピラー型MOSトランジスタ、200…半導体装置
Claims (15)
- チャネルが基板表面に対して垂直方向となるピラー型MOSトランジスタにおいて、
前記基板に立設された、トランジスタ用の第一のピラーと、
前記第一のピラーに隣接された、前記第一のピラーのチャネルと同じ導電型の連結部と、
前記第一のピラーに連結部を介して隣接された、前記チャネルと同じ導電型の、前記第一のピラーのチャネル電位制御用の第二のピラーと、を有し、
前記第二のピラー上面に、電位を与える構造を有することを特徴とする半導体装置。 - 前記連結部と前記第二のピラーのドーパント濃度が、前記第一のピラーのチャネルのドーパント濃度より高濃度であることを特徴とする請求項1に記載の半導体装置。
- 前記連結部の上面が、前記基板の一面側よりも高い位置にあることを特徴とする請求項1または請求項2に記載の半導体装置。
- 絶縁材料からなる第三のピラーが前記第二のピラーの側面に接するとともに、前記第一のピラー、前記連結部、前記第二のピラーおよび前記第三のピラーの側面が、ゲート絶縁膜を介して同一のゲート電極により覆われた構成であることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第二のピラー側面の、前記第三のピラーとの接触面側のドーパント濃度が、前記第一のピラーのチャネルのドーパント濃度より高いことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記基板に設けられた溝部が絶縁材料により充填され、素子分離領域となる素子分離層が形成されていることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記溝部の内壁面に、前記チャネルと同じ導電型のドーパントが前記チャネルのドーパント濃度より高い濃度で導入されていることを特徴とする請求項6に記載の半導体装置。
- 前記第三のピラーが、前記素子分離層から立設されることを特徴とする請求項6または請求項7に記載の半導体装置。
- 前記第一のピラーの周囲の前記基板の一面側に形成された第一の不純物拡散層の前記基板の一面側からの深さと、前記第一のピラー上面に形成された第二の不純物拡散層の前記第一のピラー上面からの深さが、それぞれ前記基板の一面側から前記第一のピラー上面までの高さの0.2倍未満であり、前記基板の一面側から前記連結部上面までの高さが前記第一のピラーの高さの0.2倍〜0.8倍の範囲であることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記連結部の高さが前記第一のピラーの高さの0.4倍〜0.6倍の範囲であることを特徴とする請求項9に記載の半導体装置。
- 前記第一の不純物拡散層の前記第一のピラー上面からの深さと、前記第二の不純物拡散層の前記基板の一面側からの深さが、それぞれ前記基板の一面側から前記第一のピラー上面までの高さの0.2倍以上であり、前記基板の一面側から前記連結部上面までの高さが前記第一のピラーの高さの0.4倍〜0.6倍の範囲であることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記第二のピラーと前記ゲート電極との間に形成されるゲート絶縁膜、および、前記連結部と前記ゲート電極との間に形成される前記ゲート絶縁膜が、前記第一のピラーと前記ゲート電極との間に形成される前記ゲート絶縁膜よりも厚く形成されることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。
- 基板上に、トランジスタ用の第一のピラーと、前記第一のピラーに隣接された連結部と、前記連結部を介して前記第一のピラーに隣接された、前記第一のピラーのチャネル電位制御用の第二のピラーを形成する工程と、
前記第一のピラーの周囲の前記基板の一面側に、前記第一のピラーのチャネルと異なる導電型の第一の不純物拡散層を形成する工程と、
前記第一のピラー上面に、前記第一のピラーのチャネルと異なる導電型の第二の不純物拡散層を形成するとともに、前記第二のピラー上面に前記第一のピラーのチャネルと同じ導電型のドーパントを導入する工程と、
前記第二のピラー上面に、電位を与える構造を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。 - 前記第二のピラー上面のドーパントを拡散させることにより、前記第二のピラーおよび前記連結部のドーパント濃度を前記第一のピラーのチャネルのドーパント濃度より高くすることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第一のピラーを形成する工程の前に、
前記基板に溝部を設け、前記溝部の内壁面に前記第一のピラーのチャネルと同じ導電型のドーパントを、前記第一のピラーのチャネルのドーパント濃度より高い濃度で導入する工程と、
前記溝部を絶縁材料により充填することにより、素子分離領域となる素子分離層を形成する工程を具備してなることを特徴とする請求項13または請求項14に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010001953A JP2011142208A (ja) | 2010-01-07 | 2010-01-07 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010001953A JP2011142208A (ja) | 2010-01-07 | 2010-01-07 | 半導体装置および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011142208A true JP2011142208A (ja) | 2011-07-21 |
Family
ID=44457861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010001953A Pending JP2011142208A (ja) | 2010-01-07 | 2010-01-07 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011142208A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014027691A1 (ja) * | 2012-08-17 | 2014-02-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
-
2010
- 2010-01-07 JP JP2010001953A patent/JP2011142208A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014027691A1 (ja) * | 2012-08-17 | 2014-02-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI550721B (zh) | 具有埋入式接面之垂直電晶體及其製造方法 | |
CN103531478B (zh) | 多栅极fet及其形成方法 | |
JP6031681B2 (ja) | 縦型ゲート半導体装置およびその製造方法 | |
US8841722B2 (en) | Semiconductor device and method of forming the same | |
JP2013026382A (ja) | 半導体装置の製造方法 | |
TW200939402A (en) | Semiconductor device and method for manufacturing the same | |
JP2011061181A (ja) | 半導体装置及びその製造方法 | |
JP2011129565A (ja) | 半導体装置およびその製造方法 | |
JP2010147392A (ja) | 半導体装置およびその製造方法 | |
KR100668511B1 (ko) | 핀 트랜지스터 및 그 제조 방법 | |
JP2008159916A (ja) | 半導体装置 | |
JP2013069770A (ja) | 半導体装置及びその製造方法 | |
KR20120126439A (ko) | 반도체 소자의 센스앰프 트랜지스터 및 그 제조 방법 | |
JP2012222285A (ja) | 半導体装置およびその製造方法 | |
US7808052B2 (en) | Semiconductor device and method of forming the same | |
JP2012004510A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2005039057A (ja) | 半導体装置およびその製造方法 | |
KR20090121475A (ko) | 수직형 반도체 소자 및 그의 제조방법 | |
JP4560820B2 (ja) | 半導体装置の製造方法 | |
JP4199782B2 (ja) | 半導体装置の製造方法 | |
JP2011142208A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2011049366A (ja) | 半導体装置の製造方法 | |
JP3744438B2 (ja) | 半導体装置 | |
JP2012124425A (ja) | 縦型ゲート半導体装置の製造方法および縦型ゲート半導体装置 | |
TWI662687B (zh) | 半導體裝置及其製造方法 |