TWI662687B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置及其製造方法。所述半導體裝置包括基底、n型閘極、p型閘極、隔離層、第一閘絕緣層、第二閘絕緣層以及導電層。基底包括由配置於基底中的多個隔離結構所界定出的p型區域與n型區域。n型閘極配置於p型區域中的基底上。p型閘極配置於n型區域中的基底上。隔離層配置於p型閘極與n型閘極之間的隔離結構上。第一閘絕緣層配置於p型閘極與基底之間以及p型閘極與隔離層之間。第二閘絕緣層配置於所述n型閘極與基底之間以及n型閘極與隔離層之間。導電層配置於p型閘極、隔離層與n型閘極上。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置，且特別是有關於一種相鄰的p型元件和n型元件藉由導電層連接的半導體裝置。
隨著半導體裝置的尺寸持續縮小，半導體元件之間的間距也隨之縮小。在半導體裝置中，不同的半導體元件彼此相鄰地配置，且可藉由內連線（interconnection）而彼此電性連接。舉例來說，在靜態隨機存取記憶體（static random access memory，SRAM）中，p型金屬氧化物半導體（MOS）電晶體與n型金屬氧化物半導體電晶體鄰近地配置於基底上，且共用閘極層以彼此電性連接。
在上述的結構中，p型金屬氧化物半導體電晶體的閘極通常會摻雜有p型摻質（p型閘極），且n型金屬氧化物半導體電晶體的閘極通常會摻雜有n型摻質（n型閘極）。然而，在半導體裝置的製造過程中，通常會經歷熱製程，此時p型閘極中的p型摻質會擴散至n型閘極中，而n型閘極中的n型摻質會擴散至p型閘極中，造成多晶矽空乏效應（poly depletion effect）、高啟始電壓（threshold voltage）與低電流等問題，使得元件效能受到影響。
本發明提供一種半導體裝置，其具有藉由導電層而彼此連接的p型元件和n型元件。
本發明提供一種半導體裝置的製造方法，其在形成分離開的兩個閘極的過程中移除兩個閘極之間的閘極材料層。
本發明的半導體裝置包括基底、n型閘極、p型閘極、隔離層、第一閘絕緣層、第二閘絕緣層以及導電層。基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域。n型閘極配置於所述p型區域中的所述基底上。p型閘極配置於所述n型區域中的所述基底上。隔離層配置於所述p型閘極與所述n型閘極之間的所述隔離結構上。第一閘絕緣層配置於所述p型閘極與所述基底之間以及所述p型閘極與所述隔離層之間。第二閘絕緣層配置於所述n型閘極與所述基底之間以及所述n型閘極與所述隔離層之間。導電層配置於所述p型閘極、所述隔離層與所述n型閘極上。
在本發明的半導體裝置的一實施例中，所述導電層的材料例如為金屬矽化物。
在本發明的半導體裝置的一實施例中，所述隔離層包括氮化物層以及位於所述氮化物層與所述隔離結構之間的氧化物層。
在本發明的半導體裝置的一實施例中，所述p型閘極的頂面、所述隔離層的頂面與所述n型閘極的頂面是共平面的。
本發明的半導體裝置的製造方法包括以下步驟：提供基底，所述基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域；於所述p型區域與所述n型區域之間的所述隔離結構上形成隔離層；於所述基底與所述隔離層上形成閘絕緣材料層；於所述閘絕緣材料層上形成閘極材料層；於所述p型區域中的所述閘極材料層中植入n型摻質以及於所述n型區域中的所述閘極材料層中植入p型摻質；移除部分所述閘極材料層與部分所述閘絕緣材料層，以暴露出所述隔離層的頂面；於所述閘極材料層與所述隔離層上形成導電材料層；移除部分所述閘極材料層、部分所述閘絕緣材料層與所述導電材料層，以於所述p型區域中形成n型閘極以及於所述n型區域中形成p型閘極；於所述p型閘極、所述隔離層與所述n型閘極上形成導電層。
在本發明的半導體裝置的製造方法的一實施例中，在將所述p型摻質與所述n型摻質植入所述閘極材料層中之後以及在移除部分所述閘極材料層與部分所述閘絕緣材料層之前，更包括進行熱製程。
在本發明的半導體裝置的製造方法的一實施例中，所述導電材料層包括多晶矽層，且在形成所述導電材料層之後，更包括以下步驟：於所述p型區域中的所述多晶矽層中植入所述n型摻質以及於所述n型區域中的所述多晶矽層中植入所述p型摻質；使至少一部分的經植入的所述多晶矽層轉變為金屬矽化物層。
在本發明的半導體裝置的製造方法的一實施例中，在將所述p型摻質與所述n型摻質植入所述多晶矽層中之後以及在形成所述金屬矽化物層之前，更包括進行熱製程。
本發明的半導體裝置包括基底、n型閘極、p型閘極、第一閘絕緣層、第二閘絕緣層以及導電層。基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域，其中所述隔離結構突出所述基底的表面。n型閘極配置於所述p型區域中的所述基底上。p型閘極配置於所述n型區域中的所述基底上。第一閘絕緣層配置於所述p型閘極與所述基底之間以及所述p型閘極與所述隔離結構之間。第二閘絕緣層配置於所述n型閘極與所述基底之間以及所述n型閘極與所述隔離結構之間。導電層配置於所述p型閘極、所述隔離結構與所述n型閘極上。
在本發明的半導體裝置的一實施例中，所述導電層的材料例如為金屬矽化物。
在本發明的半導體裝置的一實施例中，所述隔離結構突出所述基底的表面的高度例如介於40 nm至60 nm之間。
在本發明的半導體裝置的一實施例中，所述p型閘極的頂面、所述隔離結構的頂面與所述n型閘極的頂面例如是共平面的。
本發明的半導體裝置的製造方法包括以下步驟：提供基底，所述基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域，其中所述隔離結構突出所述基底的表面；於所述基底與所述隔離結構上形成閘絕緣材料層；於所述閘絕緣材料層上形成閘極材料層；於所述p型區域中的所述閘極材料層中植入n型摻質以及於所述n型區域中的所述閘極材料層中植入p型摻質；移除部分所述閘極材料層與部分所述閘絕緣材料層，以暴露出所述隔離結構的頂面，且於所述p型區域中形成n型閘極以及於所述n型區域中形成p型閘極；於所述p型閘極、所述隔離結構與所述n型閘極上形成導電層。
在本發明的半導體裝置的製造方法的一實施例中，在將所述p型摻質與所述n型摻質植入所述閘極材料層中之後以及在移除部分所述閘極材料層與部分所述閘絕緣材料層之前，更包括進行熱製程。
在本發明的半導體裝置的製造方法的一實施例中，所述導電層的形成方法包括以下步驟：於所述p型閘極、所述隔離結構與所述n型閘極上形成多晶矽層；於所述p型區域中的所述多晶矽層中植入所述n型摻質以及於所述n型區域中的所述多晶矽層中植入所述p型摻質；使至少一部分的經植入的所述多晶矽層轉變為金屬矽化物層。
在本發明的半導體裝置的製造方法的一實施例中，在將所述p型摻質與所述n型摻質植入所述多晶矽層中之後以及在形成所述金屬矽化物層之前，更包括進行熱製程。
在本發明的半導體裝置的製造方法的一實施例中，所述隔離結構突出所述基底的表面的高度例如介於40 nm至60 nm之間。
本發明的半導體裝置包括基底、n型閘極、p型閘極、隔離層、第一閘絕緣層、第二閘絕緣層以及導電層。基底，包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域。n型閘極配置於所述p型區域中的所述基底上。p型閘極配置於所述n型區域中的所述基底上。隔離層配置於所述p型閘極與所述n型閘極之間的所述隔離結構上。第一閘絕緣層配置於所述p型閘極與所述基底之間。第二閘絕緣層配置於所述n型閘極與所述基底之間。導電層，配置於所述p型閘極的頂面與部分側壁上、所述隔離層的頂面上以及所述n型閘極的頂面與部分側壁上。
在本發明的半導體裝置的一實施例中，所述導電層的材料例如為金屬矽化物。
在本發明的半導體裝置的一實施例中，所述隔離層包括多晶矽層以及位於所述多晶矽層與所述隔離結構之間的氧化物層。
在本發明的半導體裝置的一實施例中，所述p型閘極的頂面與所述n型閘極的頂面例如高於所述隔離層的頂面。
本發明的半導體裝置的製造方法包括以下步驟：提供基底，所述基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域；於所述p型區域與所述n型區域之間的所述隔離結構上形成複合隔離層，其中所述複合隔離層包括依序堆疊於所述基底上的隔離層與罩幕層；於所述基底與所述複合隔離層上形成閘絕緣材料層；於所述閘絕緣材料層上形成閘極材料層；於所述p型區域中的所述閘極材料層中植入n型摻質以及於所述n型區域中的所述閘極材料層中植入p型摻質；移除部分所述閘極材料層與部分所述閘絕緣材料層，以暴露出所述罩幕層的頂面，且於所述p型區域中形成n型閘極以及於所述n型區域中形成p型閘極；移除所述罩幕層；至少移除部分位於所述p型閘極與所述隔離層之間以及位於所述n型閘極與所述隔離層之間的所述閘絕緣材料層，使得所述閘絕緣材料層的頂面低於所述隔離層的頂面；於所述p型閘極、所述隔離層與所述n型閘極上形成導電層。
在本發明的半導體裝置的製造方法的一實施例中，在將所述p型摻質與所述n型摻質植入所述閘極材料層中之後以及在移除部分所述閘極材料層與部分所述閘絕緣材料層之前，更包括進行熱製程。
在本發明的半導體裝置的製造方法的一實施例中，所述導電層的形成方法例如是進行金屬矽化物製程，以於所述p型閘極的頂面與部分側壁上、所述隔離層的頂面上以及所述n型閘極的頂面與部分側壁上形成金屬矽化物。
在本發明的半導體裝置的製造方法的一實施例中，所述隔離層包括多晶矽層以及位於所述多晶矽層與所述隔離結構之間的氧化物層。
基於上述，在本發明中，在形彼此分隔開的兩個閘極的過程中，藉由移除兩個閘極之間的閘極材料層來消除閘極材料層中的摻質擴散現象，因此可避免多晶矽空乏效應、高啟始電壓與低電流等問題，進而避免半導體元件的效能降低。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為依據本發明第一實施例的半導體裝置的製造流程剖面示意圖。首先，請參照圖1A，提供基底100。基底100包括p型區域100a與n型區域100b。p型區域100a與n型區域100b的形成方法如下：於基底100中形成多個隔離結構102，這些隔離結構102於基底100中界定出多個主動區域（active area）；進行離子植入製程，分別於不同的主動區域中植入p型摻質與n型摻質，以於基底100中形成p型區域100a與n型區域100b。換句話說，這些隔離結構102於基底100中界定出p型區域100a與n型區域100b。上述的隔離結構102例如是淺溝渠隔離結構（shallow trench isolation，STI）。
然後，於基底100上形成犧牲氧化物層104。犧牲氧化物層104的形成方法例如是進行化學氣相沉積製程或進行熱氧化製程。接著，於犧牲氧化物層104上形成氮化物層106。氮化物層106的形成方法例如是進行化學氣相沉積製程。
然後，請參照圖1B，移除部分氮化物層106與部分犧牲氧化物層104，以於p型區域100a與n型區域100b之間的隔離結構102上形成隔離層108。在本實施例中，隔離層108即是由剩餘的氮化物層106與犧牲氧化物層104所構成的堆疊層。形成隔離層108的方法包括以下步驟：進行圖案化製程，移除部分氮化物層106，保留p型區域100a與n型區域100b之間的隔離結構102上的氮化物層106；移除未被氮化物層106覆蓋的犧牲氧化物層104。移除犧牲氧化物層104的方法例如是利用氫氟酸（HF）與氨氣的混合氣體來進行化學氧化物移除製程，此即所謂的certas清洗。以此方式移除犧牲氧化物層104可避免隔離結構102以及隔離層108中的犧牲氧化物層104在移除的過程中受到嚴重損害。
接著，於基底100上形成閘絕緣材料層110。閘絕緣材料層110例如是氧化層，其形成方法例如是進行化學氣相沉積製程或進行熱氧化製程。在本實施例中，閘絕緣材料層110共形地覆蓋基底100、隔離結構102與隔離層108。然後，於閘絕緣材料層110上形成閘極材料層112。閘極材料層112例如是多晶矽層，其形成方法例如是進行化學氣相沉積製程。
接著，請參照圖1C，進行離子植入製程，將n型摻質114a植入p型區域100a中的閘極材料層112中，以及將p型摻質114b植入n型區域100b中的閘極材料層112中。在將n型摻質114a與p型摻質114b植入閘極材料層112中之後，進行熱製程以活化n型摻質114a與p型摻值114b。此時，n型摻質114a與p型摻質114b會產生互相擴散現象，即n型摻質114a擴散至n型區域100b中的閘極材料層112中，且p型摻質114b擴散至p型區域100a中的閘極材料層112中。上述的擴散現象主要會發生在p型區域100a與n型區域100b的交界處附近。在本實施例中，上述的擴散現象主要會發生在p型區域100a與n型區域100b的交界處的隔離層108上方的閘極材料層112中。
然後，請參照圖1D，移除部分閘極材料層112與部分閘絕緣材料層110，以暴露出隔離層108（氮化物層106）的頂面。移除部分閘極材料層112與部分閘絕緣材料層110的方法例如是利用隔離層108（氮化物層106）作為停止層來進行化學機械研磨製程。此時，摻雜有n型摻質114a的閘極材料層112與摻雜有p型摻質114b的閘極材料層112藉由隔離層108而分隔開來，且閘極材料層112的頂面與隔離層108的頂面是共平面的。如此一來，可移除閘極材料層112中發生摻質擴散現象的部分。
接著，請參照圖1E，於閘極材料層112與隔離層108上形成導電材料層（未繪示）。導電材料層例如是多晶矽層。然後，進行圖案化製程，移除部分閘極材料層112、部分閘絕緣材料層110與導電材料層。此時，在p型區域100a中，剩餘的閘極材料層112（摻雜有n型摻質114a）與閘絕緣材料層110分別作為n型閘極112a與閘絕緣層110a，且在n型區域100b中，剩餘的閘極材料層112（摻雜有p型摻質114b）與閘絕緣材料層110分別作為p型閘極112b與閘絕緣層110b，p型閘極112b的頂面、隔離層108的頂面與n型閘極112a的頂面是共平面的，而導電層116形成於n型閘極112a、隔離層108與p型閘極112b上。也就是說，n型閘極112a與p型閘極112b藉由隔離層108而分隔開來，且閘絕緣層110a位於n型閘極112a與基底100之間以及n型閘極112a與隔離層108之間，而閘絕緣層110b位於p型閘極112b與基底100之間以及p型閘極112b與隔離層108之間。
此外，在上述步驟之後，可於n型閘極112a與p型閘極112b的相對兩側（在垂直於圖面的方向上）的基底100中形成淡摻雜區（未繪示）。上述的淡摻雜區亦可稱為淡摻雜汲極（lightly doped drain，LDD）。接著，於由n型閘極112a、隔離層108、p型閘極112b與導電層116所構成的結構的相對的側壁上形成間隙壁118。間隙壁118的形成方法如下：於基底100上共形地形成間隙壁材料層（例如氮化物層）；進行非等向性蝕刻製程，移除部分間隙壁材料層。
然後，進行離子植入製程，於由n型閘極112a、隔離層108、p型閘極112b、導電層116與間隙壁118所構成的結構的相對兩側（在垂直於圖面的方向上）的基底100中形成摻雜區（未繪示），以作為源極區與汲極區。上述形成源極區與汲極區的方法如下：進行離子植入製程，將n型摻質120a植入n型閘極112a的相對兩側（在垂直於圖面的方向上）的基底100中，以及將p型摻質120b植入p型閘極112b的相對兩側（在垂直於圖面的方向上）的基底100中。在植入的過程中，n型摻質120a與p型摻質120b也會同時植入導電層116中。因此，在後續進行熱製程以活化n型摻質120a與p型摻質120b時，n型摻質120a與p型摻質120b同樣地會產生互相擴散現象，且此擴散現象主要會發生在p型區域100a與n型區域100b的交界處的隔離層108上方的導電層116中。也就是說，導電層116成為經摻雜的多晶矽層。
之後，請參照圖1F，進行金屬矽化物製程，使導電層116由經摻雜的多晶矽層轉變為金屬矽化物層，以移除導電層116中摻質擴散的部分，以完成本實施例的半導體裝置10的製造。在半導體裝置10中，n型閘極112a與p型閘極112b藉由隔離層108而分隔開來，且藉由導電層116而彼此電性連接。由於在上述金屬矽化物製程之後，導電層116中的摻質擴散現象已不存在，因此避免了多晶矽空乏效應、高啟始電壓與低電流等問題。
特別一提的是，在本實施例中，將具有摻質擴散現象的整個導電層116由經摻雜的多晶矽層轉變為金屬矽化物層，但本發明不限於此。在其他實施例中，也可以是僅將部分的導電層116（導電層116的表面部分）由經摻雜的多晶矽層轉變為金屬矽化物層。如此一來，多晶矽空乏效應、高啟始電壓與低電流等問題也可被有效地減輕，避免半導體裝置10的效能受到嚴重影響。
圖2A至圖2F為依據本發明第二實施例的半導體裝置的製造流程剖面示意圖。在本實施例中，與第一實施例相同的元件將以相同的元件符號表示，且其形成方法將不再另行說明。首先，請參照圖2A，於基底100上依序形成犧牲氧化物層104、多晶矽層200與氮化物層106。
然後，請參照圖2B，於基底100、犧牲氧化物層104、多晶矽層200與氮化物層106中形成隔離結構202。隔離結構202例如是淺溝渠隔離結構。在本實施例中，多晶矽層200與氮化物層106作為用以形成隔離結構202的硬罩幕層。硬罩幕層的厚度可視後續預形成的隔離結構的厚度而定，本發明不對此進行限制。隔離結構202的形成方法為本領域技術人員所熟知，於此不再另行說明。重要的是，在本實施例中，隔離結構202突出於基板100的表面。隔離結構202突出於基板100的表面的高度可用以界定後續所形成的閘極的厚度。在本實施例中，隔離結構202突出基底100的表面的高度例如介於40 nm至60 nm之間。
接著，移除多晶矽層200與氮化物層106。移除多晶矽層200與氮化物層106的方法例如是進行等向性蝕刻製程（濕蝕刻製程）。這些隔離結構202於基底100中界定出多個主動區域。然後，進行離子植入製程，以於基底100中形成p型區域100a與n型區域100b。換句話說，這些隔離結構202於基底100中界定出p型區域100a與n型區域100b。接著，移除犧牲氧化物層104。移除犧牲氧化物層104的方法例如是進行等向性蝕刻製程（濕蝕刻製程）。然後，於基底100上形成閘絕緣材料層110。在本實施例中，閘絕緣材料層110共形地覆蓋基底100與隔離結構202。然後，於閘絕緣材料層110上形成閘極材料層112。
接著，請參照圖2C，進行離子植入製程，將n型摻質114a植入p型區域100a中的閘極材料層112中，以及將p型摻質114b植入n型區域100b中的閘極材料層112中。在將n型摻質114a與p型摻質114b植入閘極材料層112中之後，進行熱製程以活化n型摻質114a與p型摻質114b。此時，n型摻質114a與p型摻質114b會產生互相擴散現象，即n型摻質114a擴散至n型區域100b中的閘極材料層112中，且p型摻質114b擴散至p型區域100a中的閘極材料層112中。上述的擴散現象主要會發生在p型區域100a與n型區域100b的交界處附近。在本實施例中，上述的擴散現象主要會發生在p型區域100a與n型區域100b的交界處的隔離結構202上方的閘極材料層112中。
然後，請參照圖2D，移除部分閘極材料層112與部分閘絕緣材料層110，以暴露出隔離結構202的頂面。移除部分閘極材料層112與部分閘絕緣材料層110的方法例如是利用隔離結構202作為停止層來進行化學機械研磨製程。此時，摻雜有n型摻質114a的閘極材料層112與摻雜有p型摻質114b的閘極材料層112藉由隔離結構202而分隔開來，且移除了閘極材料層112中發生摻質擴散現象的部分。如此一來，在p型區域100a中，剩餘的閘極材料層112（摻雜有n型摻質114a）與閘絕緣材料層110分別作為n型閘極112a與閘絕緣層110a，且在n型區域100b中，剩餘的閘極材料層112（摻雜有p型摻質114b）與閘絕緣材料層110分別作為p型閘極112b與閘絕緣層110b，p型閘極112b的頂面、隔離結構202的頂面與n型閘極112a的頂面是共平面的。也就是說，n型閘極112a與p型閘極112b藉由隔離結構202而分隔開來，且閘絕緣層110a位於n型閘極112a與基底100之間以及n型閘極112a與隔離結構202之間，而閘絕緣層110b位於p型閘極112b與基底100之間以及p型閘極112b與隔離結構202之間。
接著，於n型閘極112a、隔離結構202與p型閘極112b上形成導電層116。然後，可於n型閘極112a與p型閘極112b的相對兩側（在垂直於圖面的方向上）的基底100中形成淡摻雜區（未繪示）。上述的淡摻雜區亦可稱為淡摻雜汲極。接著，於導電層116的相對的側壁上形成間隙壁204。間隙壁204的形成方法與第一實施例中的間隙壁118的形成方法相似，於此不另行說明。然後，進行離子植入製程，將n型摻質120a植入n型閘極112a的相對兩側（在垂直於圖面的方向上）的基底100中，以及將p型摻質120b植入p型閘極112b的相對兩側（在垂直於圖面的方向上）的基底100中，以形成源極區與汲極區。在植入的過程中，n型摻質120a與p型摻質120b也會同時植入導電層116中。因此，在後續進行熱製程以活化n型摻質120a與p型摻質120b時，n型摻質120a與p型摻質120b同樣地會產生互相擴散現象，且此擴散現象主要會發生在p型區域100a與n型區域100b的交界處的隔離結構202上方的導電層116中。也就是說，導電層116成為經摻雜的多晶矽層。
之後，請參照圖2F，進行金屬矽化物製程，使導電層116由經摻雜的多晶矽層轉變為金屬矽化物層，以移除導電層116中摻質擴散的部分，以完成本實施例的半導體裝置20的製造。在半導體裝置20中，n型閘極112a與p型閘極112b藉由隔離結構202而分隔開來，且藉由導電層116而彼此電性連接。由於在上述金屬矽化物製程之後，導電層116中的摻質擴散現象已不存在，因此避免了多晶矽空乏效應、高啟始電壓與低電流等問題。
在本實施例中，將具有摻質擴散現象的整個導電層116由經摻雜的多晶矽層轉變為金屬矽化物層，但本發明不限於此。在其他實施例中，也可以是僅將部分的導電層116（導電層116的表面部分）由經摻雜的多晶矽層轉變為金屬矽化物層。
圖3A至圖3G為依據本發明第三實施例的半導體裝置的製造流程剖面示意圖。在本實施例中，與第一、第二實施例相同的元件將以相同的元件符號表示，且其形成方法將不再另行說明。首先，請參照圖3A，提供基底100。基底100包括由多個隔離結構102所界定出的p型區域100a與n型區域100b。然後，於基底100上依序形成犧牲氧化物層104、多晶矽層200與氮化物層106。
然後，請參照圖3B，移除部分氧化物層104、部分多晶矽層200與部分氮化物層106，以於p型區域100a與n型區域100b之間的隔離結構102上形成複合隔離層300。複合隔離層300包括由剩餘的犧牲氧化物層104與多晶矽層200所構成的隔離層300a以及位於隔離層300a上的剩餘的氮化物層106（罩幕層）。形成複合隔離層300的方法包括以下步驟：進行圖案化製程，移除部分氮化物層106，保留p型區域100a與n型區域100b之間的隔離結構102上的氮化物層106；移除未被氮化物層106覆蓋的多晶矽層200；移除未被氮化物層106與多晶矽層200覆蓋的犧牲氧化物層104。移除犧牲氧化物層104的方法例如是進行前述的certas清洗，以避免隔離結構102以及複合隔離層300中的犧牲氧化物層104受到嚴重損害。
接著，於基底100上形成閘絕緣材料層110。在本實施例中，閘絕緣材料層110共形地覆蓋基底100、隔離結構102與複合隔離層300。然後，於閘絕緣材料層110上形成閘極材料層112。
接著，請參照圖3C，進行離子植入製程，將n型摻質114a植入p型區域100a中的閘極材料層112中，以及將p型摻質114b植入n型區域100b中的閘極材料層112中。之後，進行熱製程以活化n型摻質114a與p型摻質114b。此時，n型摻質114a與p型摻質114b會產生互相擴散現象，即n型摻質114a擴散至n型區域100b中的閘極材料層112中，且p型摻質114b擴散至p型區域100a中的閘極材料層112中。在本實施例中，上述的擴散現象主要會發生在p型區域100a與n型區域100b的交界處的複合隔離層300上方的閘極材料層112中。
然後，請參照圖3D，移除部分閘極材料層112與部分閘絕緣材料層110，以暴露出罩幕層（氮化物層106）的頂面，且移除了閘極材料層112中發生摻質擴散現象的部分。移除部分閘極材料層112與部分閘絕緣材料層110的方法例如是利用罩幕層（氮化物層106）作為停止層來進行化學機械研磨製程。此時，摻雜有n型摻質114a的閘極材料層112與摻雜有p型摻質114b的閘極材料層112藉由複合隔離層300而分隔開來，且閘極材料層112的頂面與複合隔離層300的頂面是共平面的。
接著，請參照圖3E，進行圖案化製程，移除部分閘極材料層112與部分閘絕緣材料層110。此時，在p型區域100a中，剩餘的閘極材料層112（摻雜有n型摻質114a）與閘絕緣材料層110分別作為n型閘極112a與閘絕緣層110a，且在n型區域100b中，剩餘的閘極材料層112（摻雜有p型摻質114b）與閘絕緣材料層110分別作為p型閘極112b與閘絕緣層110b，而p型閘極112b的頂面、複合隔離層300的頂面與n型閘極112a的頂面是共平面的。也就是說，n型閘極112a與p型閘極112b藉由複合隔離層300而分隔開來，且閘絕緣層110a位於n型閘極112a與基底100之間以及n型閘極112a與複合隔離層300之間，而閘絕緣層110b位於p型閘極112b與基底100之間以及p型閘極112b與複合隔離層300之間。
此外，在上述步驟之後，可於n型閘極112a與p型閘極112b的相對兩側（在垂直於圖面的方向上）的基底100中形成淡摻雜區（未繪示）。上述的淡摻雜區亦可稱為淡摻雜汲極。接著，於由n型閘極112a、複合隔離層300與p型閘極112b所構成的結構的相對的側壁上形成間隙壁118。然後，進行離子植入製程，將n型摻質植入n型閘極112a的相對兩側（在垂直於圖面的方向上）的基底100中，以及將p型摻質植入p型閘極112b的相對兩側（在垂直於圖面的方向上）的基底100中，以形成源極區與汲極區。在植入的過程中，n型摻質與p型摻質也會各自植入n型閘極112a與p型閘極112b中，使得n型閘極112a與p型閘極112b的摻雜濃度提高。
然後，請參照圖3F，移除罩幕層（氮化物層106）。接著，至少移除部分位於n型閘極112a與隔離層300a之間的閘絕緣層110a，以及至少移除部分位於p型閘極112b與隔離層300a之間的閘絕緣層110b，使得剩餘的閘絕緣層110a與閘絕緣層110b的頂面低於隔離層300a（多晶矽層200）的頂面。在其他實施例中，也可以是將位於n型閘極112a與隔離層300a之間的閘絕緣層110a以及位於p型閘極112b與隔離層300a之間的閘絕緣層110b完全移除。
之後，請參照圖3G，進行金屬矽化物製程。此時，n型閘極112a的頂面與暴露出來的側壁上、隔離層300a（多晶矽層200）的頂面上以及p型閘極112b的頂面與暴露出來的側壁上皆會形成有金屬矽化物層302。在進行金屬矽化物製程的過程中，可藉由控制製程時間來使得形成於n型閘極112a的側壁上以及p型閘極112b的側壁上的金屬矽化物層302與形成於隔離層300a（多晶矽層200）的頂面上的金屬矽化物層302具有足夠的厚度而彼此連接在一起，以作為將n型閘極112a與p型閘極112b電性連接的導電層。如此一來，完成了本實施例的半導體裝置30的製造。
在上述各實施例中，由於在形成分離開的兩個閘極的過程中，閘極材料層中的摻質擴散現象已藉由移除兩個閘極之間的閘極材料層而消除，因此解決了多晶矽空乏效應、高啟始電壓與低電流等問題。如此一來，可有效地避免所形成的半導體元件的效能降低的問題。
雖然本發明已以實施例發明如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30‧‧‧半導體裝置
100‧‧‧基底
100a‧‧‧p型區域
100b‧‧‧n型區域
102、202‧‧‧隔離結構
104‧‧‧犧牲氧化物層
106‧‧‧氮化物層
108、300a‧‧‧隔離層
110‧‧‧閘絕緣材料層
110a、110b‧‧‧閘絕緣層
112‧‧‧閘極材料層
112a、120a‧‧‧n型閘極
112b、120b‧‧‧p型閘極
114a‧‧‧n型摻質
114b‧‧‧p型摻質
116‧‧‧導電層
118、204‧‧‧間隙壁
200‧‧‧多晶矽層
300‧‧‧複合隔離層
302‧‧‧金屬矽化物層
圖1A至圖1F為依據本發明第一實施例的半導體裝置的製造流程剖面示意圖。 圖2A至圖2F為依據本發明第二實施例的半導體裝置的製造流程剖面示意圖。 圖3A至圖3G為依據本發明第三實施例的半導體裝置的製造流程剖面示意圖。

Claims (25)

  1. 一種半導體裝置，包括： 基底，包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域； n型閘極，配置於所述p型區域中的所述基底上； p型閘極，配置於所述n型區域中的所述基底上； 隔離層，配置於所述p型閘極與所述n型閘極之間的所述隔離結構上； 第一閘絕緣層，配置於所述p型閘極與所述基底之間以及所述p型閘極與所述隔離層之間； 第二閘絕緣層，配置於所述n型閘極與所述基底之間以及所述n型閘極與所述隔離層之間；以及 導電層，配置於所述p型閘極、所述隔離層與所述n型閘極上。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述導電層的材料包括金屬矽化物。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述隔離層包括氮化物層以及位於所述氮化物層與所述隔離結構之間的氧化物層。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述p型閘極的頂面、所述隔離層的頂面與所述n型閘極的頂面是共平面的。
  5. 一種半導體裝置的製造方法，包括： 提供基底，所述基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域； 於所述p型區域與所述n型區域之間的所述隔離結構上形成隔離層； 於所述基底與所述隔離層上形成閘絕緣材料層； 於所述閘絕緣材料層上形成閘極材料層； 於所述p型區域中的所述閘極材料層中植入n型摻質以及於所述n型區域中的所述閘極材料層中植入p型摻質； 移除部分所述閘極材料層與部分所述閘絕緣材料層，以暴露出所述隔離層的頂面； 於所述閘極材料層與所述隔離層上形成導電材料層； 移除部分所述閘極材料層、部分所述閘絕緣材料層與所述導電材料層，以於所述p型區域中形成n型閘極以及於所述n型區域中形成p型閘極，以及於所述p型閘極、所述隔離層與所述n型閘極上形成導電層。
  6. 如申請專利範圍第5項所述的半導體裝置的製造方法，其中在將所述p型摻質與所述n型摻質植入所述閘極材料層中之後以及在移除部分所述閘極材料層與部分所述閘絕緣材料層之前，更包括進行熱製程。
  7. 如申請專利範圍第5項所述的半導體裝置的製造方法，其中所述導電材料層包括多晶矽層，且在形成所述導電材料層之後，更包括： 於所述p型區域中的所述多晶矽層中植入所述n型摻質以及於所述n型區域中的所述多晶矽層中植入所述p型摻質；以及 使至少一部分的經植入的所述多晶矽層轉變為金屬矽化物層。
  8. 如申請專利範圍第7項所述的半導體裝置的製造方法，其中在將所述p型摻質與所述n型摻質植入所述多晶矽層中之後以及在形成所述金屬矽化物層之前，更包括進行熱製程。
  9. 一種半導體裝置，包括： 基底，包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域，其中所述隔離結構突出所述基底的表面； n型閘極，配置於所述p型區域中的所述基底上； p型閘極，配置於所述n型區域中的所述基底上； 第一閘絕緣層，配置於所述p型閘極與所述基底之間以及所述p型閘極與所述隔離層之間； 第二閘絕緣層，配置於所述n型閘極與所述基底之間以及所述n型閘極與所述隔離層之間；以及 導電層，配置於所述p型閘極、所述隔離結構與所述n型閘極上。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述導電層的材料包括金屬矽化物。
  11. 如申請專利範圍第9項所述的半導體裝置，其中所述隔離結構突出所述基底的表面的高度介於40 nm至60 nm之間。
  12. 如申請專利範圍第9項所述的半導體裝置，其中所述p型閘極的頂面、所述隔離結構的頂面與所述n型閘極的頂面是共平面的。
  13. 一種半導體裝置的製造方法，包括： 提供基底，所述基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域，其中所述隔離結構突出所述基底的表面； 於所述基底與所述隔離結構上形成閘絕緣材料層； 於所述閘絕緣材料層上形成閘極材料層； 於所述p型區域中的所述閘極材料層中植入n型摻質以及於所述n型區域中的所述閘極材料層中植入p型摻質； 移除部分所述閘極材料層與部分所述閘絕緣材料層，以暴露出所述隔離結構的頂面，且於所述p型區域中形成n型閘極以及於所述n型區域中形成p型閘極；以及 於所述p型閘極、所述隔離結構與所述n型閘極上形成導電層。
  14. 如申請專利範圍第13項所述的半導體裝置的製造方法，其中在將所述p型摻質與所述n型摻質植入所述閘極材料層中之後以及在移除部分所述閘極材料層與部分所述閘絕緣材料層之前，更包括進行熱製程。
  15. 如申請專利範圍第13項所述的半導體裝置的製造方法，其中所述導電層的形成方法包括： 於所述p型閘極、所述隔離結構與所述n型閘極上形成多晶矽層； 於所述p型區域中的所述多晶矽層中植入所述n型摻質以及於所述n型區域中的所述多晶矽層中植入所述p型摻質；以及 使至少一部分的經植入的所述多晶矽層轉變為金屬矽化物層。
  16. 如申請專利範圍第15項所述的半導體裝置的製造方法，其中在將所述p型摻質與所述n型摻質植入所述多晶矽層中之後以及在形成所述金屬矽化物層之前，更包括進行熱製程。
  17. 如申請專利範圍第13項所述的半導體裝置的製造方法，其中所述隔離結構突出所述基底的表面的高度介於40 nm至60 nm之間。
  18. 一種半導體裝置，包括： 基底，包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域； n型閘極，配置於所述p型區域中的所述基底上； p型閘極，配置於所述n型區域中的所述基底上； 隔離層，配置於所述p型閘極與所述n型閘極之間的所述隔離結構上； 第一閘絕緣層，配置於所述p型閘極與所述基底之間； 第二閘絕緣層，配置於所述n型閘極與所述基底之間； 以及 導電層，配置於所述p型閘極的頂面與部分側壁上、所述隔離層的頂面上以及所述n型閘極的頂面與部分側壁上。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述導電層的材料包括金屬矽化物。
  20. 如申請專利範圍第18項所述的半導體裝置，其中所述隔離層包括多晶矽層以及位於所述多晶矽層與所述隔離結構之間的氧化物層。
  21. 如申請專利範圍第18項所述的半導體裝置，其中所述p型閘極的頂面與所述n型閘極的頂面高於所述隔離層的頂面。
  22. 一種半導體裝置的製造方法，包括： 提供基底，所述基底包括由配置於所述基底中的多個隔離結構所界定出的p型區域與n型區域； 於所述p型區域與所述n型區域之間的所述隔離結構上形成複合隔離層，其中所述複合隔離層包括依序堆疊於所述基底上的隔離層與罩幕層； 於所述基底與所述複合隔離層上形成閘絕緣材料層； 於所述閘絕緣材料層上形成閘極材料層； 於所述p型區域中的所述閘極材料層中植入n型摻質以及於所述n型區域中的所述閘極材料層中植入p型摻質； 移除部分所述閘極材料層與部分所述閘絕緣材料層，以暴露出所述罩幕層的頂面，且於所述p型區域中形成n型閘極以及於所述n型區域中形成p型閘極； 移除所述罩幕層； 至少移除部分位於所述p型閘極與所述隔離層之間以及位於所述n型閘極與所述隔離層之間的所述閘絕緣材料層，使得所述閘絕緣材料層的頂面低於所述隔離層的頂面；以及 於所述p型閘極、所述隔離層與所述n型閘極上形成導電層。
  23. 如申請專利範圍第22項所述的半導體裝置的製造方法，其中在將所述p型摻質與所述n型摻質植入所述閘極材料層中之後以及在移除部分所述閘極材料層與部分所述閘絕緣材料層之前，更包括進行熱製程。
  24. 如申請專利範圍第22項所述的半導體裝置的製造方法，其中所述導電層的形成方法包括進行金屬矽化物製程，以於所述p型閘極的頂面與部分側壁上、所述隔離層的頂面上以及所述n型閘極的頂面與部分側壁上形成金屬矽化物。
  25. 如申請專利範圍第22項所述的半導體裝置的製造方法，其中所述隔離層包括多晶矽層以及位於所述多晶矽層與所述隔離結構之間的氧化物層。
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