JP4673589B2 - 半導体装置およびその製造方法 - Google Patents
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Description
トランジスタを有するトランジスタ形成領域とその残余領域とを有する半導体基板と、
前記半導体基板における前記残余領域に、不純物が導入されて形成された導電層と、
前記残余領域の表面において前記導電層が複数箇所に渡って二次元的に規則的に露出するように、前記導電層の表層の一部に設けられた、複数の溝部と、
前記溝部と前記残余領域の表面に露出する前記導電層とを覆うように設けられた容量膜と、
前記容量膜上に設けられ、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極と、
前記トランジスタと前記容量素子との間に設けられたSTIと、を備え、
前記STIに最隣接しており、二次元的に規則的に露出するように設けられた前記導電層であって、前記導電層を介して前記STIに隣接する前記溝部の内部には、前記容量素子が形成されておらず、絶縁層が埋め込まれている、半導体装置が提供される。
こうした課題を解決するため、本発明に係る半導体装置においては、上記残余領域の表面に露出する導電層のうち、当該領域の縁部に隣接する部分を除く部分にのみ容量膜を設けている。換言すれば、残余領域の端部に位置する溝部を残して、その内部に位置する溝部に容量膜を設けている。形状の変動が生じやすい残余領域端部の溝部には容量膜を設けない構成としているため、容量膜の膜厚の均一性が向上し、この結果、容量値の均一性が高い容量素子を備える半導体装置が実現される。
半導体基板におけるトランジスタを有するトランジスタ形成領域の残余領域に、内部に絶縁層が設けられた、複数の溝部を形成する溝部形成工程と、
前記半導体基板における前記残余領域の表層に、不純物を導入することにより、前記溝部の深さよりも厚い導電層を形成する導電層形成工程と、
前記溝部の一部に設けられた前記絶縁層を除去する絶縁層除去工程と、
前記絶縁層除去工程において前記絶縁層が除去された前記溝部の一部と、前記残余領域の表面に露出する前記導電層とを覆うように、容量膜を形成する容量膜形成工程と、
前記容量膜上に、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極を形成する電極形成工程と、を含み、
前記溝部形成工程においては、前記導電層形成工程において形成される前記導電層が前記残余領域の表面において複数箇所に渡って二次元的に規則的に露出するように、前記溝部を形成し、
前記容量膜形成工程においては、前記トランジスタと前記容量素子との間にSTIが配置されかつ、前記STIに最隣接しており、二次元的に規則的に露出するように設けられた前記導電層であって、前記導電層を介して前記STIに隣接しており、絶縁層が埋め込まれている前記溝部の内部に、前記容量素子が形成されないように前記容量膜を形成する、半導体装置の製造方法が提供され得る。
10 半導体基板
20 残余領域
22 N型ウエル
23 拡散層
24 溝部
25 絶縁層
26 容量膜
28 上部電極
30 トランジスタ形成領域
32 P型ウエル
34 ソース・ドレイン領域
36 ゲート絶縁膜
38 ゲート電極
40 サイドウォール
42 層間窒化膜
52,54,56,58 コンタクト
60 層間絶縁膜
Claims (9)
- トランジスタを有するトランジスタ形成領域とその残余領域とを有する半導体基板と、
前記半導体基板における前記残余領域に、不純物が導入されて形成された導電層と、
前記残余領域の表面において前記導電層が複数箇所に渡って二次元的に規則的に露出するように、前記導電層の表層の一部に設けられた、複数の溝部と、
前記溝部と前記残余領域の表面に露出する前記導電層とを覆うように設けられた容量膜と、
前記容量膜上に設けられ、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極と、
前記トランジスタと前記容量素子との間に設けられたSTIと、を備え、
前記STIに最隣接しており、二次元的に規則的に露出するように設けられた前記導電層であって、前記導電層を介して前記STIに隣接する前記溝部の内部には、前記容量素子が形成されておらず、絶縁層が埋め込まれている、半導体装置。 - 請求項1に記載の半導体装置において、
前記上部電極は、ポリシリコンからなり、前記溝部上に設けられた部分が、前記残余領域の表面に露出する前記導電層上に設けられた部分に対して窪んでいる、半導体装置。 - 請求項2に記載の半導体装置において、
前記上部電極の厚みは、当該上部電極全体に渡って一定である、半導体装置。 - 請求項1〜3の何れか一項に記載の半導体装置において、
前記容量膜は、当該半導体装置の内部回路を構成するトランジスタのゲート絶縁膜に比して厚い、半導体装置。 - 請求項1〜4の何れか一項に記載の半導体装置において、
前記容量膜は、当該半導体装置の入出力回路を構成するトランジスタのゲート絶縁膜と、組成および厚みが同一である、半導体装置。 - 請求項1〜5の何れか一項に記載の半導体装置において、
前記STIに隣接する前記溝部の内部には、前記STIを構成する材料と同一の材料が埋め込まれている、半導体装置。 - 請求項1〜6の何れか一項に記載の半導体装置において、
前記STIの延在方向に沿って延在しており、前記STIに隣接する前記溝部において、前記延在方向に対して垂直方向の前記溝部の溝幅は、前記延在方向に対して垂直方向の前記STIの溝幅より小さい、半導体装置。 - 半導体基板におけるトランジスタを有するトランジスタ形成領域の残余領域に、内部に絶縁層が設けられた、複数の溝部を形成する溝部形成工程と、
前記半導体基板における前記残余領域の表層に、不純物を導入することにより、前記溝部の深さよりも厚い導電層を形成する導電層形成工程と、
前記溝部の一部に設けられた前記絶縁層を除去する絶縁層除去工程と、
前記絶縁層除去工程において前記絶縁層が除去された前記溝部の一部と、前記残余領域の表面に露出する前記導電層とを覆うように、容量膜を形成する容量膜形成工程と、
前記容量膜上に、前記容量膜を挟んで対向する前記導電層との間で容量素子を構成する上部電極を形成する電極形成工程と、を含み、
前記溝部形成工程においては、前記導電層形成工程において形成される前記導電層が前記残余領域の表面において複数箇所に渡って二次元的に規則的に露出するように、前記溝部を形成し、
前記容量膜形成工程においては、前記トランジスタと前記容量素子との間にSTIが配置されかつ、前記STIに最隣接しており、二次元的に規則的に露出するように設けられた前記導電層であって、前記導電層を介して前記STIに隣接しており、絶縁層が埋め込まれている前記溝部の内部に、前記容量素子が形成されないように前記容量膜を形成する、半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記容量膜形成工程は、当該半導体装置の入出力回路を構成するトランジスタのゲート絶縁膜を形成する工程と同一工程として実行する、半導体装置の製造方法。
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