JP2002083957A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は半導体装置に関し、高い集積度と安
定した品質の双方を容易に実現することを目的とする。 【解決手段】 ゲート電極１４の側面および底面を覆う
ゲート絶縁膜１２を備える。ゲート絶縁膜１２を介し
て、ゲート電極１４の両側に、１対のソースドレイン領
域１８を配置する。ゲート絶縁膜１２を介してゲート電
極１４の下側にチャネル領域１５を設ける。ゲート電極
１４の表面と、ソースドレイン領域１８の表面は、同一
の平面を形成している。
定した品質の双方を容易に実現することを目的とする。 【解決手段】 ゲート電極１４の側面および底面を覆う
ゲート絶縁膜１２を備える。ゲート絶縁膜１２を介し
て、ゲート電極１４の両側に、１対のソースドレイン領
域１８を配置する。ゲート絶縁膜１２を介してゲート電
極１４の下側にチャネル領域１５を設ける。ゲート電極
１４の表面と、ソースドレイン領域１８の表面は、同一
の平面を形成している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に、高い集積度と安定した品質
とを得る上で好適な構造を有する半導体装置およびその
製造方法に関する。
その製造方法に係り、特に、高い集積度と安定した品質
とを得る上で好適な構造を有する半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】図６は、従来の半導体装置が備えるトラ
ンジスタの断面図を示す。図６に示すトランジスタは、
Ｐ型ウェル１０を含むシリコン基板を備えている。Ｐ型
ウェル１０の表面には、ゲート絶縁膜１２が形成されて
いる。ゲート絶縁膜１２の上には、ポリシリコンで構成
されたゲート電極１４が形成されている。ゲート電極１
４の下には、Ｐ型不純物を低濃度で含有するチャネル領
域１５が形成されている。また、ゲート電極１４の側面
には、SiNで構成されたサイドウォール１６が形成され
ている。
ンジスタの断面図を示す。図６に示すトランジスタは、
Ｐ型ウェル１０を含むシリコン基板を備えている。Ｐ型
ウェル１０の表面には、ゲート絶縁膜１２が形成されて
いる。ゲート絶縁膜１２の上には、ポリシリコンで構成
されたゲート電極１４が形成されている。ゲート電極１
４の下には、Ｐ型不純物を低濃度で含有するチャネル領
域１５が形成されている。また、ゲート電極１４の側面
には、SiNで構成されたサイドウォール１６が形成され
ている。
【０００３】Ｐ型ウェル１０には、ＬＤＤ（Lightly Do
ped Drain）構造のソースドレイン領域１８が形成され
ている。ソースドレイン領域１８は、Ｎ型不純物を低い
濃度で含む低濃度Ｎ型領域２０と、Ｎ型不純物を高い濃
度で含む高濃度Ｎ型領域２２とが含まれている。
ped Drain）構造のソースドレイン領域１８が形成され
ている。ソースドレイン領域１８は、Ｎ型不純物を低い
濃度で含む低濃度Ｎ型領域２０と、Ｎ型不純物を高い濃
度で含む高濃度Ｎ型領域２２とが含まれている。
【０００４】低濃度Ｎ型領域２０は、ゲート絶縁膜１２
の上にゲート電極１４が形成された後、それらの上から
Ｎ型不純物を注入することにより形成される。また、高
濃度Ｎ型領域２２は、ゲート電極１４の側面にサイドウ
ォール１６が形成された後、ゲート絶縁膜１２の上から
Ｎ型不純物を注入することにより形成される。トランジ
スタの製造工程では、上記の如くＰ型ウェルに不純物が
注入された後、その不純物を活性化させるため、シリコ
ン基板の全体に所定の熱処理が施される。
の上にゲート電極１４が形成された後、それらの上から
Ｎ型不純物を注入することにより形成される。また、高
濃度Ｎ型領域２２は、ゲート電極１４の側面にサイドウ
ォール１６が形成された後、ゲート絶縁膜１２の上から
Ｎ型不純物を注入することにより形成される。トランジ
スタの製造工程では、上記の如くＰ型ウェルに不純物が
注入された後、その不純物を活性化させるため、シリコ
ン基板の全体に所定の熱処理が施される。
【０００５】上記の熱処理の後、ゲート電極１４やサイ
ドウォール１６を覆う層間絶縁膜２４が形成される。更
に、層間絶縁膜２４にコンタクトホールが形成され、そ
の中に所望のコンタクトプラグ２６が形成されることに
より図６に示す構造が形成される。
ドウォール１６を覆う層間絶縁膜２４が形成される。更
に、層間絶縁膜２４にコンタクトホールが形成され、そ
の中に所望のコンタクトプラグ２６が形成されることに
より図６に示す構造が形成される。
【０００６】
【発明が解決しようとする課題】上述の如く、従来の半
導体装置は、ソースドレイン領域１８を含む層の上にゲ
ート電極１４を備えている。つまり、従来の半導体装置
において、ゲート電極１４およびサイドウォール１６
は、ソースドレイン領域１８を含む層より上方に突出し
ている。この場合、隣接するゲート電極１４の間は、層
間絶縁膜２０によって埋め込むことが必要である。
導体装置は、ソースドレイン領域１８を含む層の上にゲ
ート電極１４を備えている。つまり、従来の半導体装置
において、ゲート電極１４およびサイドウォール１６
は、ソースドレイン領域１８を含む層より上方に突出し
ている。この場合、隣接するゲート電極１４の間は、層
間絶縁膜２０によって埋め込むことが必要である。
【０００７】しかし、半導体装置の集積度が高くなるに
連れて、隣接するゲート電極１４の間を層間絶縁膜２０
で埋め込むことが困難となっている。この点、従来の半
導体装置の構造は、集積度が高まるに連れて安定した品
質の確保が困難になるという問題を有していた。
連れて、隣接するゲート電極１４の間を層間絶縁膜２０
で埋め込むことが困難となっている。この点、従来の半
導体装置の構造は、集積度が高まるに連れて安定した品
質の確保が困難になるという問題を有していた。
【０００８】また、従来の半導体装置の製造方法では、
上記の如く、ゲート絶縁膜１２やゲート電極１４が形成
された後に、不純物の活性化を目的とする熱処理が実行
される。この場合、その熱処理の影響で、ゲート絶縁膜
１２やゲート電極１４の特性が劣化することがある。従
来の半導体装置の構造、およびその製造方法は、その点
においても安定した品質を確保する上で問題を有してい
た。
上記の如く、ゲート絶縁膜１２やゲート電極１４が形成
された後に、不純物の活性化を目的とする熱処理が実行
される。この場合、その熱処理の影響で、ゲート絶縁膜
１２やゲート電極１４の特性が劣化することがある。従
来の半導体装置の構造、およびその製造方法は、その点
においても安定した品質を確保する上で問題を有してい
た。
【０００９】本発明は、上記のような課題を解決するた
めになされたもので、高い集積度と安定した品質の双方
を容易に実現する上で好適な構造を有する半導体装置を
提供することを第１の目的とする。また、本発明は、高
い集積度が要求される状況下でも品質の安定した半導体
装置を製造することのできる半導体装置の製造方法を提
供することを第２の目的とする。
めになされたもので、高い集積度と安定した品質の双方
を容易に実現する上で好適な構造を有する半導体装置を
提供することを第１の目的とする。また、本発明は、高
い集積度が要求される状況下でも品質の安定した半導体
装置を製造することのできる半導体装置の製造方法を提
供することを第２の目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
ＭＯＳＦＥＴを含む半導体装置であって、ゲート電極
と、前記ゲート電極の側面および底面を覆うゲート絶縁
膜と、前記ゲート絶縁膜を介して前記ゲート電極の両側
に配置される１対のソースドレイン領域と、前記ゲート
絶縁膜を介して前記ゲート電極の下側に配置されるチャ
ネル領域を備え、前記ゲート電極の表面と、前記ソース
ドレイン領域の表面は、同一の平面を形成していること
を特徴とするものである。
ＭＯＳＦＥＴを含む半導体装置であって、ゲート電極
と、前記ゲート電極の側面および底面を覆うゲート絶縁
膜と、前記ゲート絶縁膜を介して前記ゲート電極の両側
に配置される１対のソースドレイン領域と、前記ゲート
絶縁膜を介して前記ゲート電極の下側に配置されるチャ
ネル領域を備え、前記ゲート電極の表面と、前記ソース
ドレイン領域の表面は、同一の平面を形成していること
を特徴とするものである。
【００１１】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記ソースドレイン領域は、不純物
を低濃度で含有する低濃度不純物領域と、不純物を高濃
度で含有し前記低濃度不純物領域の上に形成される高濃
度不純物領域とを備えることを特徴とするものである。
導体装置であって、前記ソースドレイン領域は、不純物
を低濃度で含有する低濃度不純物領域と、不純物を高濃
度で含有し前記低濃度不純物領域の上に形成される高濃
度不純物領域とを備えることを特徴とするものである。
【００１２】請求項３記載の発明は、請求項１または２
記載の半導体装置であって、前記ゲート絶縁膜の底面の
位置と前記ソースドレイン領域の底面の位置とが一致し
ていることを特徴とするものである。
記載の半導体装置であって、前記ゲート絶縁膜の底面の
位置と前記ソースドレイン領域の底面の位置とが一致し
ていることを特徴とするものである。
【００１３】請求項４記載の発明は、請求項１乃至３の
何れか１項記載の半導体装置であって、前記ゲート絶縁
膜は、シリコン酸化膜に比して誘電率の高い高誘電体材
料で構成されていることを特徴とするものである。
何れか１項記載の半導体装置であって、前記ゲート絶縁
膜は、シリコン酸化膜に比して誘電率の高い高誘電体材
料で構成されていることを特徴とするものである。
【００１４】請求項５記載の発明は、請求項１乃至４の
何れか１項記載の半導体装置であって、前記ゲート電極
は、メタル材料で構成されていることを特徴とするもの
である。
何れか１項記載の半導体装置であって、前記ゲート電極
は、メタル材料で構成されていることを特徴とするもの
である。
【００１５】請求項６記載の発明は、請求項１乃至５の
何れか１項記載の半導体装置であって、シリコン窒化膜
を含み、前記ゲート電極の側面と前記ソースドレイン領
域の側面との間に介在するサイドウォールを備えること
を特徴とするものである。
何れか１項記載の半導体装置であって、シリコン窒化膜
を含み、前記ゲート電極の側面と前記ソースドレイン領
域の側面との間に介在するサイドウォールを備えること
を特徴とするものである。
【００１６】請求項７記載の発明は、半導体装置の製造
方法であって、シリコン基板に第１導電型不純物を注入
して第１型ウェルを形成するステップと、前記第１型ウ
ェルに所定の深さで第２導電型不純物を注入してソース
ドレイン領域を形成するステップと、前記ソースドレイ
ン領域の一部を含む所定部位を除去することにより、前
記第１型ウェルに、一対のソースドレイン領域に挟まれ
た溝を形成するステップと、前記溝の壁面、および前記
溝の底部に露出する前記第１型ウェルの表面が覆われる
ようにゲート絶縁膜を形成するステップと、前記ゲート
絶縁膜で覆われた溝の中に導電材料を埋め込むステップ
と、前記導電材料のうち、前記溝からはみ出す部分を除
去して前記溝の中にゲート電極を形成するステップと、
前記ソースドレイン領域および前記ゲート電極が属する
層の上に配線層を形成するステップと、を含むことを特
徴とするものである。
方法であって、シリコン基板に第１導電型不純物を注入
して第１型ウェルを形成するステップと、前記第１型ウ
ェルに所定の深さで第２導電型不純物を注入してソース
ドレイン領域を形成するステップと、前記ソースドレイ
ン領域の一部を含む所定部位を除去することにより、前
記第１型ウェルに、一対のソースドレイン領域に挟まれ
た溝を形成するステップと、前記溝の壁面、および前記
溝の底部に露出する前記第１型ウェルの表面が覆われる
ようにゲート絶縁膜を形成するステップと、前記ゲート
絶縁膜で覆われた溝の中に導電材料を埋め込むステップ
と、前記導電材料のうち、前記溝からはみ出す部分を除
去して前記溝の中にゲート電極を形成するステップと、
前記ソースドレイン領域および前記ゲート電極が属する
層の上に配線層を形成するステップと、を含むことを特
徴とするものである。
【００１７】請求項８記載の発明は、半導体装置の製造
方法であって、シリコン基板に第１導電型不純物を注入
して第１型ウェルを形成するステップと、前記第１型ウ
ェルに所定の深さで第２導電型不純物を注入してソース
ドレイン領域を形成するステップと、前記ソースドレイ
ン領域の一部を含む所定部位を除去することにより、前
記第１型ウェルに、一対のソースドレイン領域に挟まれ
た溝を形成するステップと、シリコン窒化膜を含み、前
記溝の側壁を覆うサイドウォールを形成するステップ
と、前記溝の底部に露出する前記第１型ウェルの表面が
覆われるようにゲート絶縁膜を形成するステップと、前
記サイドウォールおよび前記ゲート絶縁膜で覆われた溝
の中に導電材料を埋め込むステップと、前記導電材料の
うち、前記溝からはみ出す部分を除去して前記溝の中に
ゲート電極を形成するステップと、前記ソースドレイン
領域および前記ゲート電極が属する層の上に配線層を形
成するステップと、を含むことを特徴とするものであ
る。
方法であって、シリコン基板に第１導電型不純物を注入
して第１型ウェルを形成するステップと、前記第１型ウ
ェルに所定の深さで第２導電型不純物を注入してソース
ドレイン領域を形成するステップと、前記ソースドレイ
ン領域の一部を含む所定部位を除去することにより、前
記第１型ウェルに、一対のソースドレイン領域に挟まれ
た溝を形成するステップと、シリコン窒化膜を含み、前
記溝の側壁を覆うサイドウォールを形成するステップ
と、前記溝の底部に露出する前記第１型ウェルの表面が
覆われるようにゲート絶縁膜を形成するステップと、前
記サイドウォールおよび前記ゲート絶縁膜で覆われた溝
の中に導電材料を埋め込むステップと、前記導電材料の
うち、前記溝からはみ出す部分を除去して前記溝の中に
ゲート電極を形成するステップと、前記ソースドレイン
領域および前記ゲート電極が属する層の上に配線層を形
成するステップと、を含むことを特徴とするものであ
る。
【００１８】請求項９記載の発明は、請求項７または８
記載の半導体装置の製造方法であって、前記導電材料の
うち前記溝からはみ出す部分を除去するステップは、前
記ゲート電極の表面と前記ソースドレイン領域の表面と
が平坦となるまで前記導電材料をエッチバックするステ
ップを含むことを特徴とするものである。
記載の半導体装置の製造方法であって、前記導電材料の
うち前記溝からはみ出す部分を除去するステップは、前
記ゲート電極の表面と前記ソースドレイン領域の表面と
が平坦となるまで前記導電材料をエッチバックするステ
ップを含むことを特徴とするものである。
【００１９】請求項１０記載の発明は、請求項７または
８記載の半導体装置の製造方法であって、前記導電材料
のうち前記溝からはみ出す部分を除去するステップは、
前記ゲート電極の表面と前記ソースドレイン領域の表面
とが平坦となるまで前記導電材料をＣＭＰにより除去す
るステップを含むことを特徴とするものである。
８記載の半導体装置の製造方法であって、前記導電材料
のうち前記溝からはみ出す部分を除去するステップは、
前記ゲート電極の表面と前記ソースドレイン領域の表面
とが平坦となるまで前記導電材料をＣＭＰにより除去す
るステップを含むことを特徴とするものである。
【００２０】請求項１１記載の発明は、請求項７乃至１
０の何れか１項記載の半導体装置の製造方法であって、
前記ソースドレイン領域を形成するステップは、前記第
１型ウェルに、前記第２導電型不純物を、第１の深さお
よび第１の濃度で注入することにより低濃度不純物領域
を形成するステップと、前記第１型ウェルに、前記第１
の深さより浅い第２の深さで前記第２導電型不純物を注
入することにより、前記低濃度不純物領域の上層に高濃
度不純物領域を形成するステップと、を含むことを特徴
とするものである。
０の何れか１項記載の半導体装置の製造方法であって、
前記ソースドレイン領域を形成するステップは、前記第
１型ウェルに、前記第２導電型不純物を、第１の深さお
よび第１の濃度で注入することにより低濃度不純物領域
を形成するステップと、前記第１型ウェルに、前記第１
の深さより浅い第２の深さで前記第２導電型不純物を注
入することにより、前記低濃度不純物領域の上層に高濃
度不純物領域を形成するステップと、を含むことを特徴
とするものである。
【００２１】請求項１２記載の発明は、請求項７乃至１
１の何れか１項記載の半導体装置の製造方法であって、
前記溝は、その底面の位置が、前記ソースドレイン領域
の底面の位置と一致するように形成されることを特徴と
するものである。
１の何れか１項記載の半導体装置の製造方法であって、
前記溝は、その底面の位置が、前記ソースドレイン領域
の底面の位置と一致するように形成されることを特徴と
するものである。
【００２２】請求項１３記載の発明は、請求項７乃至１
２の何れか１項記載の半導体装置の製造方法であって、
前記ゲート絶縁膜は、シリコン酸化膜に比して誘電率の
高い高誘電体材料で構成されることを特徴とするもので
ある。
２の何れか１項記載の半導体装置の製造方法であって、
前記ゲート絶縁膜は、シリコン酸化膜に比して誘電率の
高い高誘電体材料で構成されることを特徴とするもので
ある。
【００２３】請求項１４記載の発明は、請求項７乃至１
３の何れか１項記載の半導体装置の製造方法であって、
前記ゲート電極は、メタル材料で構成されることを特徴
とするものである。
３の何れか１項記載の半導体装置の製造方法であって、
前記ゲート電極は、メタル材料で構成されることを特徴
とするものである。
【００２４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００２５】実施の形態１．図１は、本発明の実施の形
態１の半導体装置が備えるＭＯＳＦＥＴの断面図を示
す。図１に示すＭＯＳＦＥＴは、Ｐ型ウェル１０を含む
シリコン基板を備えている。Ｐ型ウェル１０には、Ｎ型
不純物を低い濃度で含む低濃度Ｎ型領域２０と、Ｎ型不
純物を高い濃度で含む高濃度Ｎ型領域２２とからなるソ
ースドレイン領域１８が形成されている。本実施形態に
おいて、低濃度Ｎ型領域２０はソースドレイン領域１８
の下層部分に形成され、また、高濃度Ｎ型領域２２は低
濃度Ｎ型領域２０の上層に形成されている。
態１の半導体装置が備えるＭＯＳＦＥＴの断面図を示
す。図１に示すＭＯＳＦＥＴは、Ｐ型ウェル１０を含む
シリコン基板を備えている。Ｐ型ウェル１０には、Ｎ型
不純物を低い濃度で含む低濃度Ｎ型領域２０と、Ｎ型不
純物を高い濃度で含む高濃度Ｎ型領域２２とからなるソ
ースドレイン領域１８が形成されている。本実施形態に
おいて、低濃度Ｎ型領域２０はソースドレイン領域１８
の下層部分に形成され、また、高濃度Ｎ型領域２２は低
濃度Ｎ型領域２０の上層に形成されている。
【００２６】Ｐ型ウェル１０には、また、２つのソース
ドレイン領域１８に挟まれる位置に、ソースドレイン領
域１８と同じ深さの溝が形成されている。その溝の下に
は、Ｐ型不純物を低濃度で含有するチャネル領域１５が
形成されている。また、その溝の中には、ソースドレイ
ン領域１８の側面およびチャネル領域１５の表面を覆う
ゲート絶縁膜１２、およびポリシリコンからなるゲート
電極１４が形成されている。本実施形態において、ゲー
ト絶縁膜１２およびゲート電極１４は、その表面がソー
スドレイン領域１８の表面と同一面を成すように形成さ
れている。つまり、ゲート絶縁膜１２およびゲート電極
１４は、ソースドレイン領域１８の表面から突出しない
ようにＰ型ウェル１０の中に埋め込まれている。
ドレイン領域１８に挟まれる位置に、ソースドレイン領
域１８と同じ深さの溝が形成されている。その溝の下に
は、Ｐ型不純物を低濃度で含有するチャネル領域１５が
形成されている。また、その溝の中には、ソースドレイ
ン領域１８の側面およびチャネル領域１５の表面を覆う
ゲート絶縁膜１２、およびポリシリコンからなるゲート
電極１４が形成されている。本実施形態において、ゲー
ト絶縁膜１２およびゲート電極１４は、その表面がソー
スドレイン領域１８の表面と同一面を成すように形成さ
れている。つまり、ゲート絶縁膜１２およびゲート電極
１４は、ソースドレイン領域１８の表面から突出しない
ようにＰ型ウェル１０の中に埋め込まれている。
【００２７】Ｐ型ウェル１０の上層には、Ｐ型ウェル１
０の全面においてほぼ均一な膜厚を有する層間絶縁膜２
４が形成されている。また、層間絶縁膜２４には複数の
コンタクトホールが形成されており、それらの中に、ソ
ースドレイン領域１８、ゲート電極１４、およびＰ型ウ
ェル１０のそれぞれに通じるコンタクトプラグ２６が形
成されている。
０の全面においてほぼ均一な膜厚を有する層間絶縁膜２
４が形成されている。また、層間絶縁膜２４には複数の
コンタクトホールが形成されており、それらの中に、ソ
ースドレイン領域１８、ゲート電極１４、およびＰ型ウ
ェル１０のそれぞれに通じるコンタクトプラグ２６が形
成されている。
【００２８】次に、図２および図３を参照して、本実施
形態のＭＯＳＦＥＴの製造方法について説明する。図２
は、図１に示すＭＯＳＦＥＴの製造過程において、以下
に説明するステップ１〜５の処理が実行されることによ
り形成される状態の断面図を示す。
形態のＭＯＳＦＥＴの製造方法について説明する。図２
は、図１に示すＭＯＳＦＥＴの製造過程において、以下
に説明するステップ１〜５の処理が実行されることによ
り形成される状態の断面図を示す。
【００２９】（ステップ１）本実施形態の製造方法で
は、先ず、個々のＭＯＳＦＥＴに対応する活性領域を区
分するため、図示しないSTI(Shallow Trench Isolatio
n)をシリコン基板上に形成する。 （ステップ２）STIにより区分された活性領域にＰ型不
純物が注入してＰ型ウェル１０を形成する。 （ステップ３）Ｐ型ウェル１０の所定領域、すなわち、
ソースドレイン領域１８を形成すべき領域に、第１の深
さでＮ型不純物を注入して低濃度Ｎ型領域２０を形成す
る。 （ステップ４）次いで、低濃度Ｎ型領域２０に、第１の
深さより浅い第２の深さでＮ型不純物を注入して、高濃
度Ｎ型領域２２を形成する。 （ステップ５）Ｐ型ウェル１０の所定領域に、低濃度Ｎ
型領域２０の底面位置と同じ深さになるように、異方性
エッチングによってゲート電極１４を埋め込むための溝
３０を形成する。
は、先ず、個々のＭＯＳＦＥＴに対応する活性領域を区
分するため、図示しないSTI(Shallow Trench Isolatio
n)をシリコン基板上に形成する。 （ステップ２）STIにより区分された活性領域にＰ型不
純物が注入してＰ型ウェル１０を形成する。 （ステップ３）Ｐ型ウェル１０の所定領域、すなわち、
ソースドレイン領域１８を形成すべき領域に、第１の深
さでＮ型不純物を注入して低濃度Ｎ型領域２０を形成す
る。 （ステップ４）次いで、低濃度Ｎ型領域２０に、第１の
深さより浅い第２の深さでＮ型不純物を注入して、高濃
度Ｎ型領域２２を形成する。 （ステップ５）Ｐ型ウェル１０の所定領域に、低濃度Ｎ
型領域２０の底面位置と同じ深さになるように、異方性
エッチングによってゲート電極１４を埋め込むための溝
３０を形成する。
【００３０】上記の処理に次いで、以下に説明するステ
ップ６〜１２の処理が実行されることにより図３に示す
状態が形成される。 （ステップ６）シリコン基板に所定の熱処理を施して、
その全面に１０ｎｍ程度の膜厚で図示しないパッド酸化
膜を形成する。 （ステップ７）パッド酸化膜の上から溝３０の中にＰ型
不純物を注入してチャネル領域１５を形成する。 （ステップ８）ＨＦを用いたウェットエッチングによっ
て上記のパッド酸化膜を除去し、更にシリコン基板の表
面を洗浄する。
ップ６〜１２の処理が実行されることにより図３に示す
状態が形成される。 （ステップ６）シリコン基板に所定の熱処理を施して、
その全面に１０ｎｍ程度の膜厚で図示しないパッド酸化
膜を形成する。 （ステップ７）パッド酸化膜の上から溝３０の中にＰ型
不純物を注入してチャネル領域１５を形成する。 （ステップ８）ＨＦを用いたウェットエッチングによっ
て上記のパッド酸化膜を除去し、更にシリコン基板の表
面を洗浄する。
【００３１】（ステップ９）ソースドレイン領域１８お
よびチャネル領域１５に注入されている不純物を活性化
させるために必要な熱処理を行う。尚、この熱処理は、
ゲート絶縁膜１２およびゲート電極１４が形成される以
前であれば、他のタイミングで行ってもよい。このよう
に、本実施形態では、ゲート絶縁膜１２およびゲート電
極１４が形成される以前に、ソースドレイン領域１８お
よびチャネル領域１５に注入された不純物を活性化させ
るための熱処理を終了させることができる。
よびチャネル領域１５に注入されている不純物を活性化
させるために必要な熱処理を行う。尚、この熱処理は、
ゲート絶縁膜１２およびゲート電極１４が形成される以
前であれば、他のタイミングで行ってもよい。このよう
に、本実施形態では、ゲート絶縁膜１２およびゲート電
極１４が形成される以前に、ソースドレイン領域１８お
よびチャネル領域１５に注入された不純物を活性化させ
るための熱処理を終了させることができる。
【００３２】（ステップ１０）上述した一連の処理に次
いで、シリコン基板の全面に、ゲート絶縁膜１２となる
べきシリコン酸化膜３２を形成する。 （ステップ１１）次に、シリコン基板の全面に、溝３０
が埋め込まれるようにポリシリコン３４を堆積する。
いで、シリコン基板の全面に、ゲート絶縁膜１２となる
べきシリコン酸化膜３２を形成する。 （ステップ１１）次に、シリコン基板の全面に、溝３０
が埋め込まれるようにポリシリコン３４を堆積する。
【００３３】以後、以下に説明するステップ１２〜１５
の処理が実行されることにより、図１に示す状態が実現
される。 （ステップ１２）シリコン基板上に堆積されたポリシリ
コン３４およびシリコン酸化膜３２を、溝３０の内部を
除き、エッチバックによって除去する。その結果、溝３
０の中に、ソースドレイン領域１８と同一面を成すゲー
ト絶縁膜１２およびゲート電極１４が形成される。 （ステップ１３）ＣＶＤ法により、シリコン基板の上に
層間絶縁膜２４を堆積させる。 （ステップ１４）層間絶縁膜２４に、ソースドレイン領
域１８、ゲート電極１４、およびＰ型ウェル１０に通じ
るコンタクトホールを形成する。 （ステップ１５）コンタクトホールの内部にタングステ
ンなどのメタル材料を埋め込んでコンタクトプラグ２６
を形成する。
の処理が実行されることにより、図１に示す状態が実現
される。 （ステップ１２）シリコン基板上に堆積されたポリシリ
コン３４およびシリコン酸化膜３２を、溝３０の内部を
除き、エッチバックによって除去する。その結果、溝３
０の中に、ソースドレイン領域１８と同一面を成すゲー
ト絶縁膜１２およびゲート電極１４が形成される。 （ステップ１３）ＣＶＤ法により、シリコン基板の上に
層間絶縁膜２４を堆積させる。 （ステップ１４）層間絶縁膜２４に、ソースドレイン領
域１８、ゲート電極１４、およびＰ型ウェル１０に通じ
るコンタクトホールを形成する。 （ステップ１５）コンタクトホールの内部にタングステ
ンなどのメタル材料を埋め込んでコンタクトプラグ２６
を形成する。
【００３４】上述の如く、本実施形態の半導体装置の構
造、およびその製造方法によれば、ゲート絶縁膜１２お
よびゲート電極１４に、高温の熱負荷がかかるのを防ぐ
ことができる。従って、その構造および製造方法によれ
ば、熱負荷に起因するゲート絶縁膜１２等の劣化を防止
して、品質の安定した半導体装置を実現することができ
る。
造、およびその製造方法によれば、ゲート絶縁膜１２お
よびゲート電極１４に、高温の熱負荷がかかるのを防ぐ
ことができる。従って、その構造および製造方法によれ
ば、熱負荷に起因するゲート絶縁膜１２等の劣化を防止
して、品質の安定した半導体装置を実現することができ
る。
【００３５】また、本実施形態の半導体装置の構造、お
よびその製造方法によれば、ゲート電極１４の表面とソ
ースドレイン領域１８の表面とを同一面とすることがで
きる。この場合、層間絶縁膜２４は平坦な面上に堆積さ
れることとなり、ＭＯＳＦＥＴが高い集積度を有してい
ても、容易に適正な状態を実現することができる。従っ
て、本実施形態の構造および製造方法によれば、半導体
装置が高い集積度を有する場合にも、安定した品質を容
易に確保することができる。
よびその製造方法によれば、ゲート電極１４の表面とソ
ースドレイン領域１８の表面とを同一面とすることがで
きる。この場合、層間絶縁膜２４は平坦な面上に堆積さ
れることとなり、ＭＯＳＦＥＴが高い集積度を有してい
ても、容易に適正な状態を実現することができる。従っ
て、本実施形態の構造および製造方法によれば、半導体
装置が高い集積度を有する場合にも、安定した品質を容
易に確保することができる。
【００３６】ところで、上述した実施の形態１の製造方
法では、ポリシリコン３４およびシリコン酸化膜３２を
全面エッチバックすることによりゲート絶縁膜１２およ
びゲート電極１４を形成することとしているが、それら
の形成方法はこれに限定されるものではない。すなわ
ち、ゲート絶縁膜１２やゲート電極１４は、ポリシリコ
ン３４やシリコン酸化膜３２をＣＭＰで除去することに
より形成してもよい。
法では、ポリシリコン３４およびシリコン酸化膜３２を
全面エッチバックすることによりゲート絶縁膜１２およ
びゲート電極１４を形成することとしているが、それら
の形成方法はこれに限定されるものではない。すなわ
ち、ゲート絶縁膜１２やゲート電極１４は、ポリシリコ
ン３４やシリコン酸化膜３２をＣＭＰで除去することに
より形成してもよい。
【００３７】また、上述した実施の形態１では、ゲート
絶縁膜１２をシリコン酸化物（SiO2）で構成することと
しているが、ゲート絶縁膜１２の材質はこれに限定され
るものではない。すなわち、本実施形態では、ゲート絶
縁膜１２に高温の熱が加わらないため、その材質とし
て、SiO2に比して誘電率の高い材料、例えばAl2O3やZrO
2などを用いることもできる。この場合、シリコン酸化
物が用いられる場合に比して、更に高品質なゲート絶縁
膜１２を形成することができる。
絶縁膜１２をシリコン酸化物（SiO2）で構成することと
しているが、ゲート絶縁膜１２の材質はこれに限定され
るものではない。すなわち、本実施形態では、ゲート絶
縁膜１２に高温の熱が加わらないため、その材質とし
て、SiO2に比して誘電率の高い材料、例えばAl2O3やZrO
2などを用いることもできる。この場合、シリコン酸化
物が用いられる場合に比して、更に高品質なゲート絶縁
膜１２を形成することができる。
【００３８】また、上述した実施の形態１では、ゲート
電極１４をポリシリコンで構成することとしているが、
本発明はこれに限定されるものではない。すなわち、図
４に示すように、ゲート絶縁膜１２を高誘電率材料（Zr
O2）で構成し、更に、ゲート電極１４をタングステンな
どのメタル材料で構成することとしてもよい。本実施形
態では、ゲート電極１４に高温の熱が加わらないため、
図４に示す構成を採用することで、高品質なゲート電極
１４を実現することができる。
電極１４をポリシリコンで構成することとしているが、
本発明はこれに限定されるものではない。すなわち、図
４に示すように、ゲート絶縁膜１２を高誘電率材料（Zr
O2）で構成し、更に、ゲート電極１４をタングステンな
どのメタル材料で構成することとしてもよい。本実施形
態では、ゲート電極１４に高温の熱が加わらないため、
図４に示す構成を採用することで、高品質なゲート電極
１４を実現することができる。
【００３９】次に、図５を参照して、本発明の実施の形
態２について説明する。図５は、本実施形態の半導体装
置が備えるＭＯＳＦＥＴの断面図を示す。図５に示すよ
うに、本実施形態のＭＯＳＦＥＴは、ゲート電極１４と
ソースドレイン領域１８との境界部にサイドウォール４
０を備え、ゲート電極１４の底部にのみゲート酸化膜１
２を備えている。サイドウォール４０は、シリコン窒化
膜(SiN)とパッド酸化膜（SiO2）の積層膜である。
態２について説明する。図５は、本実施形態の半導体装
置が備えるＭＯＳＦＥＴの断面図を示す。図５に示すよ
うに、本実施形態のＭＯＳＦＥＴは、ゲート電極１４と
ソースドレイン領域１８との境界部にサイドウォール４
０を備え、ゲート電極１４の底部にのみゲート酸化膜１
２を備えている。サイドウォール４０は、シリコン窒化
膜(SiN)とパッド酸化膜（SiO2）の積層膜である。
【００４０】本実施形態のＭＯＳＦＥＴは、以下に示す
手順で製造することができる。 （ステップ１〜５）実施の形態１におけるステップ１〜
５の処理により図２に示す状態を形成する。 （ステップ６、７）実施の形態１におけるステップ６お
よび７の処理により、１０ｎｍ程度のパッド酸化膜（図
示せず）と、図３に示すチャネル領域１５とを形成す
る。 （ステップ９）ソースドレイン領域１８およびチャネル
領域１５に注入されている不純物を活性化させるために
必要な熱処理を行う。尚、この熱処理は、実施の形態１
の場合と同様に、ゲート絶縁膜１２およびゲート電極１
４が形成される以前であれば、他のタイミングで行って
もよい。
手順で製造することができる。 （ステップ１〜５）実施の形態１におけるステップ１〜
５の処理により図２に示す状態を形成する。 （ステップ６、７）実施の形態１におけるステップ６お
よび７の処理により、１０ｎｍ程度のパッド酸化膜（図
示せず）と、図３に示すチャネル領域１５とを形成す
る。 （ステップ９）ソースドレイン領域１８およびチャネル
領域１５に注入されている不純物を活性化させるために
必要な熱処理を行う。尚、この熱処理は、実施の形態１
の場合と同様に、ゲート絶縁膜１２およびゲート電極１
４が形成される以前であれば、他のタイミングで行って
もよい。
【００４１】（ステップ２０）シリコン基板の全面に、
パッド酸化膜と重ねて、ＣＶＤ法によりシリコン窒化膜
を堆積させる。 （ステップ２１）異方性エッチングにより、溝３０の側
面を覆う部分を除き、そのシリコン窒化膜とパッド酸化
膜とを除去する。その結果、図５に示すサイドウォール
４０が形成される。 （ステップ２２）ＣＶＤ法により、或いは熱酸化法によ
り、溝３０の底部に露出しているＰ型ウェル１０の表面
にゲート酸化膜１２を形成する。 （ステップ１１〜１５）以後、実施の形態１の場合と同
様の手順でゲート電極１４やコンタクトプラグ２６を形
成して、図５に示す状態を実現する。
パッド酸化膜と重ねて、ＣＶＤ法によりシリコン窒化膜
を堆積させる。 （ステップ２１）異方性エッチングにより、溝３０の側
面を覆う部分を除き、そのシリコン窒化膜とパッド酸化
膜とを除去する。その結果、図５に示すサイドウォール
４０が形成される。 （ステップ２２）ＣＶＤ法により、或いは熱酸化法によ
り、溝３０の底部に露出しているＰ型ウェル１０の表面
にゲート酸化膜１２を形成する。 （ステップ１１〜１５）以後、実施の形態１の場合と同
様の手順でゲート電極１４やコンタクトプラグ２６を形
成して、図５に示す状態を実現する。
【００４２】上述の如く、本実施形態においては、ゲー
ト電極１４とソースドレイン領域１８の間にシリコン窒
化膜を含むサイドウォール４０を介在させることができ
る。この場合、ソースドレイン領域にゲート電位が与え
る影響を小さくすることができ、トランジスタの電気特
性を安定化させることができる。
ト電極１４とソースドレイン領域１８の間にシリコン窒
化膜を含むサイドウォール４０を介在させることができ
る。この場合、ソースドレイン領域にゲート電位が与え
る影響を小さくすることができ、トランジスタの電気特
性を安定化させることができる。
【００４３】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
または７記載の発明によれば、ソースドレイン領域を形
成した後にゲート絶縁膜およびゲート電極を形成するこ
とができる。従って、本実施形態によれば、ゲート絶縁
膜やゲート電極に高熱が加わるのを防止し、品質の安定
した半導体装置を実現することができる。更に、本発明
によれば、ゲート電極の表面とソースドレイン領域の表
面とが平坦となるため、高い集積度が要求される場合で
も、それらの上に品質の安定した配線層を実現すること
ができる。
ているので、以下に示すような効果を奏する。請求項１
または７記載の発明によれば、ソースドレイン領域を形
成した後にゲート絶縁膜およびゲート電極を形成するこ
とができる。従って、本実施形態によれば、ゲート絶縁
膜やゲート電極に高熱が加わるのを防止し、品質の安定
した半導体装置を実現することができる。更に、本発明
によれば、ゲート電極の表面とソースドレイン領域の表
面とが平坦となるため、高い集積度が要求される場合で
も、それらの上に品質の安定した配線層を実現すること
ができる。
【００４４】請求項２または１１記載の発明によれば、
１対のソースドレイン領域の間にゲート電極を挟み込む
構造を採用しつつ、ソースドレイン領域をＬＤＤ構造と
することができる。
１対のソースドレイン領域の間にゲート電極を挟み込む
構造を採用しつつ、ソースドレイン領域をＬＤＤ構造と
することができる。
【００４５】請求項３または１２記載の発明によれば、
１対のソースドレイン領域の間にゲート電極を挟み込む
構造を採用しつつ、ソースドレイン領域とゲート電極と
を同じ厚さとすることができる。
１対のソースドレイン領域の間にゲート電極を挟み込む
構造を採用しつつ、ソースドレイン領域とゲート電極と
を同じ厚さとすることができる。
【００４６】請求項４または１３記載の発明によれば、
ゲート絶縁膜を高誘電材料で構成することができる。本
発明においては、ゲート絶縁膜に高温の熱が加わらない
ため、その材質に高誘電材料を使用することができる。
その結果、本発明によれば、高品質なゲート絶縁膜を有
する半導体装置を実現することができる。
ゲート絶縁膜を高誘電材料で構成することができる。本
発明においては、ゲート絶縁膜に高温の熱が加わらない
ため、その材質に高誘電材料を使用することができる。
その結果、本発明によれば、高品質なゲート絶縁膜を有
する半導体装置を実現することができる。
【００４７】請求項５または１４記載の発明によれば、
ゲート電極をメタル材料で構成することができる。本発
明においては、ゲート電極に高温の熱が加わらないた
め、その材質にメタル材料を使用することができる。そ
の結果、本発明によれば、高品質なゲート電極を有する
半導体装置を実現することができる。
ゲート電極をメタル材料で構成することができる。本発
明においては、ゲート電極に高温の熱が加わらないた
め、その材質にメタル材料を使用することができる。そ
の結果、本発明によれば、高品質なゲート電極を有する
半導体装置を実現することができる。
【００４８】請求項６または８記載の発明によれば、１
対のソースドレイン領域の間にゲート電極を挟み込む構
造を採用しつつ、ソースドレイン領域とゲート電極との
間にシリコン窒化膜を含むサイドウォールを介在させる
ことができる。この場合、ソースドレイン領域に対する
ゲート電位の影響が抑制されるため、半導体装置の電気
特性を安定化させることができる。
対のソースドレイン領域の間にゲート電極を挟み込む構
造を採用しつつ、ソースドレイン領域とゲート電極との
間にシリコン窒化膜を含むサイドウォールを介在させる
ことができる。この場合、ソースドレイン領域に対する
ゲート電位の影響が抑制されるため、半導体装置の電気
特性を安定化させることができる。
【００４９】請求項９記載の発明によれば、ゲート電極
の表面とソースドレイン領域の表面とを、エッチバック
の手法により容易に平坦化させることができる。
の表面とソースドレイン領域の表面とを、エッチバック
の手法により容易に平坦化させることができる。
【００５０】請求項１０記載の発明によれば、ゲート電
極の表面とソースドレイン領域の表面とを、ＣＭＰの手
法により容易に平坦化させることができる。
極の表面とソースドレイン領域の表面とを、ＣＭＰの手
法により容易に平坦化させることができる。
【図１】 本発明の実施の形態１の半導体装置の断面図
である。
である。
【図２】 本発明の実施の形態１の半導体装置の製造方
法を説明するための断面図（その１）である。
法を説明するための断面図（その１）である。
【図３】 本発明の実施の形態１の半導体装置の製造方
法を説明するための断面図（その２）である。
法を説明するための断面図（その２）である。
【図４】 本発明の実施の形態１の半導体装置の変形例
の断面図である。
の断面図である。
【図５】 本発明の実施の形態２の半導体装置の断面図
である。
である。
【図６】 従来の半導体装置の断面図である。
１０ Ｐ型ウェル、 １２ ゲート絶縁膜、 １４
ゲート電極、 １５ チャネル領域、 １８ ソ
ースドレイン領域、 ２０ 低濃度Ｎ型領域、 ２
２ 高濃度Ｎ型領域、 ２４ 層間絶縁膜、 ２６
コンタクトプラグ、 ３０ 溝、 ３２ シリコ
ン酸化膜、 ３４ ポリシリコン、４０ サイドウォ
ール。
ゲート電極、 １５ チャネル領域、 １８ ソ
ースドレイン領域、 ２０ 低濃度Ｎ型領域、 ２
２ 高濃度Ｎ型領域、 ２４ 層間絶縁膜、 ２６
コンタクトプラグ、 ３０ 溝、 ３２ シリコ
ン酸化膜、 ３４ ポリシリコン、４０ サイドウォ
ール。
Claims (14)
- 【請求項１】 ゲート電極と、 前記ゲート電極の側面および底面を覆うゲート絶縁膜
と、 前記ゲート絶縁膜を介して前記ゲート電極の両側に配置
される１対のソースドレイン領域と、 前記ゲート絶縁膜を介して前記ゲート電極の下側に配置
されるチャネル領域を備え、 前記ゲート電極の表面と、前記ソースドレイン領域の表
面は、同一の平面を形成していることを特徴とする半導
体装置。 - 【請求項２】 前記ソースドレイン領域は、不純物を低
濃度で含有する低濃度不純物領域と、不純物を高濃度で
含有し前記低濃度不純物領域の上に形成される高濃度不
純物領域とを備えることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記ゲート絶縁膜の底面の位置と前記ソ
ースドレイン領域の底面の位置とが一致していることを
特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記ゲート絶縁膜は、シリコン酸化膜に
比して誘電率の高い高誘電体材料で構成されていること
を特徴とする請求項１乃至３の何れか１項記載の半導体
装置。 - 【請求項５】 前記ゲート電極は、メタル材料で構成さ
れていることを特徴とする請求項１乃至４の何れか１項
記載の半導体装置。 - 【請求項６】 シリコン窒化膜を含み、前記ゲート電極
の側面と前記ソースドレイン領域の側面との間に介在す
るサイドウォールを備えることを特徴とする請求項１乃
至５の何れか１項記載の半導体装置。 - 【請求項７】 シリコン基板に第１導電型不純物を注入
して第１型ウェルを形成するステップと、 前記第１型ウェルに所定の深さで第２導電型不純物を注
入してソースドレイン領域を形成するステップと、 前記ソースドレイン領域の一部を含む所定部位を除去す
ることにより、前記第１型ウェルに、一対のソースドレ
イン領域に挟まれた溝を形成するステップと、 前記溝の壁面、および前記溝の底部に露出する前記第１
型ウェルの表面が覆われるようにゲート絶縁膜を形成す
るステップと、 前記ゲート絶縁膜で覆われた溝の中に導電材料を埋め込
むステップと、 前記導電材料のうち、前記溝からはみ出す部分を除去し
て前記溝の中にゲート電極を形成するステップと、 前記ソースドレイン領域および前記ゲート電極が属する
層の上に配線層を形成するステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 シリコン基板に第１導電型不純物を注入
して第１型ウェルを形成するステップと、 前記第１型ウェルに所定の深さで第２導電型不純物を注
入してソースドレイン領域を形成するステップと、 前記ソースドレイン領域の一部を含む所定部位を除去す
ることにより、前記第１型ウェルに、一対のソースドレ
イン領域に挟まれた溝を形成するステップと、 シリコン窒化膜を含み、前記溝の側壁を覆うサイドウォ
ールを形成するステップと、 前記溝の底部に露出する前記第１型ウェルの表面が覆わ
れるようにゲート絶縁膜を形成するステップと、 前記サイドウォールおよび前記ゲート絶縁膜で覆われた
溝の中に導電材料を埋め込むステップと、 前記導電材料のうち、前記溝からはみ出す部分を除去し
て前記溝の中にゲート電極を形成するステップと、 前記ソースドレイン領域および前記ゲート電極が属する
層の上に配線層を形成するステップと、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記導電材料のうち前記溝からはみ出す
部分を除去するステップは、前記ゲート電極の表面と前
記ソースドレイン領域の表面とが平坦となるまで前記導
電材料をエッチバックするステップを含むことを特徴と
する請求項７または８記載の半導体装置の製造方法。 - 【請求項１０】 前記導電材料のうち前記溝からはみ出
す部分を除去するステップは、前記ゲート電極の表面と
前記ソースドレイン領域の表面とが平坦となるまで前記
導電材料をＣＭＰにより除去するステップを含むことを
特徴とする請求項７または８記載の半導体装置の製造方
法。 - 【請求項１１】 前記ソースドレイン領域を形成するス
テップは、 前記第１型ウェルに、前記第２導電型不純物を、第１の
深さおよび第１の濃度で注入することにより低濃度不純
物領域を形成するステップと、 前記第１型ウェルに、前記第１の深さより浅い第２の深
さで前記第２導電型不純物を注入することにより、前記
低濃度不純物領域の上層に高濃度不純物領域を形成する
ステップと、 を含むことを特徴とする請求項７乃至１０の何れか１項
記載の半導体装置の製造方法。 - 【請求項１２】 前記溝は、その底面の位置が、前記ソ
ースドレイン領域の底面の位置と一致するように形成さ
れることを特徴とする請求項７乃至１１の何れか１項記
載の半導体装置の製造方法。 - 【請求項１３】 前記ゲート絶縁膜は、シリコン酸化膜
に比して誘電率の高い高誘電体材料で構成されることを
特徴とする請求項７乃至１２の何れか１項記載の半導体
装置の製造方法。 - 【請求項１４】 前記ゲート電極は、メタル材料で構成
されることを特徴とする請求項７乃至１３の何れか１項
記載の半導体装置の製造方法。
Priority Applications (5)
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| TW (1) | TW501280B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101333760B1 (ko) | 2007-03-30 | 2013-11-28 | 삼성전자주식회사 | 반도체 웨이퍼의 전자빔 검사용 반도체 집적 테스트 구조 |
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