JP5003856B2 - 半導体装置 - Google Patents
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Description
半導体層と、
前記半導体層に設けられた第1素子領域および第1素子分離領域と、
前記半導体層に設けられた第2素子領域および第2素子分離領域と、を含み、
前記第1素子領域は、
前記半導体層に設けられた第1導電型のチャネルを有する第1トランジスタと、
前記半導体層に設けられた第2導電型のチャネルを有する第2トランジスタと、
少なくとも前記第2トランジスタを囲むように設けられた前記第1導電型の第1不純物領域と、を含み、
前記第1素子分離領域は、
前記第1素子領域を画定する第1分離絶縁層と、
前記第1分離絶縁層と離間され、前記第1素子領域を囲むように設けられた第2分離絶縁層と、
少なくとも前記第1分離絶縁層と前記第2分離絶縁層との間の前記半導体層に、前記第1素子領域を囲んで設けられた第2導電型の第2不純物領域と、を含み、
前記第2素子領域は、
前記半導体層に設けられた前記第1導電型のチャネルを有する第3トランジスタと、
前記半導体層に設けられた前記第2導電型のチャネルを有する第4トランジスタと、
前記第3トランジスタと前記第4トランジスタとを囲む前記第1導電型の第3不純物領域と、を含み、
前記第2素子分離領域は、
前記第2素子領域を画定する第3分離絶縁層と、
前記第3分離絶縁層と離間され、前記第2素子領域を囲むように設けられた第4分離絶縁層と、
少なくとも前記第3分離絶縁層と前記第4分離絶縁層との間の前記半導体層に、前記第2素子領域を囲んで設けられた第2導電型の第4不純物領域と、を含み、
前記第1素子分離領域と、前記第2素子分離領域の少なくとも一部は、重なっている。
前記第1素子分離領域および前記第2素子分離領域は、四辺形であり、
前記第1素子分離領域の一辺と、前記第2素子分離領域の一辺とは共通していることができる。
前記第1トランジスタおよび第2トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含むことができる。
前記第1不純物領域および前記第3不純物領域は、ガードリングであることができる。
前記第1素子分離領域および前記第2素子分離領域の少なくとも一方は、前記第2不純物領域または前記第4不純物領域に内包された、第2の導電型の低濃度不純物領域を有することができる。
図1ないし図4を参照しつつ本実施の形態にかかる半導体装置について説明する。図1は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図2は、図1のI−I線に沿った断面図である。図3は、図1のII−II線に沿った断面図である。図4は、図1のIII−III線に沿った断面図である。
図1および図2を参照しつつ、高耐圧トランジスタ形成領域100について説明する。図2は、図1のI−I線に沿った断面図である。
次に、図1および図3を参照しつつ、中耐圧トランジスタ形成領域200について説明する。図3は、図1のII−II線に沿った断面図である。
次に、図1および図4を参照しつつ、低耐圧トランジスタ形成領域300について説明する。図4は、図1のIII−III線に沿った断面図である。
次に、素子分離領域400の構造について、図1ないし図4を参照しつつ説明する。
次に、本実施の形態にかかる半導体装置の製造方法について図5ないし図19を参照しつつ説明する。図5ないし19は、本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。なお、図5ないし図19では、中耐圧トランジスタ形成領域200の中耐圧トランジスタ200Pおよび低耐圧トランジスタ形成領域300の低耐圧トランジスタ300Nを省略した図面で説明する。
Claims (3)
- 半導体層と、
前記半導体層に設けられた第1素子領域および第1素子分離領域と、
前記半導体層に設けられた第2素子領域および第2素子分離領域と、を含み、
前記第1素子領域は、
第2導電型の第1ウェルに設けられた第1導電型のチャネルを有する第1トランジスタと、
第1導電型の第2ウェルに設けられた第2導電型のチャネルを有する第2トランジスタと、
を含み、
前記第1素子分離領域は、
前記第1素子領域を画定する第1分離絶縁層と、
前記第1分離絶縁層と離間され、前記第1素子領域を囲むように設けられた第2分離絶縁層と、
前記第1分離絶縁層と前記第2分離絶縁層との間の前記半導体層に、前記第1素子領域を囲んで設けられた第2導電型の第1不純物領域と、を含み、
前記第2素子領域は、
第1導電型の第3ウェルに設けられた第1導電型のチャネルを有する第3トランジスタと、
前記第3ウェルに設けられた第2導電型のチャネルを有する第4トランジスタと、
を含み、
前記第1トランジスタおよび前記第2トランジスタの耐圧は、前記第3トランジスタおよび前記第4トランジスタの耐圧より高く、
前記第2素子分離領域は、
前記第2素子領域を画定する第3分離絶縁層と、
前記第3分離絶縁層と離間され、前記第2素子領域を囲むように設けられた第4分離絶縁層と、
前記第3分離絶縁層と前記第4分離絶縁層との間の前記半導体層に、前記第2素子領域を囲んで設けられた第2導電型の第2不純物領域と、を含み、
前記第1素子領域と、前記第2素子領域とが接する部分では、前記第1分離絶縁層と前記第4分離絶縁層は同一層であり、前記第2分離絶縁層と前記第3分離絶縁層は同一層であり、かつ、前記第1不純物領域と前記第2不純物領域は同一領域であり、
前記第1ウェルおよび前記第2ウェルの深さは、前記第1不純物領域および第2不純物領域の深さと同じであり、
前記第3ウェルの深さは、前記第1不純物領域および第2不純物領域の深さと比して浅い、半導体装置。 - 請求項1において、
前記第1トランジスタおよび前記第2トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記チャネル領域と、前記ソース領域およびドレイン領域との間に設けられたオフセット絶縁層と、を含む、半導体装置。 - 請求項1または2において、
前記第1不純物領域および前記第2不純物領域は、前記半導体層の表面側から、それぞれ、第3不純物領域、該第3不純物領域より不純物濃度が低い第4不純物領域、および該第4不純物領域より不純物濃度が低い第5不純物領域を有する、半導体装置。
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