JP2007019200A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】２０Ｖ以上の耐圧を有する電界効果トランジスタを含む半導体装置を実現する。
【解決手段】基板３とｎ型第１分離領域１７によって電気的に分離されたｐ型第１ウェル４に、３５Ｖ系高耐圧駆動回路１の第１高耐圧用ｎＭＩＳ５を形成し、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間のｐ型第１ウェル４にｐ型埋め込み層１８を形成することにより、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりを抑える。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、液晶ディスプレイ（以下、ＬＣＤ（liquid crystal display）と記す）の駆動用集積回路などに用いられる半導体装置およびその製造に適用して有効な技術に関するものである。

例えば島領域に形成されるウェル領域を採用することで、ＳＮ比の優れたＮチャネル型Ｊ−ＦＥＴを形成することができ、さらには、Ｐ＋型の埋込層をＮ＋型の埋込層の上層に形成することで、Ｐ＋型の埋込層とＮ＋型の埋込層との間にＰＮ接合が形成できて、パンチスルーの制御が可能となる技術が特開２０００−１５０５３４号公報（特許文献１）に開示されている。

また、バイポーラトランジスタおよび相補性絶縁ゲート型トランジスタが同一半導体チップ上に形成されており、相補性絶縁ゲート型トランジスタは、周囲の半導体基板部および他の島部から完全に分離された半導体基板とは逆導電型の島状のエピタキシャル層中に形成されており、この島状のエピタキシャル層を周囲から分離する領域にコンタクトした電極が形成された半導体集積回路が特公平７−４４２３１号公報（特許文献２）に開示されている。

また、Ｓｉ基板と、この基板上にＳｉ酸化膜によって取り囲まれたＮ型の島状領域と、この島状領域内に設けられたＰ型のウェルと、このウェル内に設けられたＮ型のソース領域と、ゲート電極とを具備し、島状領域の底部にＰ型の電界緩和用の拡散領域を設けた電界効果型トランジスタが形成される半導体装置が特開平８−１４８６８４号公報（特許文献３）に開示されている。

また、液晶ディスプレイの駆動のために、ロジック回路部のＣＭＯＳと高電圧駆動回路のＣＭＯＳとが同一形基板に集積される半導体装置において、ＮチャネルＭＯＳＦＥＴをＮウェルの表面層にさらに形成されたＰウェル内に形成することにより、Ｐウェルの電位を任意とする技術が特開平７−７８８８１号公報（特許文献４）に開示されている。
特開２０００−１５０５３４号公報 特公平７−４４２３１号公報 特開平８−１４８６８４号公報 特開平７−７８８８１号公報

ＬＣＤドライバを構成する３５Ｖ系の高耐圧駆動回路を２０Ｖ以上の耐圧を有する相補型電界効果トランジスタ（Complementary Metal Oxide Semiconductor Field Effect Transistor：ＣＭＯＳＦＥＴ）で実現するために、例えばｎチャネル型電界効果トランジスタをｐ型ウェルに形成し、ｐチャネル型電界効果トランジスタをｎ型ウェルに形成して、互いのウェル電位を分離している。さらに、高耐圧化のため、ｎチャネル型電界効果トランジスタでは、ｎ型ソース・ドレインをこのｎ型ソース・ドレインよりも不純物濃度の低いｎ型オフセット層で囲み、このｎ型オフセット層の平面横方向の周辺にｐ型ガードリングを設けている。同様に、ｐチャネル型電界効果トランジスタでは、ｐ型ソース・ドレインをこのｐ型ソース・ドレインよりも不純物濃度の低いｐ型オフセット層で囲み、このｐ型オフセット層の平面横方向の周辺にｎ型ガードリングを設けている。ただし、接地される基板の電位は０Ｖであることから、ｎチャネル型電界効果トランジスタが形成されるｐ型ウェルと基板とを分離するために、両者間にｎ型分離領域を形成している。

しかしながら、本発明者らが検討したところ、ｎチャネル型電界効果トランジスタにおいて、ｐ型ウェルをはさんだｎ型オフセット層とｎ型分離領域との間の耐圧が２０Ｖ未満、例えば１７．５Ｖ程度となり、目標とする２０Ｖ以上の耐圧が得られないことが明らかとなった。

本発明の目的は、２０Ｖ以上の耐圧を有する電界効果トランジスタを含む半導体装置を実現することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、ｐ型の半導体基板の主面に形成されたｐ型第１ウェルに、一対のｎ型第１半導体領域からなるソース・ドレインを備えたｎチャネル型電界効果トランジスタを含み、ｎチャネル型電界効果トランジスタのソース・ドレインを囲むｎ型第４ウェルと、ｐ型第１ウェルと半導体基板との間に形成されたｎ型第１分離領域と、ｎ型第４ウェルとｎ型第１分離領域との間のｐ型第１ウェルに形成されたｐ型埋め込み層とを有するものである。

本発明による半導体装置の製造方法は、ｐ型の半導体基板の主面にｎ型不純物をイオン注入することにより、ｎ型第１分離領域を形成する工程と、半導体基板の主面にｐ型不純物をイオン注入することにより、ｎ型第１分離領域にｐ型第１ウェルを形成する工程と、ｐ型半導体基板の主面にｎ型不純物をイオン注入することにより、ｐ型第１ウェルに一対のｎ型第４ウェルを形成する工程と、半導体基板の主面にｐ型不純物をイオン注入することにより、ｎ型第４ウェルとｎ型第１分離領域との間のｐ型第１ウェルにｐ型埋め込み層を形成する工程と、一対のｎ型第４ウェルの間に電界効果トランジスタのゲート絶縁膜およびゲート電極を形成する工程と、半導体基板の主面にｎ型不純物をイオン注入することにより、一対のｎ型第４ウェルに電界効果トランジスタのソース・ドレインを構成するｎ型第１半導体領域を形成する工程とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

２０Ｖ以上の耐圧を有する電界効果トランジスタを含む高耐圧型の半導体装置を実現することができる。

本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。

また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

本発明の一実施の形態によるＬＣＤドライバを構成する駆動回路部の一例を図１〜図３を用いて説明する。図１は３５Ｖ系高耐圧駆動回路の要部断面図、図２は３５Ｖ系高耐圧駆動回路の要部平面図であり、図２のＡ−Ａ′線における要部断面図が図１のＡ−Ａ′間の要部断面図に対応する。また、図３は５Ｖ系低耐圧駆動回路の要部断面図である。

３５Ｖ系高耐圧駆動回路１および５Ｖ系低耐圧駆動回路２は、同一のｐ型のシリコン単結晶からなる基板３の主面に形成されている。３５Ｖ系高耐圧駆動回路１は、ｐ型第１ウェル４に形成された第１高耐圧用ｎＭＩＳ５とｎ型第２ウェル６に形成された高耐圧用ｐＭＩＳ７とから構成され、５Ｖ系低耐圧駆動回路２は、ｐ型第３ウェル８に形成された低耐圧用ｎＭＩＳ９とｎ型第４ウェル１０に形成された低耐圧用ｐＭＩＳ１１とから構成される。

３５Ｖ系高耐圧駆動回路１を構成する第１高耐圧用ｎＭＩＳ５は、ｐ型第１ウェル４に形成された一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを有しており、このｎ型ソース・ドレインはｎ型第４ウェル１０でそれぞれ囲まれている。また、本実施の形態では、便宜上、ｎ型第１半導体領域１２を第１高耐圧用ｎＭＩＳ５のソース・ドレインと記載するが、実際にはｎ型第４ウェル１０も第１高耐圧用ｎＭＩＳ５のソース・ドレインとして機能している。すなわち、３５Ｖ系高耐圧駆動回路１を形成する領域に形成されたｎ型第４ウェル１０は、第１高耐圧用ｎＭＩＳ５のソース・ドレインの一部として機能する。また、ｎ型第４ウェル１０はｎ型第１半導体領域１２よりも低濃度の領域であり、素子分離２０を囲むように形成され、第１高耐圧用ｎＭＩＳ５のゲート電極の下まで伸びて形成されている。また、上記の構成は第２高耐圧用ｐＭＩＳ７のｐ型第３ウェル８についても、その導電性型を逆にしただけで、同様に構成されている。

また、ｎ型ソース・ドレイン間の基板３の表面上には、例えば酸化シリコン膜からなる厚さ５０ｎｍ程度のゲート絶縁膜１３が設けられ、さらにその上には導電材料からなる厚さ２００ｎｍ程度のゲート電極１４が設けられている。上記導電材料は、例えばシリコン多結晶膜とすることができる。ゲート電極１４のゲート長は、例えば３．５μｍ程度である。ゲート絶縁膜１３下の基板３には、しきい値電圧制御層１５が形成されている。また、ｎ型ソース・ドレインの平面横方向の周辺には、ｐ型第２半導体領域１６からなる枠形状のｐ型ガードリングが設けられており、このｐ型ガードリングはｐ型第３ウェル８で囲まれている。また、ｐ型第１ウェル４と基板３との間はｎ型第１分離領域１７によって分離されており、ｐ型第１ウェル４の平面横方向の周辺に形成された枠形状のｎ型第１半導体領域１２、ｎ型第１半導体領域１２を囲むｎ型第４ウェル１０、およびｎ型第４ウェル１０を囲むｎ型第２ウェル６によって、ｎ型第１分離領域１７の電位は基板３表面へ電気的に取り出すことができる。

さらに、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間であって、ｐ型第２半導体領域１６からなるｐ型ガードリングの平面幅のほぼ中央から内側のｐ型第１ウェル４に、ｐ型埋め込み層１８（図２では、ハッチングで示す領域）が形成されている。すなわち、ｐ型埋め込み層１８は、ｎ型第４ウェル１０の深さよりも深く、ｎ型第１分離領域１７の深さよりも浅い領域に形成されている。このｐ型埋め込み層１８を設けることにより、その詳細は後述するが、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりを抑えて、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の耐圧を２０Ｖ以上とすることができる。また、基板３の電位は、ｐ型第２半導体領域１６、ｐ型第２半導体領域１６を囲むｐ型第３ウェル８、ｐ型第３ウェル８を囲むｐ型第１ウェル４、およびｐ型第１ウェル４の下に形成されたｐ型第２分離領域１９によって、基板３の表面へ電気的に取り出すことができる。

第１高耐圧用ｎＭＩＳ５を構成する各領域および各ウェルのうち、不純物濃度が最も高い領域はｎ型第１半導体領域１２およびｐ型第２半導体領域１６であり、以下、ｎ型第４ウェル１０およびｐ型第３ウェル８、ｐ型第１ウェル４、ｎ型第１分離領域１７、基板３の順に低くなるように不純物濃度は設定され、ｐ型埋め込み層１８はｎ型第４ウェル１０と同じ不純物濃度、またはｎ型第４ウェル１０およびｐ型第３ウェル８よりも低くｐ型第１ウェル４よりも高い不純物濃度に設定される。

基板３の表面には、しきい値電圧制御層１５が形成されたチャネル、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレイン、ｐ型第２半導体領域１６からなるｐ型ガードリングをそれぞれ囲んで、隣接する各領域または各ウェルを電気的に分離するための素子分離２０が形成されている。この他、ゲート電極１４、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレイン、ｐ型第２半導体領域１６からなるｐ型ガードリング、ｎ型第１分離領域１７の電気的な取り出し部分であるｎ型第１半導体領域１２、および基板３の電気的な取り出し部分であるｐ型第２半導体領域１６に接続される配線が接続孔２１を介して形成されている。

３５Ｖ系高耐圧駆動回路１を構成する高耐圧用ｐＭＩＳ７は、ｎ型第２ウェル６に形成された一対のｐ型第２半導体領域１６からなるｐ型ソース・ドレインを有しており、このｐ型ソース・ドレインはｐ型第３ウェル８でそれぞれ囲まれている。また、ｐ型ソース・ドレイン間の基板３の表面上には、例えば酸化シリコン膜からなる厚さ５０ｎｍ程度のゲート絶縁膜１３が設けられ、さらにその上には導電材料からなる厚さ２００ｎｍ程度のゲート電極１４が設けられている。上記導電材料は、例えばシリコン多結晶膜とすることができる。ゲート電極１４のゲート長は、例えば３．５μｍ程度である。ゲート絶縁膜１３下の基板３には、しきい値電圧制御層２２が形成されている。また、ｐ型ソース・ドレインの平面横方向の周辺には、ｎ型第１半導体領域１２からなる枠形状のｎ型ガードリングが設けられており、このｎ型ガードリグはｎ型第４ウェル１０で囲まれている。また、ｎ型第２ウェル６と基板３との間にはｎ型第１分離領域１７が形成されている。

基板３の表面には、しきい値電圧制御層２２が形成されたチャネル、一対のｐ型第２半導体領域１６からなるｐ型ソース・ドレイン、ｎ型第１半導体領域１２からなるｎ型ガードリングをそれぞれ取り囲んで、隣接する各領域または各ウェルを電気的に分離するための素子分離２０が形成されている。この他、第１高耐圧用ｎＭＩＳ５と同様に、ゲート電極１４、一対のｐ型第２半導体領域１６からなるｐ型ソース・ドレイン、およびｎ型第１半導体領域１２からなるｎ型ガードリングに接続される配線が接続孔を介して形成されている。

５Ｖ系低耐圧駆動回路２を構成する低耐圧用ｎＭＩＳ９は、ｐ型第３ウェル８に形成された一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを有している。また、ｎ型ソース・ドレイン間の基板３の表面上には、例えば酸化シリコン膜からなる厚さ１３．５ｎｍ程度のゲート絶縁膜２３が設けられ、さらにその上には導電材料からなる厚さ１８０ｎｍ程度のゲート電極２４が設けられている。上記導電材料は、例えばシリコン多結晶膜およびタングステンシリサイド膜を下層から順に堆積した積層膜とすることができる。ゲート電極２４のゲート長は、例えば０．８μｍ程度である。また、ｎ型ソース・ドレインの平面横方向の周辺には、ｐ型第２半導体領域１６からなるｐ型ガードリングが設けられている。また、ｐ型第３ウェル８と基板３との間はｎ型第１分離領域１７によって分離されており、ｐ型第３ウェル８の平面横方向に形成されたｎ型第１半導体領域１２、ｎ型第１半導体領域１２を囲むｎ型第４ウェル１０によって、ｎ型第１分離領域１７の電位は基板３表面へ電気的に取り出すことができる。

基板３の表面には、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインとｐ型第２半導体領域１６からなるｐ型ガードリングとを電気的に分離するための素子分離２０が形成されている。この他、ゲート電極２４、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレイン、およびｐ型第２半導体領域１６からなるｐ型ガードリングに接続される配線が接続孔を介して形成されている。

５Ｖ系低耐圧駆動回路２を構成する低耐圧用ｐＭＩＳ１１は、ｎ型第４ウェル１０に形成された一対のｐ型第２半導体領域１６からなるｐ型ソース・ドレインを有している。また、ｐ型ソース・ドレイン間の基板３の表面上には、例えば酸化シリコン膜からなる厚さ１３．５ｎｍ程度のゲート絶縁膜２３が設けられ、さらにその上には導電材料からなる厚さ１８０ｎｍ程度のゲート電極２４が設けられている。上記導電材料は、例えばシリコン多結晶膜およびタングステンシリサイド膜を下層から順に堆積した積層膜とすることができる。ゲート電極２４のゲート長は、例えば０．８μｍ程度である。また、ｐ型ソース・ドレインの平面横方向の周辺には、ｎ型第１半導体領域１２からなるｎ型ガードリングが設けられている。また、ｎ型第４ウェル１０と基板３との間にはｎ型第１分離領域１７が形成されている。

基板３の表面には、一対のｐ型第２半導体領域１６からなるｐ型ソース・ドレインとｎ型第１半導体領域１２からなるｎ型ガードリングとを電気的に分離するための素子分離２０が形成されている。この他、ゲート電極２４、一対のｐ型第２半導体領域１６からなるｐ型ソース・ドレイン、およびｎ型第１半導体領域１２からなるｎ型ガードリングに接続される配線が接続孔を介して形成されている。

なお、前述した３５Ｖ系高耐圧駆動回路１の第１高耐圧用ｎＭＩＳ５では、ｐ型第２半導体領域１６からなるｐ型ガードリングの平面幅のほぼ中央から内側のｐ型第１ウェル４にｐ型埋め込み層１８を形成したが、これに限定されるものではなく、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりが抑えられる領域に形成すればよい。ｐ型埋め込み層１８のその他の配置例を図４〜図６に示す。

図４および図５に、本発明の一実施の形態によるＬＣＤドライバを構成する３５Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳの他の例を示す。図４は第２高耐圧用ｎＭＩＳの要部平面図、図５は図４のＢ−Ｂ′線における要部断面図である。

第２高耐圧用ｎＭＩＳ２５が前述の第１高耐圧用ｎＭＩＳ５と相違する点は、ｐ型埋め込み層（図４では、ハッチングで示す領域）１８が一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを囲むｎ型第４ウェル１０の平面横方向の外周から内側のｐ型第１ウェル４に形成されており、第２高耐圧用ｎＭＩＳ２５では、ｐ型第２半導体領域１６からなるｐ型ガードリング下のｐ型第１ウェル４にはｐ型埋め込み層１８を形成していない。

図６および図７に、本発明の一実施の形態によるＬＣＤドライバを構成する３５Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳの他の例を示す。図６は第３高耐圧用ｎＭＩＳの要部平面図、図７は図６のＣ−Ｃ′線における要部断面図である。

第３高耐圧用ｎＭＩＳ２６が前述の第１高耐圧用ｎＭＩＳ５と相違する点は、ｐ型埋め込み層（図６では、ハッチングで示す領域）１８が一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインの平面横方向の外周から内側のｐ型第１ウェル４に形成されており、第３高耐圧用ｎＭＩＳ２６では、ｐ型第２半導体領域１６からなるｐ型ガードリング下のｐ型第１ウェル４にはｐ型埋め込み層１８を形成していない。

図８に、前述した第１、第２および第３高耐圧用ｎＭＩＳのｎ型ソース・ドレインを囲むｎ型第４ウェルとｎ型第１分離領域との間の電流−電圧特性を示す。比較のため、ｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳのｎ型ソース・ドレインを囲むｎ型第４ウェルとｎ型第１分離領域との間の電流−電圧特性も示す。図中、ＢＰはｐ型埋め込み層を意味し、ＢＰ１は第１高耐圧用ｎＭＩＳ、ＢＰ２は第２高耐圧用ｎＭＩＳ、ＢＰ３は第３高耐圧用ｎＭＩＳのそれぞれの特性を示す。なお、この電流−電圧特性の測定に用いた第１、第２および第３高耐圧用ｎＭＩＳでは、図１、５および７に示したしきい値電圧制御層１５は形成していない。

図８に示すように、ｐ型埋め込み層１８を形成した前述の第１、第２および第３高耐圧用ｎＭＩＳ５，２５および２６では、ｐ型埋め込み層１８を形成しない高耐圧用ｎＭＩＳよりも、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の電流−電圧特性が改善される。例えばｐ型埋め込み層１８を形成しない高耐圧用ｎＭＩＳのＢＶ耐圧は７．５Ｖ（ＢＰ無）である。なお、ここでのＢＶ耐圧とは、電流１μＡにおける電圧である。これに対し、ｐ型埋め込み層１８がｐ型ガードリングの平面幅のほぼ中央から内側のｐ型第１ウェル４に形成された第１高耐圧用ｎＭＩＳ５のＢＶ耐圧は２４．３Ｖ（ＢＰ１）、ｐ型埋め込み層１８がｎ型ソース・ドレインを囲むｎ型第４ウェル１０の平面横方向の外周から内側のｐ型第１ウェル４に形成された第２高耐圧用ｎＭＩＳ２５のＢＶ耐圧は２４．１Ｖ（ＢＰ２）、ｐ型埋め込み層１８がｎ型ソース・ドレインの平面横方向の外周から内側のｐ型第１ウェル４に形成された第３高耐圧用ｎＭＩＳ２６のＢＶ耐圧は１９．９Ｖ（ＢＰ３）が得られた。

これらの結果から、３５Ｖ系高耐圧駆動回路１の高耐圧用ｎＭＩＳにおいて、ｐ型埋め込み層１８を形成する平面横方向の領域としては、ｎ型ソース・ドレインの平面横方向の外周から内側の領域（例えば第３高耐圧用ｎＭＩＳ２６）が必要であり、さらに、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０の平面横方向の外周から内側の領域（例えば第２高耐圧用ｎＭＩＳ２５）が好ましいと考えられる。さらに、製造工程におけるプロセス余裕を考慮すると、ｐ型埋め込み層１８を形成する平面横方向の領域としては、ｐ型ガードリングの平面幅のほぼ中央から内側の領域（例えば第１高耐圧用ｎＭＩＳ５）が最も好適であると考えられる。このように、ｐ型埋め込み層１８を形成することによって、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりが抑えられて、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間で２０Ｖ以上のＢＶ耐圧を確実に得ることができる。

図９に、前述した第１高耐圧用ｎＭＩＳおよびｐ型埋め込み層を形成しない高耐圧用ｎＭＩＳの電流−電圧特性のシミュレーション結果を示す。（ａ）は、ｎ型ソース・ドレインを囲むｎ型第４ウェルとｐ型第１ウェルとの間の電流−電圧特性、（ｂ）はｎ型ソース・ドレインを囲むｎ型第４ウェルとｎ型第１分離領域との間の電流−電圧特性、（ｃ）はｐ型第１ウェルとｎ型第１分離領域との間の電流−電圧特性、（ｄ）はｐ型第１ウェルとｐ型基板との間の電流−電圧特性である。第１高耐圧用ｎＭＩＳに形成されたｐ型埋め込み層は、イオン種としてボロンを用いて、ドーズ量３×１０^１２ｃｍ^−２、エネルギー８００ｋｅＶの条件でイオン注入により形成した。

ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｐ型第１ウェル４との間、ｐ型第１ウェル４とｎ型第１分離領域１７との間、およびｐ型第１ウェル４と基板３との間は、ｐ型埋め込み層１８の有無に関わらず、２０Ｖ以上の耐圧を得ることができる。例えばｐ型埋め込み層１８を形成しない高耐圧用ｎＭＩＳにおいても、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｐ型第１ウェル４との間での耐圧は２８．４Ｖ、ｐ型第１ウェル４とｎ型第１分離領域１７との間での耐圧は５５．２Ｖ、ｐ型第１ウェル４と基板３との間での耐圧は５２．０Ｖである。

しかしながら、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の耐圧は、ｐ型埋め込み層１８を形成しない高耐圧用ｎＭＩＳでは１７．５Ｖとなり、目標とする２０Ｖを得ることができない。これに対して、ｐ型埋め込み層１８を形成した第１高耐圧用ｎＭＩＳ５では２４．８Ｖの耐圧を得ることができる。

次に、３５Ｖ系高耐圧駆動回路１の第１高耐圧用ｎＭＩＳ５に形成されるｐ型埋め込み層１８の深さおよび濃度についてシミュレーションにより検討した結果について説明する。ｐ型埋め込み層１８は、後述するように、イオン種としてｐ型不純物、例えばボロンをｐ型第１ウェル４へイオン注入法により導入することにより形成される。そこで、ボロンのイオン注入のドーズ量またはエネルギーをパラメータとしてｐ型埋め込み層１８を形成し、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の電流−電圧特性をシミュレーションにより調べた。

図１０に、前述した第１高耐圧用ｎＭＩＳの各領域間のＢＶｄｓ０耐圧とｐ型埋め込み層の形成条件であるイオン注入のドーズ量およびエネルギーとの関係のシミュレーション結果を示す。（ａ）は、ｎ型ソース・ドレインを囲むｎ型第４ウェルとｐ型第１ウェルとの間のＢＶｄｓ０耐圧、（ｂ）はｎ型ソース・ドレインを囲むｎ型第４ウェルとｎ型第１分離領域との間のＢＶｄｓ０耐圧、（ｃ）はｐ型第１ウェルとｎ型第１分離領域との間のＢＶｄｓ０耐圧、（ｄ）はｐ型第１ウェルと基板との間のＢＶｄｓ０耐圧である。ここでのＢＶｄｓ０耐圧とは、電流１μＡにおける電圧である。

図１０に示したシミュレーション結果から、ドーズ量２×１０^１２ｃｍ^−２〜４×１０^１２ｃｍ^−２、エネルギー７００ｋｅＶ〜１２００ｋｅＶのイオン注入条件でｐ型埋め込み層１８を形成することにより、各領域間において、２０Ｖ以上のＢＶｄｓ０耐圧が得られることがわかる。従って、上記イオン注入条件がｐ型埋め込み層１８の形成における適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、上記イオン注入条件においても、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｐ型埋め込み層１８との間において、最も高いＢＶｄｓ０耐圧が得られるイオン注入条件、すなわちドーズ量３×１０^１２ｃｍ^−２、エネルギー８００ｋｅＶを中心値とする周辺範囲が最も好適と考えられる。

次に、本発明の一実施の形態によるＬＣＤドライバの製造方法の一例を図１１〜図２３に示す要部断面図を用いて工程順に説明する。ここでは、前述した３５Ｖ系高耐圧駆動回路１および５Ｖ系低耐圧駆動回路２の製造方法について説明する。

図１１に示すように、例えばｐ型のシリコン単結晶からなる基板（円形の薄い板状に加工した半導体ウエハ）３を用意する。次に、この基板３の主面上の所望する領域に、例えば厚さ２００〜４００ｎｍ程度の素子分離２０を形成する。この素子分離２０は、基板を選択的に熱酸化させて形成する方法（ＬＯＣＯＳ（Local Oxidation of Silicon）法）により形成された絶縁膜、または、基板に溝を形成し、その溝内に絶縁膜を埋め込んで形成する溝型の分離構造（ＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation））によって構成される。本実施の形態では、ＬＯＣＯＳ法によって形成した素子分離２０を図示する。

また、この素子分離２０は、各素子を分離するために形成されるが、３５Ｖ系高耐圧駆動回路１形成領域に形成されている素子分離２０の一部は、高耐圧用ＭＩＳのゲート−ドレイン間の耐圧を向上させるために形成されている。

次に、図１２に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板３に不純物をイオン注入し、その後、基板３に熱処理を施して、３５Ｖ系高耐圧駆動回路１形成領域および５Ｖ系低耐圧駆動回路２形成領域にｎ型第１分離領域１７およびｐ型第２分離領域１９を形成する。ｎ型第１分離領域１７にはｎ型の導電型を示す不純物、例えばリンをイオン注入し、ｐ型第２分離領域１９にはｐ型の導電型を示す不純物、例えばボロンをイオン注入する。

次に、図１３に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板３に不純物をイオン注入し、その後、基板３に熱処理を施して、３５Ｖ系高耐圧駆動回路１形成領域にｐ型第１ウェル４およびｎ型第２ウェル６を形成する。ｐ型第１ウェル４にはｐ型の導電型を示す不純物、例えばボロンをイオン注入し、ｎ型第２ウェル６にはｎ型の導電型を示す不純物、例えばリンをイオン注入する。

次に、図１４に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板３に不純物をイオン注入し、その後、基板３に熱処理を施して、３５Ｖ系高耐圧駆動回路１形成領域および５Ｖ系低耐圧駆動回路２形成領域にｐ型第３ウェル８およびｎ型第４ウェル１０を形成する。ｐ型第３ウェル８にはｐ型の導電型を示す不純物、例えばボロンをイオン注入し、ｎ型第４ウェル１０にはｎ型の導電型を示す不純物、例えばリンをイオン注入する。ここで、５Ｖ系低耐圧駆動回路２形成領域に形成されたｐ型第３ウェル８およびｎ型第４ウェル１０は、各低耐圧用ＭＩＳをそれぞれ素子分離するためのウェルとして形成されるが、３５Ｖ系高耐圧駆動回路１形成領域に形成されたｐ型第３ウェル８およびｎ型第４ウェル１０は、高耐圧用ＭＩＳのソース・ドレインの一部を構成するための領域として形成される。また、３５Ｖ系高耐圧駆動回路１形成領域に形成されたｐ型第３ウェル８およびｎ型第４ウェル１０は、素子分離２０の深さよりも深い位置に形成されており、素子分離２０を囲むように形成されている。

次に、図１５に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板３に不純物をイオン注入し、３５Ｖ系高耐圧駆動回路１の第１高耐圧用ｎＭＩＳ形成領域にｐ型埋め込み層１８を形成する。ｐ型埋め込み層１８にはｐ型の導電型を示す不純物、例えばボロンを、例えばドーズ量３×１０^１２ｃｍ^−２、エネルギー８００ｋｅＶの条件でイオン注入する。

次に、図１６に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板３に不純物をイオン注入し、３５Ｖ系高耐圧駆動回路１形成領域に第１高耐圧用ｎＭＩＳのしきい値電圧を制御するためのしきい値電圧制御層１５を形成し、さらに高耐圧用ｐＭＩＳのしきい値電圧を制御するためのしきい値電圧制御層２２を形成する。しきい値電圧制御層１５にはｎ型の導電型を示す不純物、例えばリンをイオン注入し、しきい値電圧制御層２２にはｐ型の導電型を示す不純物、例えばフッ化ボロンをイオン注入する。

次に、図１７に示すように、基板３上に第１高耐圧用ｎＭＩＳおよび高耐圧用ｐＭＩＳのゲート絶縁膜となる酸化シリコン膜１３ａおよびゲート電極となるシリコン多結晶膜１４ａを順次形成する。酸化シリコン膜１３ａの厚さは、例えば５０ｎｍ程度、シリコン多結晶膜１４ａの厚さは、例えば２００ｎｍ程度である。続いて、５Ｖ系低耐圧駆動回路２形成領域の酸化シリコン膜１３ａおよびシリコン多結晶膜１４ａを除去する。

次に、図１８に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして基板３に不純物をイオン注入し、５Ｖ系低耐圧駆動回路２形成領域に低耐圧用ｎＭＩＳのしきい値電圧制御層２８を形成し、さらに低耐圧用ｐＭＩＳのしきい値電圧制御層２９を形成する。しきい値電圧制御層２８，２９にはｐ型の導電型を示す不純物、例えばフッ化ボロンをイオン注入する。

次に、図１９に示すように、基板３上に低耐圧用ｎＭＩＳおよび低耐圧用ｐＭＩＳのゲート絶縁膜となる酸化シリコン膜、ゲート電極となるシリコン多結晶膜とタングステンシリサイド膜とからなる積層膜、およびキャップ絶縁膜となる酸化シリコン膜を順次形成する。ゲート絶縁膜となる酸化シリコン膜の厚さは、例えば１３．５ｎｍ程度、ゲート電極となるシリコン多結晶膜の厚さは、例えば８０ｎｍ程度、タングステンシリサイド膜の厚さは、例えば１００ｎｍ程度、キャップ絶縁膜となる酸化シリコン膜の厚さは、例えば１５０ｎｍ程度である。

続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてこれら積層された各種膜を順次エッチングして、低耐圧用ｎＭＩＳおよび低耐圧用ｐＭＩＳのゲート絶縁膜２３、ゲート電極２４およびキャップ絶縁膜３０を形成する。

次に、図２０に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして５Ｖ系低耐圧駆動回路２形成領域のｐ型第３ウェル８にｎ型不純物、例えばリンをイオン注入し、低耐圧用ｎＭＩＳのゲート電極２４の両側のｐ型第３ウェル８にｎ型第３半導体領域３１をゲート電極２４に対して自己整合的に形成する。同様に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして５Ｖ系低耐圧駆動回路２形成領域のｎ型第４ウェル１０にｐ型不純物、例えばフッ化ボロンをイオン注入し、低耐圧用ｐＭＩＳのゲート電極２４の両側のｎ型第４ウェル１０にｐ型第４半導体領域３２をゲート電極２４に対して自己整合的に形成する。続いて、基板３に熱処理を施す。

次に、図２１に示すように、基板３上にＣＶＤ法により酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより、低耐圧用ｎＭＩＳおよび低耐圧用ｐＭＩＳのゲート電極２４の側壁にサイドウォール３３を形成する。

次に、図２２に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして３５Ｖ系高耐圧駆動回路１形成領域に積層されたシリコン多結晶膜１４ａおよび酸化シリコン膜１３ａを順次エッチングして、第１高耐圧用ｎＭＩＳおよび高耐圧用ｐＭＩＳのゲート絶縁膜１３およびゲート電極１４を形成する。この時、ゲート絶縁膜１３およびゲート電極１４の端部が、素子分離２０の上に位置するようにパターニングする。高耐圧用ＭＩＳにおいては、他の低耐圧用ＭＩＳと比較して、ゲート電極１４とドレインとの間に高電界が発生するため、その電界を緩和するためにゲート電極１４を上記のようにパターニングする必要がある。

次に、図２３に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとして３５Ｖ系高耐圧駆動回路１形成領域のｎ型第４ウェル１０、ならびに５Ｖ系低耐圧駆動回路２形成領域のｐ型第３ウェル８およびｎ型第４ウェル１０にｎ型不純物、例えばヒ素またはリンをイオン注入し、ｎ型第１半導体領域１２を形成する。第１高耐圧用ｎＭＩＳのゲート電極１４の両側のｎ型第４ウェル１０に形成されたｎ型第１半導体領域１２は、第１高耐圧用ｎＭＩＳのｎ型ソース・ドレインとして機能する。また、低耐圧用ｎＭＩＳのゲート電極２４およびサイドウォール３３に対して自己整合的にｐ型第３ウェル８に形成されたｎ型第１半導体領域１２は、低耐圧用ｎＭＩＳのｎ型ソース・ドレインとして機能する。

同様に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして３５Ｖ系高耐圧駆動回路１形成領域のｐ型第３ウェル８、ならびに５Ｖ系低耐圧駆動回路２形成領域のｐ型第３ウェル８およびｎ型第４ウェル１０にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐ型第２半導体領域１６を形成する。高耐圧用ｐＭＩＳのゲート電極１４の両側のｐ型第３ウェル８に形成されたｐ型第２半導体領域１６は、高耐圧用ｐＭＩＳのｐ型ソース・ドレインとして機能する。また、低耐圧用ｐＭＩＳのゲート電極２４およびサイドウォール３３に対して自己整合的にｎ型第４ウェル１０に形成されたｐ型第２半導体領域１６は、低耐圧用ｐＭＩＳ１１のｐ型ソース・ドレインとして機能する。続いて、基板３に熱処理を施す。

その後、基板３上に絶縁膜を形成し、さらに多層の配線を形成した後、パッシベーション膜で基板３の全面を覆うことにより、ＬＣＤドライバが略完成する。

なお、本実施の形態では、３５Ｖ系高耐圧駆動回路１の第１、第２および第３高耐圧用ｎＭＩＳ５，２５および２６に、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりを抑えるｐ型埋め込み層１８を形成したが、高耐圧用ｐＭＩＳ７にもｎ型埋め込み層を形成することができる。これにより、ｐ型ソース・ドレインを囲むｐ型第３ウェル８からの空乏層の広がりを抑えて、ｐ型ソース・ドレインを囲むｐ型第３ウェル８と基板３との間の耐圧をより高くすることができる。

このように、本実施の形態によれば、３５Ｖ系高耐圧駆動回路１の第１、第２および第３高耐圧用ｎＭＩＳ５，２５および２６において、一対のｎ型第１半導体領域１２からなるｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間のｐ型第１ウェル４にｐ型埋め込み層１８を形成することにより、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりが抑えられて、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の耐圧を２０Ｖ以上とすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態では、本発明をＬＣＤドライバの高耐圧駆動回路に適用した場合について説明したが、これに限定されるものではなく、ウェルをはさんで形成された半導体領域と埋め込み層との間で高耐圧を必要とする半導体装置に適用することができる。

本発明は、ＬＣＤドライバの駆動用集積回路などに用いられる高耐圧型の半導体装置に適用することができる。

本発明の一実施の形態によるＬＣＤドライバを構成する３５Ｖ系高耐圧駆動回路の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバを構成する３５Ｖ系高耐圧駆動回路の第１高耐圧用ｎＭＩＳの要部平面図である。 本発明の一実施の形態によるＬＣＤドライバを構成する５Ｖ系低耐圧駆動回路の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバを構成する３５Ｖ系高耐圧駆動回路の第２高耐圧用ｎＭＩＳの要部平面図である。 図４のＢ−Ｂ′線における要部断面図である。 本発明の一実施の形態によるＬＣＤドライバを構成する３５Ｖ系高耐圧駆動回路の第３高耐圧用ｎＭＩＳの要部平面図である。 図６のＣ−Ｃ′線における要部断面図である。 ３５Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳにおけるｎ型ソース・ドレインを囲むｎ型第４ウェルとｎ型第１分離領域との間の電流−電圧特性を示すグラフ図である。 ３５Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳにおける電流−電圧特性のシミュレーション結果を示すグラフ図である。 ３５Ｖ系高耐圧駆動回路の高耐圧用ｎＭＩＳにおける各領域間のＢＶｄｓ０耐圧のシミュレーション結果を示すグラフ図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。 本発明の一実施の形態によるＬＣＤドライバの製造工程を示す半導体基板の要部断面図である。

符号の説明

１ ３５Ｖ系高耐圧駆動回路
２ ５Ｖ系低耐圧駆動回路
３ 基板
４ ｐ型第１ウェル
５ 第１高耐圧用ｎＭＩＳ
６ ｎ型第２ウェル
７ 高耐圧用ｐＭＩＳ
８ ｐ型第３ウェル
９ 低耐圧用ｎＭＩＳ
１０ ｎ型第４ウェル
１１ 低耐圧用ｐＭＩＳ
１２ ｎ型第１半導体領域
１３ ゲート絶縁膜
１３ａ 酸化シリコン膜
１４ ゲート電極
１４ａ シリコン多結晶膜
１５ しきい値電圧制御層
１６ ｐ型第２半導体領域
１７ ｎ型第１分離領域
１８ ｐ型埋め込み層
１９ ｐ型第２分離領域
２０ 素子分離
２１ 接続孔
２２ しきい値電圧制御層
２３ ゲート絶縁膜
２４ ゲート電極
２５ 第２高耐圧用ｎＭＩＳ
２６ 第３高耐圧用ｎＭＩＳ
２８ しきい値電圧制御層
２９ しきい値電圧制御層
３０ キャップ絶縁膜
３１ ｎ型第３半導体領域
３２ ｐ型第４半導体領域
３３ サイドウォール

Claims (30)

1. 第１導電型の半導体基板と、
   前記半導体基板の主面に形成された前記第１導電型の第１ウェルと、
   前記第１ウェルに形成され、チャネルの導電型が前記第１導電型とは異なる第２導電型であり、ソース・ドレインが一対の第２導電型の第１半導体領域からなる電界効果トランジスタとを備える半導体装置であって、さらに、
   前記ソース・ドレインを囲んで前記第１ウェルに形成された第２導電型の第４ウェルと、
   前記第１ウェルと前記半導体基板との間に形成された第２導電型の第１分離領域と、
   前記第４ウェルと前記第１分離領域との間の前記第１ウェルに形成された第１導電型の埋め込み層とを有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記埋め込み層は、前記第１半導体領域からなるソース・ドレインを囲む前記第４ウェルの平面横方向の外周よりもさらに外側の位置から内側の前記第１ウェルに形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記埋め込み層は、前記第１半導体領域からなるソース・ドレインを囲む前記第４ウェルの平面横方向の外周の位置から内側の前記第１ウェルに形成されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記埋め込み層は、前記第１半導体領域からなるソース・ドレインの平面横方向の外周の位置から内側の前記第１ウェルに形成されていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、前記埋め込み層の不純物濃度は前記第４ウェルの不純物濃度と同じであることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、前記埋め込み層の不純物濃度は前記第４ウェルの不純物濃度よりも低く、前記第１ウェルの不純物濃度よりも高いことを特徴とする半導体装置。
7. 請求項５または６記載の半導体装置において、前記第１半導体領域、前記第４ウェル、前記第１ウェル、前記第１分離領域および前記半導体基板のなかで前記第１半導体領域は不純物濃度が最も高く、前記第１半導体領域、前記第４ウェル、前記第１ウェル、前記第１分離領域、前記半導体基板の順に不純物濃度が低くなることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、さらに、前記ソース・ドレインの平面横方向の周辺に形成された第１導電型の第２半導体領域からなるガードリングを有することを特徴とする半導体装置。
9. 第１導電型の半導体基板と、
   前記半導体基板の主面に形成された第１導電型の第１ウェルと、
   前記第１ウェルに形成され、チャネルの導電型が前記第１導電型とは異なる第２導電型であり、ソース・ドレインが一対の第２導電型の第１半導体領域からなる第１電界効果トランジスタと、
   前記半導体基板の主面に形成された第１導電型の第３ウェルと、
   前記第３ウェルに形成され、チャネルの導電型が第２導電型であり、ソース・ドレインが一対の第２導電型の第３半導体領域からなる第２電界効果トランジスタとを備える半導体装置であって、さらに、
   前記第１電界効果トランジスタのソース・ドレインを囲んで前記第１ウェルに形成された前記第２導電型の第４ウェルと、
   前記第１ウェルと前記半導体基板との間に形成された第２導電型の第１分離領域と、
   前記第４ウェルと前記第１分離領域との間の前記第１ウェルに形成された第１導電型の埋め込み層とを有することを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、前記埋め込み層は、前記第１電界効果トランジスタの前記第１半導体領域からなるソース・ドレインを囲む前記第４ウェルの平面横方向の外周よりもさらに外側の位置から内側の前記第１ウェルに形成されていることを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、前記埋め込み層は、前記第１電界効果トランジスタの前記第１半導体領域からなるソース・ドレインを囲む前記第４ウェルの平面横方向の外周の位置から内側の前記第１ウェルに形成されていることを特徴とする半導体装置。
12. 請求項９記載の半導体装置において、前記埋め込み層は、前記第１電界効果トランジスタの前記第１半導体領域からなるソース・ドレインの平面横方向の外周の位置から内側の前記第１ウェルに形成されていることを特徴とする半導体装置。
13. 請求項９記載の半導体装置において、前記埋め込み層の不純物濃度は前記第４ウェルの不純物濃度と同じであることを特徴とする半導体装置。
14. 請求項９記載の半導体装置において、前記埋め込み層の不純物濃度は前記第４ウェルの不純物濃度よりも低く、前記第１ウェルの不純物濃度よりも高いことを特徴とする半導体装置。
15. 請求項１３または１４記載の半導体装置において、前記第１半導体領域、前記第４ウェル、前記第１ウェル、前記第１分離領域および前記半導体基板のなかで前記第１半導体領域は不純物濃度が最も高く、前記第１半導体領域、前記第４ウェル、前記第１ウェル、前記第１分離領域、前記半導体基板の順に不純物濃度が低くなることを特徴とする半導体装置。
16. 請求項９記載の半導体装置において、さらに、前記第１および第２電界効果トランジスタのソース・ドレインの平面横方向の周辺にそれぞれ形成された第１導電型の第２半導体領域からなるガードリングを有することを特徴とする半導体装置。
17. 請求項９記載の半導体装置において、前記第１電界効果トランジスタのゲート絶縁膜の厚さは、前記第２電界効果トランジスタのゲート絶縁膜よりも厚いことを特徴とする半導体装置。
18. 請求項９記載の半導体装置において、前記第１電界効果トランジスタのゲート電極のゲート長は、前記第２電界効果トランジスタのゲート電極のゲート長よりも長いことを特徴とする半導体装置。
19. 請求項９記載の半導体装置において、前記第１電界効果トランジスタのゲート電極を構成する導電材料と前記第２電界効果トランジスタのゲート電極を構成する導電材料とは異なることを特徴とする半導体装置。
20. （ａ）第１導電型の半導体基板の主面に前記第１導電型とは異なる第２導電型の不純物をイオン注入することにより、第１分離領域を形成する工程と、
    （ｂ）前記半導体基板の主面に第１導電型の不純物をイオン注入することにより、前記第１分離領域に第１ウェルを形成する工程と、
    （ｃ）前記半導体基板の主面に第２導電型の不純物をイオン注入することにより、前記第１ウェルに一対の第４ウェルを形成する工程と、
    （ｄ）前記半導体基板の主面に第１導電型の不純物をイオン注入することにより、前記第４ウェルと前記第１分離領域との間の前記第１ウェルに第１導電型の埋め込み層を形成する工程と、
    （ｅ）一対の前記第４ウェルの間に電界効果トランジスタのゲート絶縁膜およびゲート電極を形成する工程と、
    （ｆ）前記半導体基板の主面に第２導電型の不純物をイオン注入することにより、一対の前記第４ウェルに前記電界効果トランジスタのソース・ドレインを構成する第１半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
21. 請求項２０記載の半導体装置の製造方法において、前記工程（ｄ）では、前記第４ウェルの平面横方向の外周よりもさらに外側の位置から内側の前記第１ウェルに、前記埋め込み層を形成することを特徴とする半導体装置の製造方法。
22. 請求項２０記載の半導体装置の製造方法において、前記工程（ｄ）では、前記第４ウェルの平面横方向の外周の位置から内側の前記第１ウェルに、前記埋め込み層を形成することを特徴とする半導体装置の製造方法。
23. 請求項２０記載の半導体装置の製造方法において、前記工程（ｄ）では、前記工程（ｆ）で形成される前記第１半導体領域の平面横方向の外周の位置から内側の前記第１ウェルに、前記埋め込み層を形成することを特徴とする半導体装置の製造方法。
24. 請求項２０記載の半導体装置の製造方法において、前記埋め込み層の不純物濃度は前記第４ウェルの不純物濃度と同じであることを特徴とする半導体装置の製造方法。
25. 請求項２０記載の半導体装置の製造方法において、前記埋め込み層の不純物濃度は前記第４ウェルの不純物濃度よりも低く、前記第１ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
26. 請求項２４または２５記載の半導体装置の製造方法において、前記第１半導体領域、前記第４ウェル、前記第１ウェル、前記第１分離領域および前記半導体基板のなかで前記第１半導体領域は不純物濃度が最も高く、前記第１半導体領域、前記第４ウェル、前記第１ウェル、前記第１分離領域、前記半導体基板の順に不純物濃度が低くなることを特徴とする半導体装置の製造方法。
27. 請求項２０記載の半導体装置の製造方法において、さらに、
    （ｇ）前記半導体基板の主面に前記第１導電型の不純物をイオン注入することにより、前記電界効果トランジスタのソース・ドレインの平面横方向の周辺に、第１導電型の第２半導体領域からなるガードリングを形成する工程を含むことを特徴とする半導体装置の製造方法。
28. 請求項２０記載の半導体装置の製造方法において、前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
29. 請求項２０記載の半導体装置の製造方法において、前記ゲート絶縁膜の厚さは５０ｎｍ程度であることを特徴とする半導体装置の製造方法。
30. 請求項２９記載の半導体装置の製造方法において、前記工程（ｄ）における前記不純物のイオン注入の条件は、イオン種がボロン、ドーズ量が２×１０^１２ｃｍ^−２〜４×１０^１２ｃｍ^−２、エネルギーが７００ｋｅＶ〜１２００ｋｅＶであることを特徴とする半導体装置の製造方法。

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