JP2013229442A

JP2013229442A - 半導体装置及びその製造方法

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Publication number: JP2013229442A
Application number: JP2012100130A
Authority: JP
Inventors: Yuji Hirosaki; 有史廣崎; Takahiro Takimoto; 貴博瀧本; Kazufumi Naruse; 一史成瀬; Kazutomo Doi; 一智土居
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2012-04-25
Filing date: 2012-04-25
Publication date: 2013-11-07

Abstract

【課題】高耐圧でかつ安価なトリプルウエル構造の半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板の表面層に形成される第１導電型とは反対の第２導電型の第１ウエルと、第１ウエル内に前記半導体基板から分離して形成される第１導電型の第２ウエルと、第２ウエル内に第１ウエルから分離して形成される第２導電型の電界緩和領域と、第２ウエル内に形成され第２ウエルよりも不純物濃度が高い第１導電型の埋め込み領域とを有する。前記埋め込み領域は、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にトリプルウエル構造の半導体装置及びその製造方法に関するものである。

半導体装置においては、負電源回路を主とする異なる電位をもつ回路を構成するためや基板におけるノイズを吸収するために、トリプルウエル構造が採用されてきた。

トリプルウエル構造は、図１６に示すように、第１導電型の半導体基板１の表面層に第１導電型とは反対の第２導電型の第１ウエル２を形成し、第１ウエル２内に第１導電型の第２ウエル３を半導体基板１から分離して形成した構造である。

図１６に示すトリプルウエル構造を用いた従来のトランジスタ構造を図１７に示す。当該トランジスタ構造は例えば特許文献１に低耐圧トランジスタ構造が開示されている。

従来のトランジスタ構造では、半導体基板１の表面に各素子同士を分離するための素子分離膜（絶縁膜）４が形成されている。また、第２ウエル３内に第２ウエル３とは反対の導電型であるソース電界緩和層７Ｓとドレイン電界緩和層７Ｄが互いに間隔を空けて形成され、ソース電界緩和層７Ｓとドレイン電界緩和層７Ｄの間の第２ウエル３上にゲート酸化膜５が形成され、ゲート酸化膜５上にゲート電極６が形成されている。さらに、ソース電界緩和層７Ｓ内とドレイン電界緩和層７Ｄ内にソース電界緩和層７Ｓ及びドレイン電界緩和層7Ｄより高い不純物濃度の第２導電型の高濃度不純物層８が形成され、第１ウエル２内の素子分離膜４と素子分離膜４の間に第１ウエル２より高い不純物濃度の第２導電型の高濃度不純物層８が形成され、第２ウエル３内の素子分離膜４と素子分離膜４の間に第２ウエル３より高い不純物濃度の第１導電型の高濃度不純物層９が形成されている。

図１７に示す従来のトランジスタ構造は、ソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄによってドレインとソースのそれぞれのジャンクション耐圧（２０[Ｖ]以下）を確保しているが、第２ウエル３へのパンチスルーを防ぐためにはソース電界緩和層7Ｓ及びドレイン電界緩和層7ＤのＸｊを浅くする必要があるため、高耐圧（例えば２０［Ｖ］以上のソース−ドレイン間耐圧）を確保することは困難であった。

そこで、耐圧を向上させるために、低電圧トランジスタ構造（電界緩和層を有しない）においては第２ウエル３の底面に接している高濃度拡散層を形成することが提案されている（特許文献２及び特許文献３参照）。しかしながら、この構成では電界緩和層がなくパンチスルーを高濃度拡散層において防ぐことができても高耐圧（例えば２０［Ｖ］以上のソース−ドレイン間耐圧）を実現することはできない。

一方、高耐圧トリプルウエルを形成する方法として、ＳＯＩウエハーを使用する方法、あるいは、埋め込みＥＰＩウエハーを使用する方法が提案されている。しかしながら、これらの方法はコストが高くなるという欠点がある。

特開平９−２７５５６号公報特開平８−９７３７８号公報特許第３９４９００６号公報特開平１１−２９７８５３号公報特開平６−３０２７７１号公報

本発明は、上記の状況に鑑み、高耐圧でかつ安価なトリプルウエル構造の半導体装置及びその製造方法を提供することを目的とするものである。

上記目的を達成するために本発明の一局面に係る半導体装置は、第１導電型の半導体基板の表面層に形成される第１導電型とは反対の第２導電型の第１ウエルと、第１ウエル内に前記半導体基板から分離して形成される第１導電型の第２ウエルと、第２ウエル内に第１ウエルから分離して形成される第２導電型の電界緩和領域と、第２ウエル内に形成され第２ウエルよりも不純物濃度が高い第１導電型の埋め込み領域とを有し、前記埋め込み領域が、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離している構成（第１の構成）である。なお、前記埋め込み領域が、前記電界緩和領域から分離していることが望ましい。

上記第１の構成によると、ＳＯＩウエハーあるいは埋め込みＥＰＩウエハーを使用せず、一般的なバルクウエハを使用することができるので、安価な半導体装置を実現することができる。また、上記第１の構成によると、埋め込み領域が第２ウエルの側面及び底面に接していないので、特許文献２及び特許文献３で提案されている半導体装置よりも耐圧が向上し、高耐圧（例えば２０［Ｖ］以上のソース−ドレイン間耐圧）を実現することができる。

また、上記目的を達成するために本発明の他の局面に係る半導体装置は、第１導電型の半導体基板の表面層に形成される第１導電型とは反対の第２導電型の第１ウエルと、第１ウエル内に前記半導体基板から分離して形成される第１導電型の第２ウエルと、第２ウエル内に形成され第２ウエルよりも不純物濃度が高い第１導電型の第３ウエルと、第３ウエル内に形成され第３ウエルよりも不純物濃度が低い第１導電型の第４ウエルと、第４ウエル内に第１ウエルから分離して形成される第２導電型の電界緩和領域と、第３ウエルが、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離している構成（第２の構成）である。なお、前記第３ウエルが、前記電界緩和領域から分離していることが望ましい。

上記第２の構成によると、ＳＯＩウエハーあるいは埋め込みＥＰＩウエハーを使用せず、一般的なバルクウエハを使用することができるので、安価な半導体装置を実現することができる。また、上記第２の構成によると、第３ウエルが第２ウエルの側面及び底面に接していないので、特許文献２及び特許文献３で提案されている半導体装置よりも耐圧が向上し、高耐圧（例えば２０［Ｖ］以上のソース−ドレイン間耐圧）を実現することができる。

また、上記目的を達成するために本発明の一局面に係る半導体装置の製造方法は、第１導電型の半導体基板の表面層に第１導電型とは反対の第２導電型の第１ウエルを形成する工程と、第１ウエル内に第１導電型の第２ウエルを前記半導体基板から分離して形成する工程と、第２ウエル内に第２導電型の電界緩和領域を第１ウエルから分離して形成する工程と、第２ウエル内に第２ウエルよりも不純物濃度が高い第１導電型の埋め込み領域を形成する工程とを有し、前記埋め込み領域が、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離するように前記埋め込み領域を形成する。

また、上記目的を達成するために本発明の他の局面に係る半導体装置の製造方法は、第１導電型の半導体基板の表面層に第１導電型とは反対の第２導電型の第１ウエルを形成する工程と、第１ウエル内に第１導電型の第２ウエルを前記半導体基板から分離して形成する工程と、第２ウエル内に第２ウエルよりも不純物濃度が高い第１導電型の第３ウエルを形成する工程と、第３ウエル内に第３ウエルよりも不純物濃度が低い第１導電型の第４ウエルを形成する工程と、第４ウエル内に第２導電型の電界緩和領域を第１ウエルから分離して形成する工程と、第３ウエルが、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離するように第３ウエルを形成する。

本発明によると、高耐圧でかつ安価なトリプルウエル構造の半導体装置及びその製造方法を実現することができる。

本発明の一実施形態に係る半導体装置の構造を示す断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第１の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第２の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第３の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第４の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第５の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第６の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第７の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第８の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第９の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第１０の工程断面図である。本発明の一実施形態に係る半導体装置の製造方法を示す第１１の工程断面図である。不純物濃度を示す図である。本発明の一実施形態に係る半導体装置の上面図である。本発明の他の実施形態に係る半導体装置の構造を示す断面図である。トリプルウエル構造を示す断面図である。トリプルウエル構造を用いた従来のトランジスタ構造を示す断面図である。

本発明の実施形態について図面を参照して以下に説明する。本発明の一実施形態に係る半導体装置の構造を図１に示す。なお、図１において図１７と同一の部分には同一の符号を付し詳細な説明を省略する。

本発明の一実施形態に係る半導体装置は、図１７に示す構造に加えて、第２ウエル３内に形成され第２ウエル３よりも不純物濃度が高い第１導電型の埋め込み領域１０及び１１を有している。埋め込み領域１０及び１１は、第２ウエル３の側面及び底面とソース電界緩和層（領域）７Ｓ及びドレイン電界緩和層（領域）７Ｄとの間に形成され、第１ウエル２並びにソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄから分離している。

このような構造によると、ＳＯＩウエハーあるいは埋め込みＥＰＩウエハーを使用せず、一般的なバルクウエハを使用することができるので、安価な半導体装置を実現することができる。また、このような構造によると、埋め込み領域１０及び１１が第２ウエル３の側面及び底面に接していないので、特許文献２及び特許文献３で提案されている半導体装置よりも耐圧が向上し、高耐圧（例えば２０［Ｖ］以上のソース−ドレイン間耐圧）を実現することができる。

次に、本発明の一実施形態に係る半導体装置の製造方法の一例について図２〜図１４を参照して説明する。以下の例では、第１導電型をＰ型とし、第２導電型をＮ型としている。なお、図１の各部分に相当する図２〜図１４の各部分には図１と同一の符号を付す。

まず、比抵抗１〜２００［Ωｃｍ］程度のＰ型シリコン基板１上に膜厚１０〜１００［ｎｍ］程度の熱酸化膜１０１を形成し、リソグラフィ工程により深いＮウエルを形成するためのパターンニングを行う（図２参照）。パターンニングによって形成したレジスト１０２をマスクとして１．０×１０¹²〜５．０×１０¹³[ｃｍ^-2]のドーズ量のリン（Ｐ）イオンを１８０〜１００００［ｋｅＶ］の加速エネルギーでイオン注入し、Ｐ型シリコン基板１内にリン注入領域１０３を形成する（図２参照）。

次に、レジスト１０２を除去した後、１０００〜１２００［℃］、３００〜６００［分］の熱拡散により、注入したリンのドライブイン拡散を行い、深いＮウエル２を形成する。なお、本製造方法例では、深いＮウエル２の形成直後における深いＮウエル２の深さＸｊ１を６．０［μｍ］以上に調整している。深いＮウエル２の形成後、Ｐ型シリコン基板１の表面上に形成していた熱酸化膜１０１をフッ化水素によるウエットエッチングにて全面剥離する。それから、熱酸化にて熱酸化膜１０４を形成し、ＣＶＤ法にてシリコン窒化膜を熱酸化膜１０４上に全面形成し、その後パターンニング技術にてパターンニングされたシリコン窒化膜１０５を形成する（図３参照）。

次に、シリコン窒化膜１０５をマスクとして熱酸化にて膜厚３００〜６００［ｎｍ］程度の素子分離膜４を形成する。それから、エッチング技術にてシリコン窒化膜１０５をエッチングし、その後、熱酸化にて膜厚４０〜１００［ｎｍ］程度の熱酸化膜１０６を形成する（図４参照）。

次に、リソグラフィ工程により深いＮウエル２内にＰウエル３を形成するためのパターンニングをおこなう。パターンニングによって形成したレジストをマスクとして１００〜２０００［ｋｅＶ］の加速エネルギーで１．０×１０¹²〜５．０×１０¹³［ｃｍ^-2］のドーズ量のボロン（Ｂ）を多段イオン注入する。その後、レジストを除去し、１０００〜１２００［℃］、３００〜６００［分］の熱拡散により、注入したボロンのドライブイン拡散を行い、Ｐウエル３を形成する（図５参照）。なお、本製造方法例では、Ｐウエル３の形成後における深いＮウエル２の深さＸｊ２を７．０［μｍ］程度、Ｐウエル３の深さＸｊ３を３．０［μｍ］程度に調整している。

次に、リソグラフィ技術によりＰウエル３内にＰウエル３よりも不純物濃度が高いＰ型の埋め込み領域１０を形成するためのパターンニングを行う。なお、本製造方法例では、埋め込み領域１０を形成するためのパターンニングによって形成したレジストで覆われていない部分の幅（紙面の左右方向の長さ）はＰウエル３を形成するためのパターンニングによって形成したレジストで覆われていない部分の幅（紙面の左右方向の長さ）よりも１．０［μｍ］以上小さくなるように調整している。これにより、埋め込み領域１０がＰウエル３の側面に接して埋め込み領域１０が第１ウエル２から分離していない構造になることを防止することができる。その後、パターンニングによって形成したレジストをマスクとして９００〜２０００［ｋｅＶ］の加速エネルギーで５．０×１０¹¹〜５．０×１０¹³［ｃｍ^-2］のドーズ量のボロン（Ｂ）をイオン注入して埋め込み領域１０を形成し、埋め込み領域１０の形成後にレジストを除去する（図６参照）。なお、イオンの加速エネルギーの設定値は埋め込み領域１０がＰウエル３の底面に接することがないように選択される必要がある。

次に、リソグラフィ技術によりＰウエル３内にＰウエル３よりも不純物濃度が高いＰ型の埋め込み領域１１を形成するためのパターンニングを行う。なお、Ｐ型シリコン基板１の表面の法線方向から半導体装置を見た平面視において、埋め込み領域１１を形成するためのパターンニングによって形成したレジストが、Ｐウエル３の側面を全て覆っており、レジストのエッジとＰウエル３の側面との距離が１．０［μｍ］以上であることが好ましい。これにより、埋め込み領域１１がＰウエル３の側面に接して埋め込み領域１１が第１ウエル２から分離していない構造になることを防止することができるとともに、Ｐウエル３の電位を安定させることができる。その後、パターンニングによって形成したレジストをマスクとして５０〜２０００［ｋｅＶ］の加速エネルギーで５．０×１０¹¹〜５．０×１０¹³［ｃｍ^-2］のドーズ量のボロン（Ｂ）を多段イオン注入して埋め込み領域１１を形成し、埋め込み領域１１の形成後にレジストを除去する（図７参照）。なお、イオンの加速エネルギーの設定値は埋め込み領域１１がＰウエル３の底面に接することがないように選択される必要がある。また、埋め込み領域１１を形成する工程は、同じＰ型シリコン基板１に形成される他のトランジスタ（不図示）のＰウエルを形成する工程と同時に実施することができる。

次に、リソグラフィ技術によりＰウエル３内にソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄを形成するためのパターンニングを行う。なお、本製造方法例では、ソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄがそれぞれ埋め込み領域１１から１．５［μｍ］以上離れるようにしている。また、ソース電界緩和層７Ｓとドレイン電界緩和層７Ｄの間の距離はトランジスタのチャネル長となるため厳しく管理する必要がある。その後、パターンニングによって形成したレジストをマスクとして５０〜１０００［ｋｅＶ］の加速エネルギーで５．０×１０¹¹〜５．０×１０¹³［ｃｍ^-2］のドーズ量のリン（Ｐ）を多段イオン注入してソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄを形成し、ソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄの形成後にレジストを除去する（図８）。なお、イオンの加速エネルギーの設定値はソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄが埋め込み領域１０に接することがないように選択される必要がある。また、イオンの加速エネルギーの設定値は必要とされる耐圧等に基づいて選択されなければならない。

次に、リソグラフィ技術により厚膜のゲート酸化膜５を形成するためにパターンニングを行う。パターンニング後、ウエットエッチング技術等により熱酸化膜１０６のパターンニングされた以外の部分を除去し、除去されなかった熱酸化膜１０６がゲート酸化膜５になる。その後、熱酸化により熱酸化膜１０７を形成する。なお、熱酸化膜１０７は同じＰ型シリコン基板１に形成される他のトランジスタ（不図示）のゲート酸化膜と共用される（図９参照）。

次に、通常のＭＯＳトランジスタを形成するプロセスによりＭＯＳトランジスタを形成する。例えば、ポリシリコン膜をＣＶＤ法により堆積し、リンをドーピングして低抵抗化する。それから、リソグラフィ技術によりパターンニングを行いドライエッチング技術にてエッチングを行う。その後、レジストを除去し、ゲート電極６を形成する（図１０参照）。

次に、リソグラフィ技術によりＮ型の高濃度不純物層８を形成するためのパターンニングを行う。パターン形成後、砒素（ＡＳ）の注入を行う。同時に同じＰ型シリコン基板１に形成される他のトランジスタ（不図示）を形成するためのＬＤＤ注入が実施されてもかまわない。その後、レジストの剥離を行う（図１１参照）。Ｎ型の高濃度不純物層８はソース電界緩和層７Ｓ及びドレイン電界緩和層７Ｄよりも不純物濃度が高い層である。ソース電界緩和層７Ｓ内に形成されるＮ型の高濃度不純物層８はソース電極として機能し、ドレイン電界緩和層７Ｄ内に形成されるＮ型の高濃度不純物層８はドレイン電極として機能し、素子分離膜４間に形成されるＮ型の高濃度不純物層８は深いＮウエル２の電位をとるための電極として機能する。

最後に、リソグラフィ技術によりＰウエル３の電位をとるための電極として機能するＰ型の高濃度不純物層９及びＰ型シリコン基板１の電位をとるための電極として機能するＰ型の高濃度不純物層（不図示）を形成するためのパターニングを行う。パターン形成後、ＢＦ２の注入を行う。その後、レジスト剥離を行う（図１２参照）。Ｐ型の高濃度不純物層９及びＰ型シリコン基板１の電位をとるための電極として機能するＰ型の高濃度不純物層（不図示）はＰウエル３よりも不純物濃度が高い層である。

ここで、図１２中のＡ−Ａ線上の深さ方向（Ｐ型シリコン基板１の表面の法線方向）の濃度プロファイルを図１３示す。深いＮウエルが７［μｍ］程度の深さで形成されており、深いＮウエル２内に深さ３．５［μｍ］程度のＰウエル３が形成されている。Ｐウエル３と深いＮウエル２の境界に近い領域に高濃度のＰ型の埋め込み領域１０が形成されている。埋め込み領域１０の不純物濃度は１．０×１０¹⁷［／ｃｃ］程度である。高濃度のＰ型の埋め込み領域１０とＰ型シリコン基板１との間の領域にソース電界緩和層７Ｓが形成されている。ソース電界緩和層７Ｓは高濃度のＰ型の埋め込み領域１０と重ならないことが望ましい。ドレイン電界緩和層７Ｄも同様である。そして、Ｐ型シリコン基板１に１．０×１０²¹［／ｃｃ］程度のＮ型の高濃度不純物層が形成されている。

本発明の一実施形態に係る半導体装置の各層の配置を図１４に示す。ただし、図１４ではゲート電極６は図示を省略している。深いＮウエル２の中にＰウエル３が配置され、Ｐウエル３のエッジ（側面）から一定の距離内側に埋め込み領域１０が配置され、Ｐウエル３のエッジ（側面）に沿って一定の距離内側にリング形状の埋め込み領域１１が配置されている。リング形状の埋め込み領域１１に囲まれた領域にソース電界緩和層７Ｓ、ドレイン電界緩和層７Ｄ、及び厚膜のゲート酸化膜５を有するトランジスタが配置される。

本発明の他の実施形態に係る半導体装置の構造を図１５に示す。図１５に示す本発明の他の実施形態に係る半導体装置は、図１に示す本発明の他の実施形態に係る半導体装置において、埋め込み領域１０及び１１を第２ウエル３よりも不純物濃度が高い第１導電型の第３ウエル１２に置換し、第２ウエル３の埋め込み領域１０及び１１より内側の部分を第３ウエル１２よりも不純物濃度が低い第１導電型の第４ウエル１３に置換した構造である。

図１５に示す本発明の他の実施形態に係る半導体装置の製造方法例としては、図１に示す本発明の一実施形態に係る半導体装置の製造方法例において、Ｐウエル３を形成した後に、Ｐウエル３を形成した方法と同様の方法で、Ｐ型の第３ウエル１２を形成し、さらにその後、Ｐ型の第４ウエル１３を形成し、埋め込み領域１０及び１１を形成する工程を省けばよい。

１第１導電型の半導体基板、Ｐ型シリコン基板
２第２導電型の第１ウエル、深いＮウエル
３第１導電型の第２ウエル、Ｐウエル
４素子分離膜
５ゲート酸化膜
６ゲート電極
７Ｓソース電界緩和層
７Ｄドレイン電界緩和層
８第２導電型の高濃度不純物層
９第１導電型の高濃度不純物層
１０、１１埋め込み領域
１２第１導電型の第３ウエル
１３第１導電型の第４ウエル
１０１、１０４、１０６、１０７熱酸化膜
１０２レジスト
１０３リン注入領域
１０５シリコン窒化膜

Claims

第１導電型の半導体基板の表面層に形成される第１導電型とは反対の第２導電型の第１ウエルと、
第１ウエル内に前記半導体基板から分離して形成される第１導電型の第２ウエルと、
第２ウエル内に第１ウエルから分離して形成される第２導電型の電界緩和領域と、
第２ウエル内に形成され第２ウエルよりも不純物濃度が高い第１導電型の埋め込み領域とを有し、
前記埋め込み領域が、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離していることを特徴とする半導体装置。
前記埋め込み領域が、前記電界緩和領域から分離している請求項１に記載の半導体装置。
第１導電型の半導体基板の表面層に形成される第１導電型とは反対の第２導電型の第１ウエルと、
第１ウエル内に前記半導体基板から分離して形成される第１導電型の第２ウエルと、
第２ウエル内に形成され第２ウエルよりも不純物濃度が高い第１導電型の第３ウエルと、
第３ウエル内に形成され第３ウエルよりも不純物濃度が低い第１導電型の第４ウエルと、
第４ウエル内に第１ウエルから分離して形成される第２導電型の電界緩和領域と、
第３ウエルが、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離していることを特徴とする半導体装置。
前記第３ウエルが、前記電界緩和領域から分離している請求項３に記載の半導体装置。
第１導電型の半導体基板の表面層に第１導電型とは反対の第２導電型の第１ウエルを形成する工程と、
第１ウエル内に第１導電型の第２ウエルを前記半導体基板から分離して形成する工程と、
第２ウエル内に第２導電型の電界緩和領域を第１ウエルから分離して形成する工程と、
第２ウエル内に第２ウエルよりも不純物濃度が高い第１導電型の埋め込み領域を形成する工程とを有し、
前記埋め込み領域が、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離するように前記埋め込み領域を形成することを特徴とする半導体装置の製造方法。
第１導電型の半導体基板の表面層に第１導電型とは反対の第２導電型の第１ウエルを形成する工程と、
第１ウエル内に第１導電型の第２ウエルを前記半導体基板から分離して形成する工程と、
第２ウエル内に第２ウエルよりも不純物濃度が高い第１導電型の第３ウエルを形成する工程と、
第３ウエル内に第３ウエルよりも不純物濃度が低い第１導電型の第４ウエルを形成する工程と、
第４ウエル内に第２導電型の電界緩和領域を第１ウエルから分離して形成する工程と、
第３ウエルが、第２ウエルの側面及び底面と前記電界緩和領域との間に形成され、第１ウエルから分離するように第３ウエルを形成することを特徴とする半導体装置の製造方法。