JP4437388B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＭＯＳトランジスタ（二重拡散絶縁ゲート型電界効果トランジスタ）と、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタからなるＣＭＯＳ（相補型ＭＯＳ）を混載した半導体装置に関するものである。このような半導体装置は例えば定電圧回路を備えた半導体装置や、高耐圧半導体装置などに適用される。
【０００２】
【従来の技術】
図１７にＤＭＯＳトランジスタとＣＭＯＳを混載している従来の半導体装置の断面図を示す。この従来例は、ＤＭＯＳトランジスタとしてＰチャネル型のもの（以下ＰｃｈＤＭＯＳトランジスタと称す）を備えている。
【０００３】
２０Ωｃｍ程度の比抵抗をもつＰ型半導体基板７２の表面に、ＣＭＯＳを構成するＰチャネル型ＭＯＳトランジスタ（以下ＰｃｈＭＯＳトランジスタと称す）及びＮチャネル型ＭＯＳトランジスタ（以下ＮｃｈＭＯＳトランジスタと称す）、ＰｃｈＤＭＯＳトランジスタ形成領域を分離するためのＬＯＣＯＳ酸化膜６が形成されている。Ｐ型半導体基板７２の主表面側に、ＰｃｈＤＭＯＳトランジスタ形成領域に対応してＮウエル領域（Ｎｗｅｌｌ）７４と、ＮｃｈＭＯＳトランジスタ形成領域に対応してＰウエル領域（Ｐｗｅｌｌ）７６と、ＰｃｈＤＭＯＳトランジスタ形成領域に対応してＮウエル領域（Ｎｗｅｌｌ）７８が形成されている。
【０００４】
ＰｃｈＤＭＯＳトランジスタについて説明する。
Ｎウエル領域７８内に、ＰｃｈＤＭＯＳトランジスタのドレインを構成するＰウエル領域（Ｐｗｅｌｌ）８０と、Ｎウエル領域７８の電位をとるためのＮ型高濃度拡散層８２が形成されている。Ｐウエル領域８０内にＮ型チャネル拡散層（Ｎ−）８４が形成されている。Ｐウエル領域８０内には、Ｎ型チャネル拡散層８４の両側に、Ｎ型チャネル拡散層８４とは間隔をもってドレインコンタクト用のＰ型高濃度拡散層（Ｐ＋）８６，８６も形成されている。
【０００５】
Ｎ型チャネル拡散層８４内に、Ｎ型チャネル拡散層８４のＰ型高濃度拡散層８６側の端部とは間隔をもって配置され、互いに間隔をもって配置された２つのＰ型高濃度拡散層（Ｐ＋）８８，８８が形成されている。Ｎ型チャネル拡散層８４には、Ｐ型高濃度拡散層８８，８８の間に、Ｎ型チャネル拡散層８４の電位をとるためのＮ型高濃度拡散層（Ｎ＋）９０も形成されている。Ｐ型高濃度拡散層８８はＰｃｈＤＭＯＳトランジスタのソースを構成する。
【０００６】
Ｎ型チャネル拡散層８４上及びＰウエル領域８０上に、ゲート酸化膜９２を介して、Ｐ型高濃度拡散層８８に隣接し、かつＰ型高濃度拡散層８６とは間隔をもって、ポリシリコンからなるゲート電極９４が形成されている。ゲート電極９４下のＮ型チャネル拡散層８４の表面がチャネル領域となる。
【０００７】
ＰｃｈＭＯＳトランジスタについて説明する。
Ｎウエル領域７４内に、ソース及びドレインを構成する２つのＰ型高濃度拡散層（Ｐ＋）９６，９６が互いに間隔をもって形成されている。Ｐ型高濃度拡散層９６，９６の間のＮウエル領域７４上に、ゲート酸化膜９８を介して、ポリシリコンからなるゲート電極１００が形成されている。
【０００８】
ＮｃｈＭＯＳトランジスタについて説明する。
Ｐウエル領域７６内に、ソース及びドレインを構成する２つのＮ型高濃度拡散層（Ｎ＋）１０２，１０２が互いに間隔をもって形成されている。Ｎ型高濃度拡散層１０２，１０２の間のＰウエル領域上７６に、ゲート酸化膜１０４を介して、ポリシリコンからなるゲート電極１０６が形成されている。
【０００９】
ＤＭＯＳトランジスタとＣＭＯＳを混載している半導体装置は、例えば特許文献１に記載されている。
【００１０】
ＤＭＯＳトランジスタとＣＭＯＳを混載した半導体装置は例えば定電圧回路を備えた半導体装置に適用される。定電圧回路においてＤＭＯＳトランジスタは出力トランジスタに用いられる。定電圧回路は出力電流を大電流としても一定電圧を出力する機能を備えている。
【００１１】
【特許文献１】
特開平９−２３７８４１号公報
【００１２】
【発明が解決しようとする課題】
しかし、出力トランジスタとして、図１７に示したような表面チャネル型のＰｃｈＤＭＯＳトランジスタを用いて電流を出力する定電圧回路では、大電流を流したときに生じる配線の電流容量の問題をなくすためにソース配線及びドレイン配線の配線幅を太くする必要があり、さらにソース端子及びドレイン端子をとるために、ＤＭＯＳトランジスタからなる出力トランジスタが流すことのできる能力の半分程度しか引き出せていなかった。
【００１３】
そこで本発明は、ＤＭＯＳトランジスタとＣＭＯＳを混載した半導体装置において、ＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる半導体装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明は、Ｐ型の同一半導体基板上に、ＰｃｈＤＭＯＳトランジスタと、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳとを備えた半導体装置であって、上記ＰｃｈＤＭＯＳトランジスタは、ドレインを上記半導体基板とし、ソースを上記半導体基板の主表面側にもつ縦型ＤＭＯＳトランジスタであり、上記ＰｃｈＭＯＳトランジスタは、上記半導体基板の主表面側に形成されたＮ型領域内に形成されており、上記ＮｃｈＭＯＳトランジスタは、上記Ｎ型領域によって上記半導体基板とは電気的に分離されたＰ型領域内に形成されているものである。
【００１５】
本発明の半導体装置においては、ＤＭＯＳトランジスタとして縦型ＤＭＯＳトランジスタを備えていることにより、ＤＭＯＳトランジスタのソース及びドレインに対して半導体基板の主表面側に形成される出力配線はソース配線のみにすることができるので、従来の表面デバイスのソース配線及びドレイン配線の半分となり、電流容量を上げることができ、ＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる。
また、同一半導体基板上に形成されるＣＭＯＳは、半導体基板とは電気的に分離されたＮ型領域及びＰ型領域に配置しているので、製品化が可能となる。
【００１６】
【発明の実施の形態】
本発明の半導体装置において、上記半導体基板は、主表面とは反対側の裏面側から順にＰ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層が積層された積層構造をもつことが好ましい。
【００１７】
その結果、ＤＭＯＳトランジスタのドレイン抵抗を下げることができるので、製品性能を向上させることができる。さらに、ＤＭＯＳトランジスタのドレイン以外の部分及びＣＭＯＳが低濃度エピタキシャル成長層に形成されているようにすることにより、ＣＭＯＳ及びＤＭＯＳトランジスタの作製が困難になるのを防止することができる。
【００１８】
さらに、上記Ｎ型領域の底部は、上記Ｐ型高濃度半導体基板と上記Ｐ型低濃度エピタキシャル成長層の界面に形成されたＮ型埋め込み層により構成されていることが好ましい。
【００１９】
その結果、ＣＭＯＳ形成領域とＰ型高濃度半導体基板との縦方向の電気的分離を向上させ、分離耐圧の不足や、寄生バイポーラ構造に起因するラッチアップなど防止することができ、高電圧が扱える製品をつくることが可能になる。
【００２０】
さらに、上記半導体基板は、上記Ｐ型高濃度半導体基板と上記Ｐ型低濃度エピタキシャル成長層の間に第２Ｐ型低濃度エピタキシャル成長層をさらに備え、上記Ｎ型埋め込み層は、上記Ｐ型低濃度エピタキシャル成長層と上記第２Ｐ型低濃度エピタキシャル成長層の界面に形成されていることが好ましい。
【００２１】
その結果、Ｎ型埋め込み層はＰ型高濃度半導体基板とは間隔をもって配置されるので、製造工程での熱処理時におけるＰ型高濃度半導体基板からのＰ型不純物のせり上がり部分を第２Ｐ型低濃度エピタキシャル成長層で吸収することができ、より強固なＮ型埋め込み層を備えることができる。さらに、Ｐ型高濃度半導体基板からのＰ型不純物のせり上がり拡散に起因するＮ型埋め込み層の消失をなくすことができる。さらに、Ｐ型高濃度半導体基板内のＰ型不純物がＮ型埋め込み層上部まで拡散することによって、主表面側から形成したＮ型領域部分がＮ型埋め込み層まで届かずに、半導体基板とＰ型領域の電気的分離が不完全になるという不具合を防止することができる。このように、高耐圧化及びラッチアップに強い構造とすることができる。
【００２２】
さらに、上記半導体基板は、上記Ｐ型低濃度エピタキシャル成長層と上記第２Ｐ型低濃度エピタキシャル成長層の間に第３Ｐ型低濃度エピタキシャル成長層をさらに備え、上記Ｎ型埋め込み層は、上記第２Ｐ型低濃度エピタキシャル成長層と上記第３Ｐ型低濃度エピタキシャル成長層の界面に形成されており、上記Ｐ型領域の形成領域に対応して、上記Ｐ型低濃度エピタキシャル成長層と上記第３Ｐ型低濃度エピタキシャル成長層の界面にＰ型埋め込み層が形成されていることが好ましい。
【００２３】
その結果、ＮｃｈＭＯＳトランジスタの形成領域におけるＮ型埋め込み層の上方拡散を第３Ｐ型低濃度エピタキシャル成長層及びＰ型埋め込み層より吸収することができるので、Ｐ型領域を高濃度ウエル領域にしなくてもウエル耐圧を確保することができる。これにより、Ｐ型領域に形成されるＮｃｈＭＯＳトランジスタのしきい値電圧の上昇を抑制することができ、高電圧デバイスへの適用が可能になる。
【００２４】
さらに、上記Ｎ型領域は、底面部が上記Ｎ型埋め込み層により構成され、側面部が上記Ｐ型領域の形成領域を含む上記Ｐ型低濃度エピタキシャル成長層の領域を囲むように形成されたＮウエル領域により構成されており、上記Ｐ型領域は上記Ｎ型領域に囲まれた領域の上記Ｐ型低濃度エピタキシャル成長層に形成されていることが好ましい。
【００２５】
その結果、Ｎ型領域に囲まれた領域のＰ型低濃度エピタキシャル成長層とＰ型高濃度半導体基板とを電気的に分離することができるので、Ｎ型領域に形成されたＰｃｈＭＯＳトランジスタとＰ型領域に形成されたＮｃｈＭＯＳトランジスタにより構成されるＣＭＯＳは、半導体基板表面の電圧設定のみで回路を構成することが可能となる。これにより、ＰｃｈＤＭＯＳトランジスタのドレインとなるＰ型高濃度半導体基板を出力端子とすることができる。
【００２６】
さらに、上記半導体基板は、上記ＰｃｈＤＭＯＳトランジスタのソース形成領域の下側に、Ｐ型埋め込み層を備えていることが好ましい。
【００２７】
その結果、Ｐ型埋め込み層により、ＰｃｈＤＭＯＳトランジスタにおいてデバイス耐圧に合わせたドレイン抵抗値を設定でき、ＰｃｈＤＭＯＳトランジスタのオン抵抗を下げることができる。
【００２８】
上記の態様では、Ｐ型の半導体基板を用いた場合を説明しているが、本発明はこれに限定されるものではなく、Ｎ型の半導体基板を用い、Ｐ型の半導体基板を用いた場合とは逆導電型の構成にすることにより、Ｎ型の導体基板を用いた場合にもＰ型の半導体基板を用いた場合と同様の効果が得られる。ここで逆導電型とは、Ｐ型に対してＮ型をいい、Ｎ型に対してＰ型をいう。
【００２９】
本発明が適用される半導体装置として、出力トランジスタと、上記出力トランジスタからの出力電圧を基準電圧と比較しその出力電圧が一定になるようにフィードバックをかけるコントロール部とをもつ定電圧回路を備えた半導体装置を挙げることができる。本発明の半導体装置では、上記定電圧回路において、上記出力トランジスタは本発明の半導体装置を構成するＤＭＯＳトランジスタにより構成され、上記コントロール部で使用されるＣＭＯＳ本発明の半導体装置を構成するＣＭＯＳにより構成される。
【００３０】
従来、定電圧回路を備えた半導体装置では出力トランジスタとしてバイポーラトランジスタが多く用いられている。特に、大電流を流す定電圧回路では製造プロセスが簡便なバイポーラトランジスタが主流である。しかし、出力トランジスタとしてバイポーラトランジスタを用いた定電圧回路は、電流駆動タイプとなるため、消費電流が大きいという問題があった。さらに、定電圧回路は電圧変換時には常時オン状態になるために、発熱が大きな問題となっていた。また、出力トランジスタとして表面チャネル型のＭＯＳトランジスタを用いたものでは、半導体基板の主表面側のみでの電流のやりとりをしていたため、配線の電流容量により流す電流にも制限があった。
【００３１】
定電圧回路を備えた本発明の半導体装置では、ＭＯＳトランジスタのみで定電圧回路を構成しているので消費電流を下げることができる。さらに、出力端子を半導体基板とする構造であるので放熱特性がよい。さらに、出力トランジスタはソース配線及びドレイン配線の両方ではなくソース配線のみを主表面側にもつので、出力トランジスタの面積を小さくすることができる。さらに、電流は主表面から基板側に流れるため、電流を流す部分の断面積を大きくとることができ、大電流化が可能となる。
【００３２】
【実施例】
図１は一実施例を示す断面図である。
０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４が形成されている。Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４は本発明の半導体装置の半導体基板を構成する。
【００３３】
Ｐ型低濃度エピタキシャル成長層４の表面（主表面）に、ＬＯＣＯＳ（local oxidation of silicon）法により形成された、トランジスタの形成領域を分離するための素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００３４】
ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳ形成領域を含むＰ型低濃度エピタキシャル成長層４の領域に、Ｎウエル領域（Ｎｗｅｌｌ）８が形成されている。Ｎウエル領域８は本発明の半導体装置のＮ型領域を構成する。
Ｎウエル領域８内でＮｃｈＭＯＳトランジスタ形成領域を含む領域にＰウエル領域１０が形成されている。Ｐウエル領域１０は本発明の半導体装置のＰ型領域を構成する。
【００３５】
Ｐウエル領域１０とは異なる領域のＮウエル領域８にＰｃｈＭＯＳトランジスタが形成されている。ＰｃｈＭＯＳトランジスタは、Ｎウエル領域８内に互いに間隔をもって形成された２つのＰ型高濃度拡散層（Ｐ＋）１２，１２と、Ｐ型高濃度拡散層１２，１２間のＮウエル領域８上にゲート酸化膜１４を介して形成された、ポリシリコン膜からなるゲート電極１６を備えている。Ｐ型高濃度拡散層１２，１２はＰｃｈＭＯＳトランジスタのソース及びドレインを構成する。
【００３６】
Ｐウエル領域１０にＮｃｈＭＯＳトランジスタが形成されている。ＮｃｈＭＯＳトランジスタは、Ｐウエル領域１０内に互いに間隔をもって形成された２つのＮ型高濃度拡散層（Ｎ＋）１８，１８と、Ｎ型高濃度拡散層１８，１８間のＰウエル領域１０上にゲート酸化膜２０を介して形成された、ポリシリコン膜からなるゲート電極２２を備えている。Ｎ型高濃度拡散層１８，１８はＮｃｈＭＯＳトランジスタのソース及びドレインを構成する。
【００３７】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタのＮ型チャネル拡散層（Ｎ−）２４が形成されている。Ｎ型チャネル拡散層２４はＬＯＣＯＳ酸化膜６とは間隔をもって形成されている。
【００３８】
Ｎ型チャネル拡散層２４内に、２つのＰ型高濃度拡散層２６，２６が互いに間隔をもって形成されている。Ｎ型チャネル拡散層２４内には、Ｐ型高濃度拡散層２６，２６の間に、Ｎ型チャネル拡散層２４の電位をとるためのＮ型高濃度拡散層（Ｎ＋）２８も形成されている。
【００３９】
Ｐ型高濃度拡散層２６のＮ型高濃度拡散層２８とは反対側の端部上からＬＯＣＯＳ酸化膜６までの、Ｎ型チャネル拡散層２４上及びＰ型低濃度エピタキシャル成長層４上にゲート酸化膜３０が形成されている。ゲート酸化膜３０上からＬＯＣＯＳ酸化膜６にわたって、ポリシリコン膜からなるゲート電極３２が形成されている。
【００４０】
Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００４１】
この実施例では、ＰｃｈＤＭＯＳトランジスタとして縦型ＤＭＯＳトランジスタを備えているので、Ｐ型低濃度エピタキシャル成長層４の主表面側に形成するＰｃｈＤＭＯＳトランジスタの出力配線はソースを構成するＰ型高濃度拡散層２６のみに形成すればよい。しがたって、従来の表面デバイスのソース配線及びドレイン配線に比べて出力配線は半分になり、電流容量を上げることができるので、ＰｃｈＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる。
【００４２】
また、Ｐ型低濃度エピタキシャル成長層４に形成されるＣＭＯＳは、Ｐ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２とは電気的に分離されたＮウエル領域８内及びＰウエル領域１０内に形成されているので、製品化が可能となる。
【００４３】
さらに、半導体基板として、Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４が積層された積層構造をもつものを用いているので、ＰｃｈＤＭＯＳトランジスタのドレイン抵抗を下げることができ、製品性能を向上させることができる。さらに、ＰｃｈＤＭＯＳトランジスタのドレイン以外の部分、ここではＮ型チャネル拡散層２４、ソースであるＰ型高濃度拡散層２６及びＮ型高濃度拡散層２８、並びに、ＣＭＯＳを形成する領域であるＮウエル領域８及びＰウエル領域１０は、低濃度エピタキシャル成長層４に形成されているので、ＣＭＯＳ及びＤＭＯＳトランジスタの作製が困難になるのを防止することができる。
【００４４】
図２及び図３は、図１に示した実施例を製造するための製造方法の一例を示す工程断面図である。図１から図３を参照して、この製造方法の例を説明する。
【００４５】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する（図２（ａ）参照）。
（２）Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍ（マイクロメートル）の膜厚に形成する（図２（ｂ）参照）。
【００４６】
（３）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリンを加速エネルギーは１５０ＫｅＶ、ドーズ量は１.０×１０13ｃｍ-2程度の条件で、Ｐ型低濃度エピタキシャル成長層４のＣＭＯＳ形成領域に選択的に注入する。例えば１１８０℃、１４時間程度の条件で熱処理を施して、注入したリンを活性化させ、Ｎウエル領域８を形成する（図２（ｃ）参照）。
【００４７】
（４）写真製版技術及びイオン注入法により、Ｐ型不純物、例えばボロンを加速エネルギーは６０ＫｅＶ、ドーズ量は５.０×１０12ｃｍ-2程度の条件で、Ｎウエル領域８のＮｃｈＭＯＳトランジスタ形成領域に選択的に注入する。例えば１１５０℃、８時間程度の条件で熱処理を施して、注入したボロンを活性化させ、Ｎウエル領域８内にＰウエル領域１０を形成する（図２（ｄ）参照）。
【００４８】
（５）通常のＬＯＣＯＳ酸化法を用いて、Ｐ型低濃度エピタキシャル成長層４の表面に、ＣＭＯＳを構成するＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタ、並びにＰｃｈＤＭＯＳトランジスタ形成領域を分離するためのＬＯＣＯＳ酸化膜６を形成する。ＬＯＣＯＳ酸化膜６の膜厚は例えば８００ｎｍ（ナノメートル）程度である。ＰｃｈＭＯＳトランジスタ形成領域であるＬＯＣＯＳ酸化膜６で囲まれたＮウエル領域８の表面にゲート酸化膜１４を形成し、ＮｃｈＭＯＳトランジスタ形成領域であるＬＯＣＯＳ酸化膜６で囲まれたＰウエル領域１０の表面にゲート酸化膜２０を形成し、ＰｃｈＤＭＯＳトランジスタ形成領域であるＬＯＣＯＳ酸化膜６で囲まれたＰ型低濃度エピタキシャル成長層４の表面にゲート酸化膜３０を形成する（図３（ｅ）参照）。
ここで、ＬＯＣＯＳ酸化膜６の下部に、チャネルストッパーとなるフィールドドープ拡散層を形成するようにしてもよい。
【００４９】
（６）写真製版技術及びイオン注入法により、ＰｃｈＭＯＳトランジスタ形成領域であるＮウエル領域８の表面にＰｃｈＭＯＳトランジスタのしきい値電圧を決定するためのチャンネルドープ注入と、ＮｃｈＭＯＳトランジスタ形成領域であるＰウエル領域１０の表面にＮｃｈＭＯＳトランジスタのしきい値電圧を決定するためのチャンネルドープ注入とをそれぞれ行なう。
【００５０】
ＣＶＤ（chemical vapor deposition）法により、半導体基板上全面にポリシリコン膜を例えば５００ｎｍ程度の膜厚に堆積する。そのポリシリコン膜上に、ＮｃｈＭＯＳトランジスタ形成領域に対応して開口部をもつ酸化膜（図示は省略）を例えば２００ｎｍ程度の膜厚に形成し、リンの堆積及び熱拡散により、ＮｃｈＭＯＳトランジスタ形成領域に対応してＮ型ポリシリコン膜を形成する。写真製版技術及びドライエッチングにより、ポリシリコン膜をパターニングして、ＰｃｈＭＯＳトランジスタ形成領域にポリシリコン膜からなるゲート電極１６を形成し、ＮｃｈＭＯＳトランジスタ形成領域にＮ型ポリシリコン膜からなるゲート電極２２を形成し、ＰｃｈＤＭＯＳトランジスタ形成領域にポリシリコン膜からなるゲート電極３２を形成する（図３（ｆ）参照）。
【００５１】
（７）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリンを加速エネルギーは１００ＫｅＶ、ドーズ量は３.０×１０13ｃｍ-2程度の条件で、ゲート電極３２をマスクにして、ＰｃｈＤＭＯＳトランジスタ形成領域のＰ型低濃度エピタキシャル成長層４の表面に選択的に注入する。例えば１１００℃、３時間程度の条件で熱処理を施し、注入したリンを活性化させてＮ型チャネル拡散層２４を形成する。Ｎ型チャネル拡散層２４はゲート電極３２に対して自己整合的に形成される（図３（ｇ）参照）。
【００５２】
（８）写真製版技術及びイオン注入法により、Ｐ型不純物、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は３.０×１０15ｃｍ-2程度の条件で、ゲート電極１６及び３２をマスクにして、ＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８、及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入する（×印参照）。このとき、ゲート電極１６及び３２にもボロンが注入される（図３（ｈ）参照）。
【００５３】
（９）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は５.０×１０15ｃｍ-2程度の条件で、ゲート電極２２をマスクにして、ＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域１０、及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入する。
【００５４】
例えば９２０℃、６０分程度の条件で熱処理を施して、不純物の活性化を行ない、Ｎウエル領域８にＰｃｈＭＯＳトランジスタのソース及びドレインとなるＰ型高濃度拡散層１２，１２を形成し、Ｐウエル領域１０にＮｃｈＭＯＳトランジスタのソース及びドレインとなるＮ型高濃度拡散層１８，１８を形成し、Ｎ型チャネル領域２４にＮ型高濃度拡散層２８とＰｃｈＤＭＯＳトランジスタのソースとなるＰ型高濃度拡散層２６を形成する。この熱処理により、上記工程（８）でゲート電極１６及び３２に注入されたボロンも活性化され、ゲート電極１６及び３２が低抵抗化される（図１参照）。
【００５５】
図４は他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００５６】
この実施例において図１に示した実施例と異なる点は、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側の、Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４の界面に、Ｐ型埋め込み層３４が形成されていることである。
【００５７】
ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側にＰ型埋め込み層３４を備えていることにより、ＰｃｈＤＭＯＳトランジスタにおいてデバイス耐圧に合わせたドレイン抵抗値を設定でき、ＰｃｈＤＭＯＳトランジスタのオン抵抗を下げることができる。
【００５８】
Ｐ型埋め込み層３４は、例えば図２（ａ）を参照して説明した工程（１）において、Ｐ型高濃度半導体基板２の所定の領域に、ボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０14ｃｍ-2の条件で注入した後に、１０００℃、６０分程度の条件で熱処理を施して活性化しておくことにより形成することができる。
【００５９】
図５は、さらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型高濃度半導体基板２の一表面上にＰ型低濃度エピタキシャル成長層４が形成されている。Ｐ型低濃度エピタキシャル成長層４の表面に素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００６０】
ＣＭＯＳ形成領域に対応して、Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４の界面にＮ型埋め込み層３６が形成されている。Ｐ型低濃度エピタキシャル成長層４に、ＰｃｈＭＯＳトランジスタの形成領域を含み、かつＮｃｈＭＯＳトランジスタの形成領域を囲むように、Ｎウエル領域（Ｎｗｅｌｌ）３８が形成されている。Ｎウエル領域３８の底部はＮ型埋め込み層３６と電気的に接続されている。Ｎ型埋め込み層３６及びＮウエル領域３８は本発明の半導体装置のＮ型領域を構成する。
【００６１】
Ｎウエル領域３８に、ソース及びドレインとなるＰ型高濃度拡散層１２，１２と、ゲート酸化膜１４並びにゲート電極１６を備えたＰｃｈＭＯＳトランジスタが形成されている。
【００６２】
Ｎ型埋め込み層３６及びＮウエル領域３８に囲まれた領域のＰ型低濃度エピタキシャル成長層４ａの表面側に、Ｐウエル領域４０が形成されている。Ｐウエル領域４０は、Ｎ型埋め込み層３６及びＮウエル領域３８によって、Ｎ型埋め込み層３６及びＮウエル領域３８に囲まれたＰ型低濃度エピタキシャル成長層４ａ以外の領域のＰ型低濃度エピタキシャル成長層４、及びＰ型高濃度半導体基板２とは電気的に分離されている。Ｐウエル領域４０は本発明の半導体装置のＰ型領域を構成する。
Ｐウエル領域４０に、ソース及びドレインとなるＮ型高濃度拡散層１８，１８、ゲート酸化膜２０並びにゲート電極２２を備えたＮｃｈＭＯＳトランジスタが形成されている。
【００６３】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成するＮ型チャネル拡散層２４、Ｐ型高濃度拡散層２６，２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００６４】
この実施例では、図１を参照して説明した実施例と同様の効果を得ることができる。
さらに、ＣＭＯＳの形成領域に対応してＮ型埋め込み層３６を備えているので、ＣＭＯＳの形成領域とＰ型高濃度半導体基板２との縦方向の電気的分離を向上させ、分離耐圧の不足や、寄生バイポーラ構造に起因するラッチアップなど防止することができ、高電圧が扱える製品をつくることが可能になる。
【００６５】
さらに、Ｎ型埋め込み層３６及びＮウエル領域３８からなるＮ型領域は、ＮｃｈＭＯＳトランジスタ形成領域であるＰウエル領域４０を含む領域のＰ型低濃度エピタキシャル成長層４ａを囲むように形成されているので、Ｐ型低濃度エピタキシャル成長層４ａとＰ型高濃度半導体基板２とを電気的に分離することができる。これにより、Ｎウエル領域３８に形成されたＰｃｈＭＯＳトランジスタと、Ｐ型低濃度エピタキシャル成長層４ａ内に形成されたＰウエル領域４０に形成されたＮｃｈＭＯＳトランジスタにより構成されるＣＭＯＳは、半導体基板表面の電圧設定のみで回路を構成することが可能となり、ＰｃｈＤＭＯＳトランジスタのドレインとなるＰ型高濃度半導体基板２を出力端子とすることができる。
【００６６】
図６及び図７は、図５に示した実施例を製造するための製造方法の一例を示す工程断面図である。
【００６７】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する。写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０15ｃｍ-2程度の条件で、Ｐ型高濃度半導体基板２の表面にＣＭＯＳ形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＮ型不純物を活性化させ、Ｎ型埋め込み層３６を形成する（図６（ａ）参照）。
【００６８】
（２）Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍの膜厚に形成する。このとき、Ｎ型埋め込み層３６の不純物はＰ型低濃度エピタキシャル成長層４にも拡散する（図６（ｂ）参照）。
【００６９】
（３）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリンを加速エネルギーは１５０ＫｅＶ、ドーズ量は１.０×１０13ｃｍ-2程度の条件で、Ｐ型低濃度エピタキシャル成長層４のＣＭＯＳ形成領域に、ＰｃｈＭＯＳトランジスタ形成領域を含み、かつＮｃｈＭＯＳトランジスタ形成領域を囲むように、選択的に注入する。例えば１１８０℃、１４時間程度の条件で熱処理を施して、注入したリンを活性化させ、Ｎウエル領域３８を形成する。
【００７０】
この熱処理において、Ｎウエル領域３８のＮ型不純物の深さ方向への拡散と、Ｎ型埋め込み層３６のＮ型不純物のせり上がりにより、Ｎ型埋め込み層３６とＮウエル領域３８は電気的に接続される。ＮｃｈＭＯＳトランジスタ形成領域である、Ｎ型埋め込み層３６及びＮウエル領域３８で囲まれた領域のＰ型低濃度エピタキシャル成長層４ａは、他の領域のＰ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２とは電気的に分離される（図６（ｃ）参照）。
【００７１】
図８は熱処理による不純物の拡散を示すデータであり、（Ａ）及び（Ｂ）は表面から注入したリンのドーズ量と拡散深さの関係を示し、（Ｃ）及び（Ｄ）は埋め込み層のドーズ量とはい上がり量の関係を示す。（Ａ）及び（Ｃ）の熱処理条件は１１５０℃、５００分であり、（Ｂ）及び（Ｄ）の熱処理条件は１１８０℃、８６０分である。
【００７２】
図８から得られる、表面からの拡散深さ情報と埋め込み層のせり上り情報などを用いることにより、Ｎ型埋め込み層３６とＮウエル領域３８を確実に電気的に接続させることができ、ＮｃｈＭＯＳトランジスタの形成領域を他の領域のＰ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２とは電気的に分離することができる。
【００７３】
（４）写真製版技術及びイオン注入法により、Ｐ型不純物、例えばボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は３.０×１０12ｃｍ-2程度の条件で、ＮｃｈＭＯＳトランジスタ形成領域である、Ｎ型埋め込み層３６及びＮウエル領域３８で囲まれた領域のＰ型低濃度エピタキシャル成長層４ａに選択的に注入する。例えば１１５０℃、８時間程度の条件で熱処理を施して、注入したボロンを活性化させ、Ｎ型埋め込み層３６及びＮウエル領域３８で囲まれたＰ型低濃度エピタキシャル成長層４ａにＰウエル領域４０を形成する（図６（ｄ）参照）。
【００７４】
（５）図３（ｅ）から（ｈ）及び図１を参照して説明した上記工程（５）から（９）と同様にして、ＬＯＣＯＳ酸化膜６及びゲート酸化膜１４，２０，３０を形成し（図７（ｅ）参照）、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのチャンネルドープ注入を行なった後、ゲート電極１６，２２，３２を形成し（図７（ｆ）参照）、Ｎ型チャネル拡散層２４を形成し（図７（ｇ）参照）、Ｐ型不純物をＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入し（図７（ｈ）参照）、Ｎ型不純物をＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域４０及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入し、熱処理を施して、Ｐ型高濃度拡散層１２，２６及びＮ型高濃度拡散層１８，２８を形成する（図５参照）。
【００７５】
図９は、さらに他の実施例を示す断面図である。図５と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７６】
Ｐ型高濃度半導体基板２の一表面上にＰ型低濃度エピタキシャル成長層（第２Ｐ型低濃度エピタキシャル成長層）４２とＰ型低濃度エピタキシャル成長層４が順に形成されている。Ｐ型低濃度エピタキシャル成長層４２の厚みは１０μｍ程度であり、比抵抗は２０Ωｃｍ程度である。Ｐ型低濃度エピタキシャル成長層４の表面に素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００７７】
Ｐ型低濃度エピタキシャル成長層４２とＰ型低濃度エピタキシャル成長層４の界面に、ＣＭＯＳ形成領域に対応してＮ型埋め込み層４４が形成されている。Ｐ型低濃度エピタキシャル成長層４２とＰ型低濃度エピタキシャル成長層４の界面には、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側にＰ型埋め込み層４６も形成されている
【００７８】
Ｐ型低濃度エピタキシャル成長層４に、ＰｃｈＭＯＳトランジスタの形成領域を含み、かつＮｃｈＭＯＳトランジスタの形成領域を囲むように、Ｎウエル領域３８が形成されている。Ｎウエル領域３８の底部はＮ型埋め込み層４４と電気的に接続されている。Ｎ型埋め込み層４４及びＮウエル領域３８は本発明の半導体装置のＮ型領域を構成する。
Ｎウエル領域３８に、ソース及びドレインとなるＰ型高濃度拡散層１２，１２と、ゲート酸化膜１４並びにゲート電極１６を備えたＰｃｈＭＯＳトランジスタが形成されている。
【００７９】
Ｎ型埋め込み層４４及びＮウエル領域３８に囲まれた領域のＰ型低濃度エピタキシャル成長層４ａの表面側に、Ｐウエル領域４０が形成されている。
Ｐウエル領域４０に、ソース及びドレインとなるＮ型高濃度拡散層１８，１８、ゲート酸化膜２０並びにゲート電極２２を備えたＮｃｈＭＯＳトランジスタが形成されている。
【００８０】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成するＮ型チャネル拡散層２４、Ｐ型高濃度拡散層２６，２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型高濃度半導体基板２、Ｐ型低濃度エピタキシャル成長層４，４２及びＰ型埋め込み層４６はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００８１】
この実施例では、図１を参照して説明した実施例及び図５を参照して説明した実施例と同様の効果を得ることができる。さらに、Ｐ型埋め込み層４６を備えていることにより、図４を参照して説明した実施例と同様に、ＰｃｈＤＭＯＳトランジスタのドレイン抵抗を下げることができる。
【００８２】
さらに、Ｎ型埋め込み層４４は、Ｐ型低濃度エピタキシャル成長層４とＰ型低濃度エピタキシャル成長層４２の界面に形成されており、Ｐ型高濃度半導体基板２とは間隔をもって配置されている。これにより、製造工程での熱処理時におけるＰ型高濃度半導体基板２のＰ型不純物のせり上がり部分をＰ型低濃度エピタキシャル成長層４２で吸収することができ、より強固なＮ型埋め込み層４４を備えることができる。さらに、Ｐ型高濃度半導体基板２内のＰ型不純物のせり上がり拡散に起因するＮ型埋め込み層４４の消失をなくすことができる。さらに、Ｐ型高濃度半導体基板２内のＰ型不純物がＮ型埋め込み層４４の上部まで拡散することによって、主表面側から形成したＮウエル領域３８の底面部分がＮ型埋め込み層４４まで届かずに、半導体基板とＰウエル領域４０の電気的分離が不完全になるという不具合を防止することができる。このように、高耐圧化及びラッチアップに強い構造とすることができる。
【００８３】
図１０及び図１１は、図９に示した実施例を製造するための製造方法の一例を示す工程断面図である。
【００８４】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する。Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４２を例えば１０μｍの膜厚に形成する。写真製版技術及びイオン注入法により、Ｐ型低濃度エピタキシャル成長層４２の表面に、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０15ｃｍ-2程度の条件で、Ｐ型高濃度半導体基板２の表面にＣＭＯＳ形成領域に対応して選択的に注入し、さらに、Ｐ型不純物、例えばボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０14ｃｍ-2の条件で、ＰｃｈＤＭＯＳトランジスタのソース形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＰ型不純物及びＮ型不純物を活性化させ、Ｎ型埋め込み層４４及びＰ型埋め込み層４６を形成する（図１０（ａ）参照）。
【００８５】
（２）Ｐ型低濃度エピタキシャル成長層４２上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍの膜厚に形成する。このとき、Ｎ型埋め込み層４４及びＰ型埋め込み層４６の不純物はＰ型低濃度エピタキシャル成長層４にも拡散する（図１０（ｂ）参照）。
【００８６】
（３）図６（ｃ）及び（ｄ）を参照して説明した上記工程（３）及び（４）と同様にして、Ｐ型低濃度エピタキシャル成長層４にＮウエル領域３８を形成し（図１０（ｃ）参照）、Ｎ型埋め込み層４４及びＮウエル領域３８で囲まれたＰ型低濃度エピタキシャル成長層４ａにＰウエル領域４０を形成する（図１０（ｄ）参照）。
【００８７】
（４）図３（ｅ）から（ｈ）及び図１を参照して説明した上記工程（５）から（９）と同様にして、ＬＯＣＯＳ酸化膜６及びゲート酸化膜１４，２０，３０を形成し（図１１（ｅ）参照）、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのチャンネルドープ注入を行なった後、ゲート電極１６，２２，３２を形成し（図１１（ｆ）参照）、Ｎ型チャネル拡散層２４を形成し（図１１（ｇ）参照）、Ｐ型不純物をＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入し（図１１（ｈ）参照）、Ｎ型不純物をＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域４０及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入し、熱処理を施して、Ｐ型高濃度拡散層１２，２６及びＮ型高濃度拡散層１８，２８を形成する（図９参照）。
【００８８】
図１２は、さらに他の実施例を示す断面図である。図９と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００８９】
Ｐ型高濃度半導体基板２の一表面上に、Ｐ型低濃度エピタキシャル成長層４２、Ｐ型低濃度エピタキシャル成長層（第３Ｐ型低濃度エピタキシャル成長層）４８及びＰ型低濃度エピタキシャル成長層４が順に形成されている。Ｐ型低濃度エピタキシャル成長層４８の厚みは１０μｍ程度であり、比抵抗は２０Ωｃｍ程度である。Ｐ型低濃度エピタキシャル成長層４の表面に素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００９０】
Ｐ型低濃度エピタキシャル成長層４２とＰ型低濃度エピタキシャル成長層４８の界面に、ＣＭＯＳ形成領域に対応してＮ型埋め込み層４４が形成されている。Ｐ型低濃度エピタキシャル成長層４とＰ型低濃度エピタキシャル成長層４８の界面に、ＮｃｈＭＯＳトランジスタの形成領域に対応して、Ｐ型埋め込み層５０が形成されている。Ｐ型低濃度エピタキシャル成長層４と４８の界面には、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側に、Ｐ型埋め込み層５２も形成されている
【００９１】
Ｐ型低濃度エピタキシャル成長層４及びＰ型低濃度エピタキシャル成長層４８に、ＰｃｈＭＯＳトランジスタの形成領域を含み、かつＮｃｈＭＯＳトランジスタの形成領域を囲むように、Ｎウエル領域３８が形成されている。Ｎウエル領域３８の底部はＮ型埋め込み層４４と電気的に接続されている。Ｐ型埋め込み層５０はＮウエル領域３８及びＮ型埋め込み層４４によりＰ型高濃度半導体基板２とは電気的に分離されている。
【００９２】
Ｎウエル領域３８に、ソース及びドレインとなるＰ型高濃度拡散層１２，１２と、ゲート酸化膜１４並びにゲート電極１６を備えたＰｃｈＭＯＳトランジスタが形成されている。
【００９３】
Ｎ型埋め込み層４４及びＮウエル領域３８に囲まれた領域のＰ型低濃度エピタキシャル成長層４ａの表面側に、Ｐウエル領域４０が形成されている。
Ｐウエル領域４０に、ソース及びドレインとなるＮ型高濃度拡散層１８，１８、ゲート酸化膜２０並びにゲート電極２２を備えたＮｃｈＭＯＳトランジスタが形成されている。
【００９４】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成するＮ型チャネル拡散層２４、Ｐ型高濃度拡散層２６，２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型高濃度半導体基板２、Ｐ型低濃度エピタキシャル成長層４，４２，４８及びＰ型埋め込み層５２はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００９５】
この実施例では、図１を参照して説明した実施例及び図５を参照して説明した実施例と同様の効果を得ることができる。さらに、Ｐ型埋め込み層５２を設けることにより、図４を参照して説明した実施例と同様に、ＰｃｈＤＭＯＳトランジスタのドレイン抵抗を下げることができる。
【００９６】
さらに、Ｎ型埋め込み層４４は、低濃度エピタキシャル成長層４２と４８の界面に形成されており、加えて、Ｐウエル領域４０の形成領域に対応して低濃度エピタキシャル成長層４と４８の界面にＰ型埋め込み層５０が形成されているので、ＮｃｈＭＯＳトランジスタの形成領域であるＰウエル領域４０の形成領域におけるＮ型埋め込み層４４の上方拡散をＰ型低濃度エピタキシャル成長層４８及びＰ型埋め込み層５０より吸収することができるので、Ｐウエル領域４０を高濃度ウエル領域にしなくてもウエル耐圧を確保することができる。これにより、Ｐウエル領域４０に形成されるＮｃｈＭＯＳトランジスタのしきい値電圧の上昇を抑制することができ、高電圧デバイスへの適用が可能になる。
【００９７】
図１３及び図１４は、図１２に示した実施例を製造するための製造方法の一例を示す工程断面図である。
【００９８】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する。Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４２を例えば１０μｍの膜厚に形成する。写真製版技術及びイオン注入法により、Ｐ型低濃度エピタキシャル成長層４２の表面に、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０15ｃｍ-2程度の条件で、Ｐ型高濃度半導体基板２の表面にＣＭＯＳ形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＮ型不純物を活性化させ、Ｎ型埋め込み層４４を形成する（図１３（ａ）参照）。
【００９９】
（２）Ｐ型低濃度エピタキシャル成長層４２上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４８を例えば１０μｍの膜厚に形成する。このとき、Ｎ型埋め込み層４４の不純物はＰ型低濃度エピタキシャル成長層４８にも拡散する。写真製版技術及びイオン注入法により、Ｐ型低濃度エピタキシャル成長層４８の表面に、Ｐ型不純物、例えばボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０14ｃｍ-2の条件で、ＰｃｈＤＭＯＳトランジスタのソース形成領域及びＮｃｈＭＯＳトランジスタ形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＰ型不純物を活性化させ、Ｐ型埋め込み層５０，５２を形成する（図１３（ｂ）参照）。
【０１００】
（２）Ｐ型低濃度エピタキシャル成長層４８上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍの膜厚に形成する。このとき、Ｐ型埋め込み層５０，５２の不純物はＰ型低濃度エピタキシャル成長層４にも拡散する（図１３（ｃ）参照）。
【０１０１】
（３）図６（ｃ）及び（ｄ）を参照して説明した上記工程（３）及び（４）と同様にして、Ｐ型低濃度エピタキシャル成長層４にＮウエル領域３８を形成し、Ｎ型埋め込み層４４及びＮウエル領域３８で囲まれたＰ型低濃度エピタキシャル成長層４ａにＰウエル領域４０を形成する（図１３（ｄ）参照）。Ｐウエル領域４０の底部はＰ型埋め込み層５０と電気的に接続される。ただし、Ｐウエル領域４０とＰ型埋め込み層５０は必ずしも電気的に接続されていなくてもよい。
【０１０２】
（４）図３（ｅ）から（ｈ）及び図１を参照して説明した上記工程（５）から（９）と同様にして、ＬＯＣＯＳ酸化膜６及びゲート酸化膜１４，２０，３０を形成し（図１４（ｅ）参照）、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのチャンネルドープ注入を行なった後、ゲート電極１６，２２，３２を形成し（図１４（ｆ）参照）、Ｎ型チャネル拡散層２４を形成し（図１４（ｇ）参照）、Ｐ型不純物をＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入し（図１４（ｈ）参照）、Ｎ型不純物をＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域４０及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入し、熱処理を施して、Ｐ型高濃度拡散層１２，２６及びＮ型高濃度拡散層１８，２８を形成する（図１２参照）。
【０１０３】
図１５に本発明の半導体装置が適用される一例である定電圧回路の回路図を示す。図１６はＰｃｈＤＭＯＳトランジスタ及びＣＭＯＳを備えた半導体装置を定電圧回路に適用したときの接続状態を示す断面図であり、（Ａ）は本発明、（Ｂ）は従来例を示す。図１６において、（Ａ）に示す半導体装置は図１２に示した実施例を同じ構造をもち、（Ｂ）に示す半導体装置は図１７に示した従来例と同じ構造をもつ。
【０１０４】
まず、図１５を参照して定電圧回路を説明する。
電源５４からの電源を負荷５６に安定して供給すべく、定電圧回路５８が設けられている。定電圧回路５８は、電源５４が接続される入力端子（Ｖｉｎ）６０、出力端子（Ｖｏｕｔ）６２、基準電圧発生回路（Ｖｒｅｆ）６４、演算増幅器６６、ＰｃｈＤＭＯＳトランジスタからなる出力トランジスタ（ＤＲＶ）６８及び分圧抵抗Ｒ１，Ｒ２を備えている。
基準電圧発生回路６４及び演算増幅器６６はコントロール部を構成する。
【０１０５】
出力トランジスタ６８のソースは入力端子６０に接続され、ドレインは出力端子６２に接続されている。演算増幅器６６において、出力端子が出力トランジスタ６８のゲート電極に接続され、反転入力端子に基準電圧発生回路６４から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧に等しくなるように制御される。
【０１０６】
図１６（Ａ）に示すように、本発明の半導体装置では、入力端子（Ｖｉｎ）６０はＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６とＮ型チャネル拡散層２４の電位をとるためのＮ型高濃度拡散層２８に接続され、出力端子（Ｖｏｕｔ）６２はドレインを構成するＰ型高濃度半導体基板２に接続されている。
【０１０７】
図１６（Ｂ）に示すように、従来例では、入力端子６０は、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層８８、Ｎ型チャネル拡散層８４の電位をとるためのＮ型高濃度拡散層９０、及びＮウエル領域７８の電位をとるためのＮ型高濃度拡散層８２に接続され、出力端子６２は、ドレインを構成するＰウエル領域の電位をとるためのＰ型高濃度拡散層８６に接続されている。Ｐ型半導体基板７２は接地電位（ＧＮＤ）に接続されている。
【０１０８】
図１６（Ａ）及び（Ｂ）に示されているＣＭＯＳは、図１５のコントロール部を構成する基準電圧発生回路６４や演算増幅器６６などで使用されるＣＭＯＳに適用される。
【０１０９】
図１６（Ｂ）に示すように、従来例において、出力トランジスタを構成するＰｃｈＤＭＯＳトランジスタは表面デバイスである。このため、入力端子６０と出力端子６２が共に主表面側にあり、配線の引き回しが複雑になり、大電流を流す上で電流容量の問題がある。
【０１１０】
一方、図１６（Ａ）に示すように、本発明の半導体装置では、出力トランジスタは縦型ＤＭＯＳトランジスタにより構成され、半導体基板が出力端子６２として働く構造である。このように、出力トランジスタはソース配線及びドレイン配線の両方ではなくソース配線のみを主表面側にもつので、出力トランジスタの面積を小さくすることができる。さらに、電流は主表面側のＰ型高濃度拡散層２６からＰ型高濃度半導体基板２側に流れるため、電流を流す部分の断面積を大きくとることができ、大電流化が可能となる。さらに、出力端子６２を半導体基板とする構造であるので放熱特性がよい。さらに、ＭＯＳトランジスタのみで定電圧回路を構成しているので消費電流を下げることができる。
【０１１１】
以上、本発明の実施例を説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１２】
例えば、上記の実施例ではＰ型の半導体基板を用いた例を示しているが、本発明はこれに限定されるものではなく、Ｎ型の半導体基板を用い、上記の実施例とは逆導電型の構成にしたこと構造にすることにより、同様の効果を得ることができる。
【０１１３】
また、上記の実施例では、縦型ＤＭＯＳトランジスタとして、基板表面にゲート酸化膜を介してゲート電極を備え、二重拡散層でソースとチャネル拡散層を形成するプレーナ型の縦型ＤＭＯＳトランジスタを用いているが、本発明はこれに限定されるものではなく、例えばゲート電極部分を基板内部に埋め込んだ構造をもつトレンチ型の縦型ＤＭＯＳトランジスタなど、他の構造の縦型ＤＭＯＳトランジスタであってもよい。
【０１１４】
【発明の効果】
請求項１に記載された半導体装置では、Ｐ型の同一半導体基板上に、ＰｃｈＤＭＯＳトランジスタと、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳとを備えた半導体装置において、ＰｃｈＤＭＯＳトランジスタは、ドレインを半導体基板とし、ソースを半導体基板の主表面側にもつ縦型ＤＭＯＳトランジスタであり、ＰｃｈＭＯＳトランジスタは、半導体基板の主表面側に形成されたＮ型領域内に形成されており、ＮｃｈＭＯＳトランジスタは、Ｎ型領域によって半導体基板とは電気的に分離されたＰ型領域内に形成されているようにしたので、ＤＭＯＳトランジスタのソース及びドレインに対して形成される出力配線はソース及びドレインの一方のみにすることができ、従来の表面デバイスのソース配線及びドレイン配線の半分となり、電流容量を上げることができ、ＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる。さらに、同一半導体基板上に形成されるＣＭＯＳは、半導体基板とは電気的に分離されたＮ型領域及びＰ型領域に配置されているので、製品化が可能となる。
【０１１５】
請求項２に記載された半導体装置では、半導体基板は、主表面とは反対側の裏面側から順にＰ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層が積層された積層構造をもつようにしたので、ＤＭＯＳトランジスタのドレイン抵抗を下げることができ、製品性能を向上させることができる。さらに、ＤＭＯＳトランジスタのドレイン以外の部分及びＣＭＯＳを形成する領域をＰ型低濃度エピタキシャル成長層にすることにより、ＣＭＯＳ及びＤＭＯＳトランジスタの作製が困難になるのを防止することができる。
【０１１６】
請求項３に記載された半導体装置では、Ｎ型領域の底部は、Ｐ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層の界面に形成されたＮ型埋め込み層により構成されているようにしたので、ＣＭＯＳを形成するためのＮ型領域について縦方向の電気的分離を向上させることができ、分離耐圧の不足や、寄生バイポーラ構造に起因するラッチアップなど防止することができ、高電圧が扱える製品をつくることが可能になる。
【０１１７】
請求項４に記載された半導体装置では、半導体基板は、Ｐ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層の間に第２Ｐ型低濃度エピタキシャル成長層をさらに備え、Ｎ型埋め込み層は、Ｐ型低濃度エピタキシャル成長層と第２Ｐ型低濃度エピタキシャル成長層の界面に形成されているようにし、Ｎ型埋め込み層はＰ型高濃度半導体基板とは間隔をもって配置されているようにしたので、製造工程での熱処理時におけるＰ型高濃度半導体基板からのＰ型不純物のせり上がり部分を第２Ｐ型低濃度エピタキシャル成長層で吸収することができ、より強固なＮ型埋め込み層を備えることができる。さらに、Ｐ型高濃度半導体基板からのＰ型不純物のせり上がり拡散に起因するＮ型埋め込み層の消失をなくすことができる。さらに、Ｐ型高濃度半導体基板内のＰ型不純物がＮ型埋め込み層上部まで拡散することによって、主表面側から形成したＮ型領域部分がＮ型埋め込み層まで届かずに、半導体基板とＰ型領域の電気的分離が不完全になるという不具合を防止することができる。このように、高耐圧化及びラッチアップに強い構造とすることができる。
【０１１８】
請求項５に記載された半導体装置では、半導体基板は、Ｐ型低濃度エピタキシャル成長層と第２Ｐ型低濃度エピタキシャル成長層の間に第３Ｐ型低濃度エピタキシャル成長層をさらに備え、Ｎ型埋め込み層は、第２Ｐ型低濃度エピタキシャル成長層と第３Ｐ型低濃度エピタキシャル成長層の界面に形成されており、Ｐ型領域の形成領域に対応して、Ｐ型低濃度エピタキシャル成長層と第３Ｐ型低濃度エピタキシャル成長層の界面にＰ型埋め込み層が形成されているようにしたので、ＮｃｈＭＯＳトランジスタの形成領域におけるＮ型埋め込み層の上方拡散を第３Ｐ型低濃度エピタキシャル成長層及びＰ型埋め込み層より吸収することができ、Ｐ型領域を高濃度ウエル領域にしなくてもウエル耐圧を確保することができる。これにより、Ｐ型領域に形成されるＮｃｈＭＯＳトランジスタのしきい値電圧の上昇を抑制することができ、高電圧デバイスへの適用が可能になる。
【０１１９】
請求項６に記載された半導体装置では、Ｎ型領域は、底面部がＮ型埋め込み層により構成され、側面部がＰ型領域の形成領域を含むＰ型低濃度エピタキシャル成長層の領域を囲むように形成されたＮウエル領域により構成されており、Ｐ型領域はＮ型領域に囲まれた領域のＰ型低濃度エピタキシャル成長層に形成されているようにしたので、Ｎ型領域に囲まれた領域のＰ型低濃度エピタキシャル成長層とＰ型高濃度半導体基板とを電気的に分離することができ、Ｎ型領域に形成されたＰｃｈＭＯＳトランジスタとＰ型領域に形成されたＮｃｈＭＯＳトランジスタにより構成されるＣＭＯＳは、半導体基板表面の電圧設定のみで回路を構成することが可能となり、ＰｃｈＤＭＯＳトランジスタのドレインとなるＰ型高濃度半導体基板を出力端子とすることができる。
【０１２０】
請求項７に記載された半導体装置では、半導体基板は、ＰｃｈＤＭＯＳトランジスタのソース形成領域の下側に、Ｐ型埋め込み層を備えているようにしたので、ＰｃｈＤＭＯＳトランジスタにおいてデバイス耐圧に合わせたドレイン抵抗値を設定でき、ＰｃｈＤＭＯＳトランジスタのオン抵抗を下げることができる。
【０１２１】
請求項８に記載された半導体装置では、本発明の半導体装置とは逆導電型の構成をもつようにしたので、Ｎ型の半導体基板を用いた場合にもＰ型の半導体基板を用いた場合と同様の効果が得られる。
【０１２２】
請求項８に記載された半導体装置では、本発明を、定電圧回路を備えた半導体装置に適用し、定電圧回路において、出力トランジスタは本発明の半導体装置を構成するＤＭＯＳトランジスタにより構成され、コントロール部で使用されるＣＭＯＳ本発明の半導体装置を構成するＣＭＯＳにより構成されるようにしたので、ＭＯＳトランジスタのみで定電圧回路を構成しているので消費電流を下げることができる。さらに、出力端子を半導体基板とする構造であるので放熱特性がよい。さらに、出力トランジスタはソース配線及びドレイン配線の両方ではなくソース配線のみを主表面側にもつので、出力トランジスタの面積を小さくすることができる。さらに、電流は主表面から基板側に流れるため、電流を流す部分の断面積を大きくとることができ、大電流化が可能となる。
【図面の簡単な説明】
【図１】一実施例を示す断面図である。
【図２】同実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図３】同実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図４】他の実施例を示す断面図である。
【図５】さらに他の実施例を示す断面図である。
【図６】図５に示した実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図７】図５に示した実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図８】熱処理による不純物の拡散を示すデータであり、（Ａ）及び（Ｂ）は表面から注入したリンのドーズ量と拡散深さの関係を示し、（Ｃ）及び（Ｄ）は埋め込み層のドーズ量とはい上がり量の関係を示す。
【図９】さらに他の実施例を示す断面図である。
【図１０】図１０に示した実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図１１】図１０に示した実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図１２】さらに他の実施例を示す断面図である。
【図１３】図１２に示した実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図１４】図１２に示した実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図１５】定電圧回路を備えた半導体装置の一実施例を示す回路図である。
【図１６】ＰｃｈＤＭＯＳトランジスタ及びＣＭＯＳを備えた半導体装置を定電圧回路に適用したときの接続状態を示す断面図であり、（Ａ）は本発明、（Ｂ）は従来例を示す。
【図１７】ＰｃｈＤＭＯＳトランジスタ及びＣＭＯＳを備えた従来の半導体装置を示す断面図である。
【符号の説明】
２ Ｐ型高濃度半導体基板
４，４ａ Ｐ型低濃度エピタキシャル成長層
６ ＬＯＣＯＳ酸化膜
８，３８ Ｎウエル領域
１０，４０ Ｐウエル領域
１２，２６ Ｐ型高濃度拡散層
１４，２０，３０ ゲート酸化膜
１６，２２，３２ ゲート電極
１８ Ｎ型高濃度拡散層
２４，２８ Ｎ型チャネル拡散層
３４，４６，５０，５２ Ｐ型埋め込み層
３６，４４ Ｎ型埋め込み層
４２ 第２Ｐ型低濃度エピタキシャル成長層
４８ 第３Ｐ型低濃度エピタキシャル成長層
５４ 電源
５６ 負荷
５８ 定電圧回路
６０ 入力端子
６２ 出力端子
６４ 基準電圧発生回路
６６ 演算増幅器
６８ 出力トランジスタ
Ｒ１，Ｒ２ 分圧抵抗
【発明の属する技術分野】
本発明は、ＤＭＯＳトランジスタ（二重拡散絶縁ゲート型電界効果トランジスタ）と、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタからなるＣＭＯＳ（相補型ＭＯＳ）を混載した半導体装置に関するものである。このような半導体装置は例えば定電圧回路を備えた半導体装置や、高耐圧半導体装置などに適用される。
【０００２】
【従来の技術】
図１７にＤＭＯＳトランジスタとＣＭＯＳを混載している従来の半導体装置の断面図を示す。この従来例は、ＤＭＯＳトランジスタとしてＰチャネル型のもの（以下ＰｃｈＤＭＯＳトランジスタと称す）を備えている。
【０００３】
２０Ωｃｍ程度の比抵抗をもつＰ型半導体基板７２の表面に、ＣＭＯＳを構成するＰチャネル型ＭＯＳトランジスタ（以下ＰｃｈＭＯＳトランジスタと称す）及びＮチャネル型ＭＯＳトランジスタ（以下ＮｃｈＭＯＳトランジスタと称す）、ＰｃｈＤＭＯＳトランジスタ形成領域を分離するためのＬＯＣＯＳ酸化膜６が形成されている。Ｐ型半導体基板７２の主表面側に、ＰｃｈＤＭＯＳトランジスタ形成領域に対応してＮウエル領域（Ｎｗｅｌｌ）７４と、ＮｃｈＭＯＳトランジスタ形成領域に対応してＰウエル領域（Ｐｗｅｌｌ）７６と、ＰｃｈＤＭＯＳトランジスタ形成領域に対応してＮウエル領域（Ｎｗｅｌｌ）７８が形成されている。
【０００４】
ＰｃｈＤＭＯＳトランジスタについて説明する。
Ｎウエル領域７８内に、ＰｃｈＤＭＯＳトランジスタのドレインを構成するＰウエル領域（Ｐｗｅｌｌ）８０と、Ｎウエル領域７８の電位をとるためのＮ型高濃度拡散層８２が形成されている。Ｐウエル領域８０内にＮ型チャネル拡散層（Ｎ−）８４が形成されている。Ｐウエル領域８０内には、Ｎ型チャネル拡散層８４の両側に、Ｎ型チャネル拡散層８４とは間隔をもってドレインコンタクト用のＰ型高濃度拡散層（Ｐ＋）８６，８６も形成されている。
【０００５】
Ｎ型チャネル拡散層８４内に、Ｎ型チャネル拡散層８４のＰ型高濃度拡散層８６側の端部とは間隔をもって配置され、互いに間隔をもって配置された２つのＰ型高濃度拡散層（Ｐ＋）８８，８８が形成されている。Ｎ型チャネル拡散層８４には、Ｐ型高濃度拡散層８８，８８の間に、Ｎ型チャネル拡散層８４の電位をとるためのＮ型高濃度拡散層（Ｎ＋）９０も形成されている。Ｐ型高濃度拡散層８８はＰｃｈＤＭＯＳトランジスタのソースを構成する。
【０００６】
Ｎ型チャネル拡散層８４上及びＰウエル領域８０上に、ゲート酸化膜９２を介して、Ｐ型高濃度拡散層８８に隣接し、かつＰ型高濃度拡散層８６とは間隔をもって、ポリシリコンからなるゲート電極９４が形成されている。ゲート電極９４下のＮ型チャネル拡散層８４の表面がチャネル領域となる。
【０００７】
ＰｃｈＭＯＳトランジスタについて説明する。
Ｎウエル領域７４内に、ソース及びドレインを構成する２つのＰ型高濃度拡散層（Ｐ＋）９６，９６が互いに間隔をもって形成されている。Ｐ型高濃度拡散層９６，９６の間のＮウエル領域７４上に、ゲート酸化膜９８を介して、ポリシリコンからなるゲート電極１００が形成されている。
【０００８】
ＮｃｈＭＯＳトランジスタについて説明する。
Ｐウエル領域７６内に、ソース及びドレインを構成する２つのＮ型高濃度拡散層（Ｎ＋）１０２，１０２が互いに間隔をもって形成されている。Ｎ型高濃度拡散層１０２，１０２の間のＰウエル領域上７６に、ゲート酸化膜１０４を介して、ポリシリコンからなるゲート電極１０６が形成されている。
【０００９】
ＤＭＯＳトランジスタとＣＭＯＳを混載している半導体装置は、例えば特許文献１に記載されている。
【００１０】
ＤＭＯＳトランジスタとＣＭＯＳを混載した半導体装置は例えば定電圧回路を備えた半導体装置に適用される。定電圧回路においてＤＭＯＳトランジスタは出力トランジスタに用いられる。定電圧回路は出力電流を大電流としても一定電圧を出力する機能を備えている。
【００１１】
【特許文献１】
特開平９−２３７８４１号公報
【００１２】
【発明が解決しようとする課題】
しかし、出力トランジスタとして、図１７に示したような表面チャネル型のＰｃｈＤＭＯＳトランジスタを用いて電流を出力する定電圧回路では、大電流を流したときに生じる配線の電流容量の問題をなくすためにソース配線及びドレイン配線の配線幅を太くする必要があり、さらにソース端子及びドレイン端子をとるために、ＤＭＯＳトランジスタからなる出力トランジスタが流すことのできる能力の半分程度しか引き出せていなかった。
【００１３】
そこで本発明は、ＤＭＯＳトランジスタとＣＭＯＳを混載した半導体装置において、ＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる半導体装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明は、Ｐ型の同一半導体基板上に、ＰｃｈＤＭＯＳトランジスタと、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳとを備えた半導体装置であって、上記ＰｃｈＤＭＯＳトランジスタは、ドレインを上記半導体基板とし、ソースを上記半導体基板の主表面側にもつ縦型ＤＭＯＳトランジスタであり、上記ＰｃｈＭＯＳトランジスタは、上記半導体基板の主表面側に形成されたＮ型領域内に形成されており、上記ＮｃｈＭＯＳトランジスタは、上記Ｎ型領域によって上記半導体基板とは電気的に分離されたＰ型領域内に形成されているものである。
【００１５】
本発明の半導体装置においては、ＤＭＯＳトランジスタとして縦型ＤＭＯＳトランジスタを備えていることにより、ＤＭＯＳトランジスタのソース及びドレインに対して半導体基板の主表面側に形成される出力配線はソース配線のみにすることができるので、従来の表面デバイスのソース配線及びドレイン配線の半分となり、電流容量を上げることができ、ＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる。
また、同一半導体基板上に形成されるＣＭＯＳは、半導体基板とは電気的に分離されたＮ型領域及びＰ型領域に配置しているので、製品化が可能となる。
【００１６】
【発明の実施の形態】
本発明の半導体装置において、上記半導体基板は、主表面とは反対側の裏面側から順にＰ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層が積層された積層構造をもつことが好ましい。
【００１７】
その結果、ＤＭＯＳトランジスタのドレイン抵抗を下げることができるので、製品性能を向上させることができる。さらに、ＤＭＯＳトランジスタのドレイン以外の部分及びＣＭＯＳが低濃度エピタキシャル成長層に形成されているようにすることにより、ＣＭＯＳ及びＤＭＯＳトランジスタの作製が困難になるのを防止することができる。
【００１８】
さらに、上記Ｎ型領域の底部は、上記Ｐ型高濃度半導体基板と上記Ｐ型低濃度エピタキシャル成長層の界面に形成されたＮ型埋め込み層により構成されていることが好ましい。
【００１９】
その結果、ＣＭＯＳ形成領域とＰ型高濃度半導体基板との縦方向の電気的分離を向上させ、分離耐圧の不足や、寄生バイポーラ構造に起因するラッチアップなど防止することができ、高電圧が扱える製品をつくることが可能になる。
【００２０】
さらに、上記半導体基板は、上記Ｐ型高濃度半導体基板と上記Ｐ型低濃度エピタキシャル成長層の間に第２Ｐ型低濃度エピタキシャル成長層をさらに備え、上記Ｎ型埋め込み層は、上記Ｐ型低濃度エピタキシャル成長層と上記第２Ｐ型低濃度エピタキシャル成長層の界面に形成されていることが好ましい。
【００２１】
その結果、Ｎ型埋め込み層はＰ型高濃度半導体基板とは間隔をもって配置されるので、製造工程での熱処理時におけるＰ型高濃度半導体基板からのＰ型不純物のせり上がり部分を第２Ｐ型低濃度エピタキシャル成長層で吸収することができ、より強固なＮ型埋め込み層を備えることができる。さらに、Ｐ型高濃度半導体基板からのＰ型不純物のせり上がり拡散に起因するＮ型埋め込み層の消失をなくすことができる。さらに、Ｐ型高濃度半導体基板内のＰ型不純物がＮ型埋め込み層上部まで拡散することによって、主表面側から形成したＮ型領域部分がＮ型埋め込み層まで届かずに、半導体基板とＰ型領域の電気的分離が不完全になるという不具合を防止することができる。このように、高耐圧化及びラッチアップに強い構造とすることができる。
【００２２】
さらに、上記半導体基板は、上記Ｐ型低濃度エピタキシャル成長層と上記第２Ｐ型低濃度エピタキシャル成長層の間に第３Ｐ型低濃度エピタキシャル成長層をさらに備え、上記Ｎ型埋め込み層は、上記第２Ｐ型低濃度エピタキシャル成長層と上記第３Ｐ型低濃度エピタキシャル成長層の界面に形成されており、上記Ｐ型領域の形成領域に対応して、上記Ｐ型低濃度エピタキシャル成長層と上記第３Ｐ型低濃度エピタキシャル成長層の界面にＰ型埋め込み層が形成されていることが好ましい。
【００２３】
その結果、ＮｃｈＭＯＳトランジスタの形成領域におけるＮ型埋め込み層の上方拡散を第３Ｐ型低濃度エピタキシャル成長層及びＰ型埋め込み層より吸収することができるので、Ｐ型領域を高濃度ウエル領域にしなくてもウエル耐圧を確保することができる。これにより、Ｐ型領域に形成されるＮｃｈＭＯＳトランジスタのしきい値電圧の上昇を抑制することができ、高電圧デバイスへの適用が可能になる。
【００２４】
さらに、上記Ｎ型領域は、底面部が上記Ｎ型埋め込み層により構成され、側面部が上記Ｐ型領域の形成領域を含む上記Ｐ型低濃度エピタキシャル成長層の領域を囲むように形成されたＮウエル領域により構成されており、上記Ｐ型領域は上記Ｎ型領域に囲まれた領域の上記Ｐ型低濃度エピタキシャル成長層に形成されていることが好ましい。
【００２５】
その結果、Ｎ型領域に囲まれた領域のＰ型低濃度エピタキシャル成長層とＰ型高濃度半導体基板とを電気的に分離することができるので、Ｎ型領域に形成されたＰｃｈＭＯＳトランジスタとＰ型領域に形成されたＮｃｈＭＯＳトランジスタにより構成されるＣＭＯＳは、半導体基板表面の電圧設定のみで回路を構成することが可能となる。これにより、ＰｃｈＤＭＯＳトランジスタのドレインとなるＰ型高濃度半導体基板を出力端子とすることができる。
【００２６】
さらに、上記半導体基板は、上記ＰｃｈＤＭＯＳトランジスタのソース形成領域の下側に、Ｐ型埋め込み層を備えていることが好ましい。
【００２７】
その結果、Ｐ型埋め込み層により、ＰｃｈＤＭＯＳトランジスタにおいてデバイス耐圧に合わせたドレイン抵抗値を設定でき、ＰｃｈＤＭＯＳトランジスタのオン抵抗を下げることができる。
【００２８】
上記の態様では、Ｐ型の半導体基板を用いた場合を説明しているが、本発明はこれに限定されるものではなく、Ｎ型の半導体基板を用い、Ｐ型の半導体基板を用いた場合とは逆導電型の構成にすることにより、Ｎ型の導体基板を用いた場合にもＰ型の半導体基板を用いた場合と同様の効果が得られる。ここで逆導電型とは、Ｐ型に対してＮ型をいい、Ｎ型に対してＰ型をいう。
【００２９】
本発明が適用される半導体装置として、出力トランジスタと、上記出力トランジスタからの出力電圧を基準電圧と比較しその出力電圧が一定になるようにフィードバックをかけるコントロール部とをもつ定電圧回路を備えた半導体装置を挙げることができる。本発明の半導体装置では、上記定電圧回路において、上記出力トランジスタは本発明の半導体装置を構成するＤＭＯＳトランジスタにより構成され、上記コントロール部で使用されるＣＭＯＳ本発明の半導体装置を構成するＣＭＯＳにより構成される。
【００３０】
従来、定電圧回路を備えた半導体装置では出力トランジスタとしてバイポーラトランジスタが多く用いられている。特に、大電流を流す定電圧回路では製造プロセスが簡便なバイポーラトランジスタが主流である。しかし、出力トランジスタとしてバイポーラトランジスタを用いた定電圧回路は、電流駆動タイプとなるため、消費電流が大きいという問題があった。さらに、定電圧回路は電圧変換時には常時オン状態になるために、発熱が大きな問題となっていた。また、出力トランジスタとして表面チャネル型のＭＯＳトランジスタを用いたものでは、半導体基板の主表面側のみでの電流のやりとりをしていたため、配線の電流容量により流す電流にも制限があった。
【００３１】
定電圧回路を備えた本発明の半導体装置では、ＭＯＳトランジスタのみで定電圧回路を構成しているので消費電流を下げることができる。さらに、出力端子を半導体基板とする構造であるので放熱特性がよい。さらに、出力トランジスタはソース配線及びドレイン配線の両方ではなくソース配線のみを主表面側にもつので、出力トランジスタの面積を小さくすることができる。さらに、電流は主表面から基板側に流れるため、電流を流す部分の断面積を大きくとることができ、大電流化が可能となる。
【００３２】
【実施例】
図１は一実施例を示す断面図である。
０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４が形成されている。Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４は本発明の半導体装置の半導体基板を構成する。
【００３３】
Ｐ型低濃度エピタキシャル成長層４の表面（主表面）に、ＬＯＣＯＳ（local oxidation of silicon）法により形成された、トランジスタの形成領域を分離するための素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００３４】
ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳ形成領域を含むＰ型低濃度エピタキシャル成長層４の領域に、Ｎウエル領域（Ｎｗｅｌｌ）８が形成されている。Ｎウエル領域８は本発明の半導体装置のＮ型領域を構成する。
Ｎウエル領域８内でＮｃｈＭＯＳトランジスタ形成領域を含む領域にＰウエル領域１０が形成されている。Ｐウエル領域１０は本発明の半導体装置のＰ型領域を構成する。
【００３５】
Ｐウエル領域１０とは異なる領域のＮウエル領域８にＰｃｈＭＯＳトランジスタが形成されている。ＰｃｈＭＯＳトランジスタは、Ｎウエル領域８内に互いに間隔をもって形成された２つのＰ型高濃度拡散層（Ｐ＋）１２，１２と、Ｐ型高濃度拡散層１２，１２間のＮウエル領域８上にゲート酸化膜１４を介して形成された、ポリシリコン膜からなるゲート電極１６を備えている。Ｐ型高濃度拡散層１２，１２はＰｃｈＭＯＳトランジスタのソース及びドレインを構成する。
【００３６】
Ｐウエル領域１０にＮｃｈＭＯＳトランジスタが形成されている。ＮｃｈＭＯＳトランジスタは、Ｐウエル領域１０内に互いに間隔をもって形成された２つのＮ型高濃度拡散層（Ｎ＋）１８，１８と、Ｎ型高濃度拡散層１８，１８間のＰウエル領域１０上にゲート酸化膜２０を介して形成された、ポリシリコン膜からなるゲート電極２２を備えている。Ｎ型高濃度拡散層１８，１８はＮｃｈＭＯＳトランジスタのソース及びドレインを構成する。
【００３７】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタのＮ型チャネル拡散層（Ｎ−）２４が形成されている。Ｎ型チャネル拡散層２４はＬＯＣＯＳ酸化膜６とは間隔をもって形成されている。
【００３８】
Ｎ型チャネル拡散層２４内に、２つのＰ型高濃度拡散層２６，２６が互いに間隔をもって形成されている。Ｎ型チャネル拡散層２４内には、Ｐ型高濃度拡散層２６，２６の間に、Ｎ型チャネル拡散層２４の電位をとるためのＮ型高濃度拡散層（Ｎ＋）２８も形成されている。
【００３９】
Ｐ型高濃度拡散層２６のＮ型高濃度拡散層２８とは反対側の端部上からＬＯＣＯＳ酸化膜６までの、Ｎ型チャネル拡散層２４上及びＰ型低濃度エピタキシャル成長層４上にゲート酸化膜３０が形成されている。ゲート酸化膜３０上からＬＯＣＯＳ酸化膜６にわたって、ポリシリコン膜からなるゲート電極３２が形成されている。
【００４０】
Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００４１】
この実施例では、ＰｃｈＤＭＯＳトランジスタとして縦型ＤＭＯＳトランジスタを備えているので、Ｐ型低濃度エピタキシャル成長層４の主表面側に形成するＰｃｈＤＭＯＳトランジスタの出力配線はソースを構成するＰ型高濃度拡散層２６のみに形成すればよい。しがたって、従来の表面デバイスのソース配線及びドレイン配線に比べて出力配線は半分になり、電流容量を上げることができるので、ＰｃｈＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる。
【００４２】
また、Ｐ型低濃度エピタキシャル成長層４に形成されるＣＭＯＳは、Ｐ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２とは電気的に分離されたＮウエル領域８内及びＰウエル領域１０内に形成されているので、製品化が可能となる。
【００４３】
さらに、半導体基板として、Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４が積層された積層構造をもつものを用いているので、ＰｃｈＤＭＯＳトランジスタのドレイン抵抗を下げることができ、製品性能を向上させることができる。さらに、ＰｃｈＤＭＯＳトランジスタのドレイン以外の部分、ここではＮ型チャネル拡散層２４、ソースであるＰ型高濃度拡散層２６及びＮ型高濃度拡散層２８、並びに、ＣＭＯＳを形成する領域であるＮウエル領域８及びＰウエル領域１０は、低濃度エピタキシャル成長層４に形成されているので、ＣＭＯＳ及びＤＭＯＳトランジスタの作製が困難になるのを防止することができる。
【００４４】
図２及び図３は、図１に示した実施例を製造するための製造方法の一例を示す工程断面図である。図１から図３を参照して、この製造方法の例を説明する。
【００４５】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する（図２（ａ）参照）。
（２）Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍ（マイクロメートル）の膜厚に形成する（図２（ｂ）参照）。
【００４６】
（３）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリンを加速エネルギーは１５０ＫｅＶ、ドーズ量は１.０×１０13ｃｍ-2程度の条件で、Ｐ型低濃度エピタキシャル成長層４のＣＭＯＳ形成領域に選択的に注入する。例えば１１８０℃、１４時間程度の条件で熱処理を施して、注入したリンを活性化させ、Ｎウエル領域８を形成する（図２（ｃ）参照）。
【００４７】
（４）写真製版技術及びイオン注入法により、Ｐ型不純物、例えばボロンを加速エネルギーは６０ＫｅＶ、ドーズ量は５.０×１０12ｃｍ-2程度の条件で、Ｎウエル領域８のＮｃｈＭＯＳトランジスタ形成領域に選択的に注入する。例えば１１５０℃、８時間程度の条件で熱処理を施して、注入したボロンを活性化させ、Ｎウエル領域８内にＰウエル領域１０を形成する（図２（ｄ）参照）。
【００４８】
（５）通常のＬＯＣＯＳ酸化法を用いて、Ｐ型低濃度エピタキシャル成長層４の表面に、ＣＭＯＳを構成するＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタ、並びにＰｃｈＤＭＯＳトランジスタ形成領域を分離するためのＬＯＣＯＳ酸化膜６を形成する。ＬＯＣＯＳ酸化膜６の膜厚は例えば８００ｎｍ（ナノメートル）程度である。ＰｃｈＭＯＳトランジスタ形成領域であるＬＯＣＯＳ酸化膜６で囲まれたＮウエル領域８の表面にゲート酸化膜１４を形成し、ＮｃｈＭＯＳトランジスタ形成領域であるＬＯＣＯＳ酸化膜６で囲まれたＰウエル領域１０の表面にゲート酸化膜２０を形成し、ＰｃｈＤＭＯＳトランジスタ形成領域であるＬＯＣＯＳ酸化膜６で囲まれたＰ型低濃度エピタキシャル成長層４の表面にゲート酸化膜３０を形成する（図３（ｅ）参照）。
ここで、ＬＯＣＯＳ酸化膜６の下部に、チャネルストッパーとなるフィールドドープ拡散層を形成するようにしてもよい。
【００４９】
（６）写真製版技術及びイオン注入法により、ＰｃｈＭＯＳトランジスタ形成領域であるＮウエル領域８の表面にＰｃｈＭＯＳトランジスタのしきい値電圧を決定するためのチャンネルドープ注入と、ＮｃｈＭＯＳトランジスタ形成領域であるＰウエル領域１０の表面にＮｃｈＭＯＳトランジスタのしきい値電圧を決定するためのチャンネルドープ注入とをそれぞれ行なう。
【００５０】
ＣＶＤ（chemical vapor deposition）法により、半導体基板上全面にポリシリコン膜を例えば５００ｎｍ程度の膜厚に堆積する。そのポリシリコン膜上に、ＮｃｈＭＯＳトランジスタ形成領域に対応して開口部をもつ酸化膜（図示は省略）を例えば２００ｎｍ程度の膜厚に形成し、リンの堆積及び熱拡散により、ＮｃｈＭＯＳトランジスタ形成領域に対応してＮ型ポリシリコン膜を形成する。写真製版技術及びドライエッチングにより、ポリシリコン膜をパターニングして、ＰｃｈＭＯＳトランジスタ形成領域にポリシリコン膜からなるゲート電極１６を形成し、ＮｃｈＭＯＳトランジスタ形成領域にＮ型ポリシリコン膜からなるゲート電極２２を形成し、ＰｃｈＤＭＯＳトランジスタ形成領域にポリシリコン膜からなるゲート電極３２を形成する（図３（ｆ）参照）。
【００５１】
（７）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリンを加速エネルギーは１００ＫｅＶ、ドーズ量は３.０×１０13ｃｍ-2程度の条件で、ゲート電極３２をマスクにして、ＰｃｈＤＭＯＳトランジスタ形成領域のＰ型低濃度エピタキシャル成長層４の表面に選択的に注入する。例えば１１００℃、３時間程度の条件で熱処理を施し、注入したリンを活性化させてＮ型チャネル拡散層２４を形成する。Ｎ型チャネル拡散層２４はゲート電極３２に対して自己整合的に形成される（図３（ｇ）参照）。
【００５２】
（８）写真製版技術及びイオン注入法により、Ｐ型不純物、例えばボロンを加速エネルギーは３０ＫｅＶ、ドーズ量は３.０×１０15ｃｍ-2程度の条件で、ゲート電極１６及び３２をマスクにして、ＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８、及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入する（×印参照）。このとき、ゲート電極１６及び３２にもボロンが注入される（図３（ｈ）参照）。
【００５３】
（９）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は５.０×１０15ｃｍ-2程度の条件で、ゲート電極２２をマスクにして、ＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域１０、及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入する。
【００５４】
例えば９２０℃、６０分程度の条件で熱処理を施して、不純物の活性化を行ない、Ｎウエル領域８にＰｃｈＭＯＳトランジスタのソース及びドレインとなるＰ型高濃度拡散層１２，１２を形成し、Ｐウエル領域１０にＮｃｈＭＯＳトランジスタのソース及びドレインとなるＮ型高濃度拡散層１８，１８を形成し、Ｎ型チャネル領域２４にＮ型高濃度拡散層２８とＰｃｈＤＭＯＳトランジスタのソースとなるＰ型高濃度拡散層２６を形成する。この熱処理により、上記工程（８）でゲート電極１６及び３２に注入されたボロンも活性化され、ゲート電極１６及び３２が低抵抗化される（図１参照）。
【００５５】
図４は他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００５６】
この実施例において図１に示した実施例と異なる点は、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側の、Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４の界面に、Ｐ型埋め込み層３４が形成されていることである。
【００５７】
ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側にＰ型埋め込み層３４を備えていることにより、ＰｃｈＤＭＯＳトランジスタにおいてデバイス耐圧に合わせたドレイン抵抗値を設定でき、ＰｃｈＤＭＯＳトランジスタのオン抵抗を下げることができる。
【００５８】
Ｐ型埋め込み層３４は、例えば図２（ａ）を参照して説明した工程（１）において、Ｐ型高濃度半導体基板２の所定の領域に、ボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０14ｃｍ-2の条件で注入した後に、１０００℃、６０分程度の条件で熱処理を施して活性化しておくことにより形成することができる。
【００５９】
図５は、さらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型高濃度半導体基板２の一表面上にＰ型低濃度エピタキシャル成長層４が形成されている。Ｐ型低濃度エピタキシャル成長層４の表面に素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００６０】
ＣＭＯＳ形成領域に対応して、Ｐ型高濃度半導体基板２とＰ型低濃度エピタキシャル成長層４の界面にＮ型埋め込み層３６が形成されている。Ｐ型低濃度エピタキシャル成長層４に、ＰｃｈＭＯＳトランジスタの形成領域を含み、かつＮｃｈＭＯＳトランジスタの形成領域を囲むように、Ｎウエル領域（Ｎｗｅｌｌ）３８が形成されている。Ｎウエル領域３８の底部はＮ型埋め込み層３６と電気的に接続されている。Ｎ型埋め込み層３６及びＮウエル領域３８は本発明の半導体装置のＮ型領域を構成する。
【００６１】
Ｎウエル領域３８に、ソース及びドレインとなるＰ型高濃度拡散層１２，１２と、ゲート酸化膜１４並びにゲート電極１６を備えたＰｃｈＭＯＳトランジスタが形成されている。
【００６２】
Ｎ型埋め込み層３６及びＮウエル領域３８に囲まれた領域のＰ型低濃度エピタキシャル成長層４ａの表面側に、Ｐウエル領域４０が形成されている。Ｐウエル領域４０は、Ｎ型埋め込み層３６及びＮウエル領域３８によって、Ｎ型埋め込み層３６及びＮウエル領域３８に囲まれたＰ型低濃度エピタキシャル成長層４ａ以外の領域のＰ型低濃度エピタキシャル成長層４、及びＰ型高濃度半導体基板２とは電気的に分離されている。Ｐウエル領域４０は本発明の半導体装置のＰ型領域を構成する。
Ｐウエル領域４０に、ソース及びドレインとなるＮ型高濃度拡散層１８，１８、ゲート酸化膜２０並びにゲート電極２２を備えたＮｃｈＭＯＳトランジスタが形成されている。
【００６３】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成するＮ型チャネル拡散層２４、Ｐ型高濃度拡散層２６，２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００６４】
この実施例では、図１を参照して説明した実施例と同様の効果を得ることができる。
さらに、ＣＭＯＳの形成領域に対応してＮ型埋め込み層３６を備えているので、ＣＭＯＳの形成領域とＰ型高濃度半導体基板２との縦方向の電気的分離を向上させ、分離耐圧の不足や、寄生バイポーラ構造に起因するラッチアップなど防止することができ、高電圧が扱える製品をつくることが可能になる。
【００６５】
さらに、Ｎ型埋め込み層３６及びＮウエル領域３８からなるＮ型領域は、ＮｃｈＭＯＳトランジスタ形成領域であるＰウエル領域４０を含む領域のＰ型低濃度エピタキシャル成長層４ａを囲むように形成されているので、Ｐ型低濃度エピタキシャル成長層４ａとＰ型高濃度半導体基板２とを電気的に分離することができる。これにより、Ｎウエル領域３８に形成されたＰｃｈＭＯＳトランジスタと、Ｐ型低濃度エピタキシャル成長層４ａ内に形成されたＰウエル領域４０に形成されたＮｃｈＭＯＳトランジスタにより構成されるＣＭＯＳは、半導体基板表面の電圧設定のみで回路を構成することが可能となり、ＰｃｈＤＭＯＳトランジスタのドレインとなるＰ型高濃度半導体基板２を出力端子とすることができる。
【００６６】
図６及び図７は、図５に示した実施例を製造するための製造方法の一例を示す工程断面図である。
【００６７】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する。写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０15ｃｍ-2程度の条件で、Ｐ型高濃度半導体基板２の表面にＣＭＯＳ形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＮ型不純物を活性化させ、Ｎ型埋め込み層３６を形成する（図６（ａ）参照）。
【００６８】
（２）Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍの膜厚に形成する。このとき、Ｎ型埋め込み層３６の不純物はＰ型低濃度エピタキシャル成長層４にも拡散する（図６（ｂ）参照）。
【００６９】
（３）写真製版技術及びイオン注入法により、Ｎ型不純物、例えばリンを加速エネルギーは１５０ＫｅＶ、ドーズ量は１.０×１０13ｃｍ-2程度の条件で、Ｐ型低濃度エピタキシャル成長層４のＣＭＯＳ形成領域に、ＰｃｈＭＯＳトランジスタ形成領域を含み、かつＮｃｈＭＯＳトランジスタ形成領域を囲むように、選択的に注入する。例えば１１８０℃、１４時間程度の条件で熱処理を施して、注入したリンを活性化させ、Ｎウエル領域３８を形成する。
【００７０】
この熱処理において、Ｎウエル領域３８のＮ型不純物の深さ方向への拡散と、Ｎ型埋め込み層３６のＮ型不純物のせり上がりにより、Ｎ型埋め込み層３６とＮウエル領域３８は電気的に接続される。ＮｃｈＭＯＳトランジスタ形成領域である、Ｎ型埋め込み層３６及びＮウエル領域３８で囲まれた領域のＰ型低濃度エピタキシャル成長層４ａは、他の領域のＰ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２とは電気的に分離される（図６（ｃ）参照）。
【００７１】
図８は熱処理による不純物の拡散を示すデータであり、（Ａ）及び（Ｂ）は表面から注入したリンのドーズ量と拡散深さの関係を示し、（Ｃ）及び（Ｄ）は埋め込み層のドーズ量とはい上がり量の関係を示す。（Ａ）及び（Ｃ）の熱処理条件は１１５０℃、５００分であり、（Ｂ）及び（Ｄ）の熱処理条件は１１８０℃、８６０分である。
【００７２】
図８から得られる、表面からの拡散深さ情報と埋め込み層のせり上り情報などを用いることにより、Ｎ型埋め込み層３６とＮウエル領域３８を確実に電気的に接続させることができ、ＮｃｈＭＯＳトランジスタの形成領域を他の領域のＰ型低濃度エピタキシャル成長層４及びＰ型高濃度半導体基板２とは電気的に分離することができる。
【００７３】
（４）写真製版技術及びイオン注入法により、Ｐ型不純物、例えばボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は３.０×１０12ｃｍ-2程度の条件で、ＮｃｈＭＯＳトランジスタ形成領域である、Ｎ型埋め込み層３６及びＮウエル領域３８で囲まれた領域のＰ型低濃度エピタキシャル成長層４ａに選択的に注入する。例えば１１５０℃、８時間程度の条件で熱処理を施して、注入したボロンを活性化させ、Ｎ型埋め込み層３６及びＮウエル領域３８で囲まれたＰ型低濃度エピタキシャル成長層４ａにＰウエル領域４０を形成する（図６（ｄ）参照）。
【００７４】
（５）図３（ｅ）から（ｈ）及び図１を参照して説明した上記工程（５）から（９）と同様にして、ＬＯＣＯＳ酸化膜６及びゲート酸化膜１４，２０，３０を形成し（図７（ｅ）参照）、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのチャンネルドープ注入を行なった後、ゲート電極１６，２２，３２を形成し（図７（ｆ）参照）、Ｎ型チャネル拡散層２４を形成し（図７（ｇ）参照）、Ｐ型不純物をＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入し（図７（ｈ）参照）、Ｎ型不純物をＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域４０及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入し、熱処理を施して、Ｐ型高濃度拡散層１２，２６及びＮ型高濃度拡散層１８，２８を形成する（図５参照）。
【００７５】
図９は、さらに他の実施例を示す断面図である。図５と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７６】
Ｐ型高濃度半導体基板２の一表面上にＰ型低濃度エピタキシャル成長層（第２Ｐ型低濃度エピタキシャル成長層）４２とＰ型低濃度エピタキシャル成長層４が順に形成されている。Ｐ型低濃度エピタキシャル成長層４２の厚みは１０μｍ程度であり、比抵抗は２０Ωｃｍ程度である。Ｐ型低濃度エピタキシャル成長層４の表面に素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００７７】
Ｐ型低濃度エピタキシャル成長層４２とＰ型低濃度エピタキシャル成長層４の界面に、ＣＭＯＳ形成領域に対応してＮ型埋め込み層４４が形成されている。Ｐ型低濃度エピタキシャル成長層４２とＰ型低濃度エピタキシャル成長層４の界面には、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側にＰ型埋め込み層４６も形成されている
【００７８】
Ｐ型低濃度エピタキシャル成長層４に、ＰｃｈＭＯＳトランジスタの形成領域を含み、かつＮｃｈＭＯＳトランジスタの形成領域を囲むように、Ｎウエル領域３８が形成されている。Ｎウエル領域３８の底部はＮ型埋め込み層４４と電気的に接続されている。Ｎ型埋め込み層４４及びＮウエル領域３８は本発明の半導体装置のＮ型領域を構成する。
Ｎウエル領域３８に、ソース及びドレインとなるＰ型高濃度拡散層１２，１２と、ゲート酸化膜１４並びにゲート電極１６を備えたＰｃｈＭＯＳトランジスタが形成されている。
【００７９】
Ｎ型埋め込み層４４及びＮウエル領域３８に囲まれた領域のＰ型低濃度エピタキシャル成長層４ａの表面側に、Ｐウエル領域４０が形成されている。
Ｐウエル領域４０に、ソース及びドレインとなるＮ型高濃度拡散層１８，１８、ゲート酸化膜２０並びにゲート電極２２を備えたＮｃｈＭＯＳトランジスタが形成されている。
【００８０】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成するＮ型チャネル拡散層２４、Ｐ型高濃度拡散層２６，２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型高濃度半導体基板２、Ｐ型低濃度エピタキシャル成長層４，４２及びＰ型埋め込み層４６はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００８１】
この実施例では、図１を参照して説明した実施例及び図５を参照して説明した実施例と同様の効果を得ることができる。さらに、Ｐ型埋め込み層４６を備えていることにより、図４を参照して説明した実施例と同様に、ＰｃｈＤＭＯＳトランジスタのドレイン抵抗を下げることができる。
【００８２】
さらに、Ｎ型埋め込み層４４は、Ｐ型低濃度エピタキシャル成長層４とＰ型低濃度エピタキシャル成長層４２の界面に形成されており、Ｐ型高濃度半導体基板２とは間隔をもって配置されている。これにより、製造工程での熱処理時におけるＰ型高濃度半導体基板２のＰ型不純物のせり上がり部分をＰ型低濃度エピタキシャル成長層４２で吸収することができ、より強固なＮ型埋め込み層４４を備えることができる。さらに、Ｐ型高濃度半導体基板２内のＰ型不純物のせり上がり拡散に起因するＮ型埋め込み層４４の消失をなくすことができる。さらに、Ｐ型高濃度半導体基板２内のＰ型不純物がＮ型埋め込み層４４の上部まで拡散することによって、主表面側から形成したＮウエル領域３８の底面部分がＮ型埋め込み層４４まで届かずに、半導体基板とＰウエル領域４０の電気的分離が不完全になるという不具合を防止することができる。このように、高耐圧化及びラッチアップに強い構造とすることができる。
【００８３】
図１０及び図１１は、図９に示した実施例を製造するための製造方法の一例を示す工程断面図である。
【００８４】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する。Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４２を例えば１０μｍの膜厚に形成する。写真製版技術及びイオン注入法により、Ｐ型低濃度エピタキシャル成長層４２の表面に、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０15ｃｍ-2程度の条件で、Ｐ型高濃度半導体基板２の表面にＣＭＯＳ形成領域に対応して選択的に注入し、さらに、Ｐ型不純物、例えばボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０14ｃｍ-2の条件で、ＰｃｈＤＭＯＳトランジスタのソース形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＰ型不純物及びＮ型不純物を活性化させ、Ｎ型埋め込み層４４及びＰ型埋め込み層４６を形成する（図１０（ａ）参照）。
【００８５】
（２）Ｐ型低濃度エピタキシャル成長層４２上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍの膜厚に形成する。このとき、Ｎ型埋め込み層４４及びＰ型埋め込み層４６の不純物はＰ型低濃度エピタキシャル成長層４にも拡散する（図１０（ｂ）参照）。
【００８６】
（３）図６（ｃ）及び（ｄ）を参照して説明した上記工程（３）及び（４）と同様にして、Ｐ型低濃度エピタキシャル成長層４にＮウエル領域３８を形成し（図１０（ｃ）参照）、Ｎ型埋め込み層４４及びＮウエル領域３８で囲まれたＰ型低濃度エピタキシャル成長層４ａにＰウエル領域４０を形成する（図１０（ｄ）参照）。
【００８７】
（４）図３（ｅ）から（ｈ）及び図１を参照して説明した上記工程（５）から（９）と同様にして、ＬＯＣＯＳ酸化膜６及びゲート酸化膜１４，２０，３０を形成し（図１１（ｅ）参照）、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのチャンネルドープ注入を行なった後、ゲート電極１６，２２，３２を形成し（図１１（ｆ）参照）、Ｎ型チャネル拡散層２４を形成し（図１１（ｇ）参照）、Ｐ型不純物をＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入し（図１１（ｈ）参照）、Ｎ型不純物をＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域４０及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入し、熱処理を施して、Ｐ型高濃度拡散層１２，２６及びＮ型高濃度拡散層１８，２８を形成する（図９参照）。
【００８８】
図１２は、さらに他の実施例を示す断面図である。図９と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００８９】
Ｐ型高濃度半導体基板２の一表面上に、Ｐ型低濃度エピタキシャル成長層４２、Ｐ型低濃度エピタキシャル成長層（第３Ｐ型低濃度エピタキシャル成長層）４８及びＰ型低濃度エピタキシャル成長層４が順に形成されている。Ｐ型低濃度エピタキシャル成長層４８の厚みは１０μｍ程度であり、比抵抗は２０Ωｃｍ程度である。Ｐ型低濃度エピタキシャル成長層４の表面に素子分離用のＬＯＣＯＳ酸化膜６が形成されている。
【００９０】
Ｐ型低濃度エピタキシャル成長層４２とＰ型低濃度エピタキシャル成長層４８の界面に、ＣＭＯＳ形成領域に対応してＮ型埋め込み層４４が形成されている。Ｐ型低濃度エピタキシャル成長層４とＰ型低濃度エピタキシャル成長層４８の界面に、ＮｃｈＭＯＳトランジスタの形成領域に対応して、Ｐ型埋め込み層５０が形成されている。Ｐ型低濃度エピタキシャル成長層４と４８の界面には、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６の下側に、Ｐ型埋め込み層５２も形成されている
【００９１】
Ｐ型低濃度エピタキシャル成長層４及びＰ型低濃度エピタキシャル成長層４８に、ＰｃｈＭＯＳトランジスタの形成領域を含み、かつＮｃｈＭＯＳトランジスタの形成領域を囲むように、Ｎウエル領域３８が形成されている。Ｎウエル領域３８の底部はＮ型埋め込み層４４と電気的に接続されている。Ｐ型埋め込み層５０はＮウエル領域３８及びＮ型埋め込み層４４によりＰ型高濃度半導体基板２とは電気的に分離されている。
【００９２】
Ｎウエル領域３８に、ソース及びドレインとなるＰ型高濃度拡散層１２，１２と、ゲート酸化膜１４並びにゲート電極１６を備えたＰｃｈＭＯＳトランジスタが形成されている。
【００９３】
Ｎ型埋め込み層４４及びＮウエル領域３８に囲まれた領域のＰ型低濃度エピタキシャル成長層４ａの表面側に、Ｐウエル領域４０が形成されている。
Ｐウエル領域４０に、ソース及びドレインとなるＮ型高濃度拡散層１８，１８、ゲート酸化膜２０並びにゲート電極２２を備えたＮｃｈＭＯＳトランジスタが形成されている。
【００９４】
Ｐ型低濃度エピタキシャル成長層４の表面側でＣＭＯＳ形成領域とは異なる領域に、ＰｃｈＤＭＯＳトランジスタを構成するＮ型チャネル拡散層２４、Ｐ型高濃度拡散層２６，２６、Ｎ型高濃度拡散層２８、ゲート酸化膜３０及びゲート電極３２が形成されている。Ｐ型高濃度拡散層２６はＰｃｈＤＭＯＳトランジスタのソースを構成し、Ｐ型高濃度半導体基板２、Ｐ型低濃度エピタキシャル成長層４，４２，４８及びＰ型埋め込み層５２はＰｃｈＤＭＯＳトランジスタのドレインを構成する。
【００９５】
この実施例では、図１を参照して説明した実施例及び図５を参照して説明した実施例と同様の効果を得ることができる。さらに、Ｐ型埋め込み層５２を設けることにより、図４を参照して説明した実施例と同様に、ＰｃｈＤＭＯＳトランジスタのドレイン抵抗を下げることができる。
【００９６】
さらに、Ｎ型埋め込み層４４は、低濃度エピタキシャル成長層４２と４８の界面に形成されており、加えて、Ｐウエル領域４０の形成領域に対応して低濃度エピタキシャル成長層４と４８の界面にＰ型埋め込み層５０が形成されているので、ＮｃｈＭＯＳトランジスタの形成領域であるＰウエル領域４０の形成領域におけるＮ型埋め込み層４４の上方拡散をＰ型低濃度エピタキシャル成長層４８及びＰ型埋め込み層５０より吸収することができるので、Ｐウエル領域４０を高濃度ウエル領域にしなくてもウエル耐圧を確保することができる。これにより、Ｐウエル領域４０に形成されるＮｃｈＭＯＳトランジスタのしきい値電圧の上昇を抑制することができ、高電圧デバイスへの適用が可能になる。
【００９７】
図１３及び図１４は、図１２に示した実施例を製造するための製造方法の一例を示す工程断面図である。
【００９８】
（１）０.１Ωｃｍ以下の比抵抗をもつＰ型高濃度半導体基板２を準備する。Ｐ型高濃度半導体基板２の一表面上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４２を例えば１０μｍの膜厚に形成する。写真製版技術及びイオン注入法により、Ｐ型低濃度エピタキシャル成長層４２の表面に、Ｎ型不純物、例えばリン又はヒ素を加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０15ｃｍ-2程度の条件で、Ｐ型高濃度半導体基板２の表面にＣＭＯＳ形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＮ型不純物を活性化させ、Ｎ型埋め込み層４４を形成する（図１３（ａ）参照）。
【００９９】
（２）Ｐ型低濃度エピタキシャル成長層４２上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４８を例えば１０μｍの膜厚に形成する。このとき、Ｎ型埋め込み層４４の不純物はＰ型低濃度エピタキシャル成長層４８にも拡散する。写真製版技術及びイオン注入法により、Ｐ型低濃度エピタキシャル成長層４８の表面に、Ｐ型不純物、例えばボロンを加速エネルギーは５０ＫｅＶ、ドーズ量は１.０×１０14ｃｍ-2の条件で、ＰｃｈＤＭＯＳトランジスタのソース形成領域及びＮｃｈＭＯＳトランジスタ形成領域に対応して選択的に注入する。例えば１０００℃、６０分程度の条件で熱処理を行なって、注入したＰ型不純物を活性化させ、Ｐ型埋め込み層５０，５２を形成する（図１３（ｂ）参照）。
【０１００】
（２）Ｐ型低濃度エピタキシャル成長層４８上に、比抵抗が２０Ωｃｍ程度のＰ型低濃度エピタキシャル成長層４を例えば１５μｍの膜厚に形成する。このとき、Ｐ型埋め込み層５０，５２の不純物はＰ型低濃度エピタキシャル成長層４にも拡散する（図１３（ｃ）参照）。
【０１０１】
（３）図６（ｃ）及び（ｄ）を参照して説明した上記工程（３）及び（４）と同様にして、Ｐ型低濃度エピタキシャル成長層４にＮウエル領域３８を形成し、Ｎ型埋め込み層４４及びＮウエル領域３８で囲まれたＰ型低濃度エピタキシャル成長層４ａにＰウエル領域４０を形成する（図１３（ｄ）参照）。Ｐウエル領域４０の底部はＰ型埋め込み層５０と電気的に接続される。ただし、Ｐウエル領域４０とＰ型埋め込み層５０は必ずしも電気的に接続されていなくてもよい。
【０１０２】
（４）図３（ｅ）から（ｈ）及び図１を参照して説明した上記工程（５）から（９）と同様にして、ＬＯＣＯＳ酸化膜６及びゲート酸化膜１４，２０，３０を形成し（図１４（ｅ）参照）、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのチャンネルドープ注入を行なった後、ゲート電極１６，２２，３２を形成し（図１４（ｆ）参照）、Ｎ型チャネル拡散層２４を形成し（図１４（ｇ）参照）、Ｐ型不純物をＰｃｈＭＯＳトランジスタ形成領域のＮウエル領域８及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４内のソース形成領域に選択的に注入し（図１４（ｈ）参照）、Ｎ型不純物をＮｃｈＭＯＳトランジスタ形成領域のＰウエル領域４０及びＰｃｈＤＭＯＳトランジスタ形成領域のＮ型チャネル拡散層２４のＮ型高濃度拡散層形成領域に選択的に注入し、熱処理を施して、Ｐ型高濃度拡散層１２，２６及びＮ型高濃度拡散層１８，２８を形成する（図１２参照）。
【０１０３】
図１５に本発明の半導体装置が適用される一例である定電圧回路の回路図を示す。図１６はＰｃｈＤＭＯＳトランジスタ及びＣＭＯＳを備えた半導体装置を定電圧回路に適用したときの接続状態を示す断面図であり、（Ａ）は本発明、（Ｂ）は従来例を示す。図１６において、（Ａ）に示す半導体装置は図１２に示した実施例を同じ構造をもち、（Ｂ）に示す半導体装置は図１７に示した従来例と同じ構造をもつ。
【０１０４】
まず、図１５を参照して定電圧回路を説明する。
電源５４からの電源を負荷５６に安定して供給すべく、定電圧回路５８が設けられている。定電圧回路５８は、電源５４が接続される入力端子（Ｖｉｎ）６０、出力端子（Ｖｏｕｔ）６２、基準電圧発生回路（Ｖｒｅｆ）６４、演算増幅器６６、ＰｃｈＤＭＯＳトランジスタからなる出力トランジスタ（ＤＲＶ）６８及び分圧抵抗Ｒ１，Ｒ２を備えている。
基準電圧発生回路６４及び演算増幅器６６はコントロール部を構成する。
【０１０５】
出力トランジスタ６８のソースは入力端子６０に接続され、ドレインは出力端子６２に接続されている。演算増幅器６６において、出力端子が出力トランジスタ６８のゲート電極に接続され、反転入力端子に基準電圧発生回路６４から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖｏｕｔが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧に等しくなるように制御される。
【０１０６】
図１６（Ａ）に示すように、本発明の半導体装置では、入力端子（Ｖｉｎ）６０はＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層２６とＮ型チャネル拡散層２４の電位をとるためのＮ型高濃度拡散層２８に接続され、出力端子（Ｖｏｕｔ）６２はドレインを構成するＰ型高濃度半導体基板２に接続されている。
【０１０７】
図１６（Ｂ）に示すように、従来例では、入力端子６０は、ＰｃｈＤＭＯＳトランジスタのソースを構成するＰ型高濃度拡散層８８、Ｎ型チャネル拡散層８４の電位をとるためのＮ型高濃度拡散層９０、及びＮウエル領域７８の電位をとるためのＮ型高濃度拡散層８２に接続され、出力端子６２は、ドレインを構成するＰウエル領域の電位をとるためのＰ型高濃度拡散層８６に接続されている。Ｐ型半導体基板７２は接地電位（ＧＮＤ）に接続されている。
【０１０８】
図１６（Ａ）及び（Ｂ）に示されているＣＭＯＳは、図１５のコントロール部を構成する基準電圧発生回路６４や演算増幅器６６などで使用されるＣＭＯＳに適用される。
【０１０９】
図１６（Ｂ）に示すように、従来例において、出力トランジスタを構成するＰｃｈＤＭＯＳトランジスタは表面デバイスである。このため、入力端子６０と出力端子６２が共に主表面側にあり、配線の引き回しが複雑になり、大電流を流す上で電流容量の問題がある。
【０１１０】
一方、図１６（Ａ）に示すように、本発明の半導体装置では、出力トランジスタは縦型ＤＭＯＳトランジスタにより構成され、半導体基板が出力端子６２として働く構造である。このように、出力トランジスタはソース配線及びドレイン配線の両方ではなくソース配線のみを主表面側にもつので、出力トランジスタの面積を小さくすることができる。さらに、電流は主表面側のＰ型高濃度拡散層２６からＰ型高濃度半導体基板２側に流れるため、電流を流す部分の断面積を大きくとることができ、大電流化が可能となる。さらに、出力端子６２を半導体基板とする構造であるので放熱特性がよい。さらに、ＭＯＳトランジスタのみで定電圧回路を構成しているので消費電流を下げることができる。
【０１１１】
以上、本発明の実施例を説明したが、本発明は上記の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１２】
例えば、上記の実施例ではＰ型の半導体基板を用いた例を示しているが、本発明はこれに限定されるものではなく、Ｎ型の半導体基板を用い、上記の実施例とは逆導電型の構成にしたこと構造にすることにより、同様の効果を得ることができる。
【０１１３】
また、上記の実施例では、縦型ＤＭＯＳトランジスタとして、基板表面にゲート酸化膜を介してゲート電極を備え、二重拡散層でソースとチャネル拡散層を形成するプレーナ型の縦型ＤＭＯＳトランジスタを用いているが、本発明はこれに限定されるものではなく、例えばゲート電極部分を基板内部に埋め込んだ構造をもつトレンチ型の縦型ＤＭＯＳトランジスタなど、他の構造の縦型ＤＭＯＳトランジスタであってもよい。
【０１１４】
【発明の効果】
請求項１に記載された半導体装置では、Ｐ型の同一半導体基板上に、ＰｃｈＤＭＯＳトランジスタと、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタからなるＣＭＯＳとを備えた半導体装置において、ＰｃｈＤＭＯＳトランジスタは、ドレインを半導体基板とし、ソースを半導体基板の主表面側にもつ縦型ＤＭＯＳトランジスタであり、ＰｃｈＭＯＳトランジスタは、半導体基板の主表面側に形成されたＮ型領域内に形成されており、ＮｃｈＭＯＳトランジスタは、Ｎ型領域によって半導体基板とは電気的に分離されたＰ型領域内に形成されているようにしたので、ＤＭＯＳトランジスタのソース及びドレインに対して形成される出力配線はソース及びドレインの一方のみにすることができ、従来の表面デバイスのソース配線及びドレイン配線の半分となり、電流容量を上げることができ、ＤＭＯＳトランジスタが電流を流すことができる能力を有効に引き出すことができる。さらに、同一半導体基板上に形成されるＣＭＯＳは、半導体基板とは電気的に分離されたＮ型領域及びＰ型領域に配置されているので、製品化が可能となる。
【０１１５】
請求項２に記載された半導体装置では、半導体基板は、主表面とは反対側の裏面側から順にＰ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層が積層された積層構造をもつようにしたので、ＤＭＯＳトランジスタのドレイン抵抗を下げることができ、製品性能を向上させることができる。さらに、ＤＭＯＳトランジスタのドレイン以外の部分及びＣＭＯＳを形成する領域をＰ型低濃度エピタキシャル成長層にすることにより、ＣＭＯＳ及びＤＭＯＳトランジスタの作製が困難になるのを防止することができる。
【０１１６】
請求項３に記載された半導体装置では、Ｎ型領域の底部は、Ｐ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層の界面に形成されたＮ型埋め込み層により構成されているようにしたので、ＣＭＯＳを形成するためのＮ型領域について縦方向の電気的分離を向上させることができ、分離耐圧の不足や、寄生バイポーラ構造に起因するラッチアップなど防止することができ、高電圧が扱える製品をつくることが可能になる。
【０１１７】
請求項４に記載された半導体装置では、半導体基板は、Ｐ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層の間に第２Ｐ型低濃度エピタキシャル成長層をさらに備え、Ｎ型埋め込み層は、Ｐ型低濃度エピタキシャル成長層と第２Ｐ型低濃度エピタキシャル成長層の界面に形成されているようにし、Ｎ型埋め込み層はＰ型高濃度半導体基板とは間隔をもって配置されているようにしたので、製造工程での熱処理時におけるＰ型高濃度半導体基板からのＰ型不純物のせり上がり部分を第２Ｐ型低濃度エピタキシャル成長層で吸収することができ、より強固なＮ型埋め込み層を備えることができる。さらに、Ｐ型高濃度半導体基板からのＰ型不純物のせり上がり拡散に起因するＮ型埋め込み層の消失をなくすことができる。さらに、Ｐ型高濃度半導体基板内のＰ型不純物がＮ型埋め込み層上部まで拡散することによって、主表面側から形成したＮ型領域部分がＮ型埋め込み層まで届かずに、半導体基板とＰ型領域の電気的分離が不完全になるという不具合を防止することができる。このように、高耐圧化及びラッチアップに強い構造とすることができる。
【０１１８】
請求項５に記載された半導体装置では、半導体基板は、Ｐ型低濃度エピタキシャル成長層と第２Ｐ型低濃度エピタキシャル成長層の間に第３Ｐ型低濃度エピタキシャル成長層をさらに備え、Ｎ型埋め込み層は、第２Ｐ型低濃度エピタキシャル成長層と第３Ｐ型低濃度エピタキシャル成長層の界面に形成されており、Ｐ型領域の形成領域に対応して、Ｐ型低濃度エピタキシャル成長層と第３Ｐ型低濃度エピタキシャル成長層の界面にＰ型埋め込み層が形成されているようにしたので、ＮｃｈＭＯＳトランジスタの形成領域におけるＮ型埋め込み層の上方拡散を第３Ｐ型低濃度エピタキシャル成長層及びＰ型埋め込み層より吸収することができ、Ｐ型領域を高濃度ウエル領域にしなくてもウエル耐圧を確保することができる。これにより、Ｐ型領域に形成されるＮｃｈＭＯＳトランジスタのしきい値電圧の上昇を抑制することができ、高電圧デバイスへの適用が可能になる。
【０１１９】
請求項６に記載された半導体装置では、Ｎ型領域は、底面部がＮ型埋め込み層により構成され、側面部がＰ型領域の形成領域を含むＰ型低濃度エピタキシャル成長層の領域を囲むように形成されたＮウエル領域により構成されており、Ｐ型領域はＮ型領域に囲まれた領域のＰ型低濃度エピタキシャル成長層に形成されているようにしたので、Ｎ型領域に囲まれた領域のＰ型低濃度エピタキシャル成長層とＰ型高濃度半導体基板とを電気的に分離することができ、Ｎ型領域に形成されたＰｃｈＭＯＳトランジスタとＰ型領域に形成されたＮｃｈＭＯＳトランジスタにより構成されるＣＭＯＳは、半導体基板表面の電圧設定のみで回路を構成することが可能となり、ＰｃｈＤＭＯＳトランジスタのドレインとなるＰ型高濃度半導体基板を出力端子とすることができる。
【０１２０】
請求項７に記載された半導体装置では、半導体基板は、ＰｃｈＤＭＯＳトランジスタのソース形成領域の下側に、Ｐ型埋め込み層を備えているようにしたので、ＰｃｈＤＭＯＳトランジスタにおいてデバイス耐圧に合わせたドレイン抵抗値を設定でき、ＰｃｈＤＭＯＳトランジスタのオン抵抗を下げることができる。
【０１２１】
請求項８に記載された半導体装置では、本発明の半導体装置とは逆導電型の構成をもつようにしたので、Ｎ型の半導体基板を用いた場合にもＰ型の半導体基板を用いた場合と同様の効果が得られる。
【０１２２】
請求項８に記載された半導体装置では、本発明を、定電圧回路を備えた半導体装置に適用し、定電圧回路において、出力トランジスタは本発明の半導体装置を構成するＤＭＯＳトランジスタにより構成され、コントロール部で使用されるＣＭＯＳ本発明の半導体装置を構成するＣＭＯＳにより構成されるようにしたので、ＭＯＳトランジスタのみで定電圧回路を構成しているので消費電流を下げることができる。さらに、出力端子を半導体基板とする構造であるので放熱特性がよい。さらに、出力トランジスタはソース配線及びドレイン配線の両方ではなくソース配線のみを主表面側にもつので、出力トランジスタの面積を小さくすることができる。さらに、電流は主表面から基板側に流れるため、電流を流す部分の断面積を大きくとることができ、大電流化が可能となる。
【図面の簡単な説明】
【図１】一実施例を示す断面図である。
【図２】同実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図３】同実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図４】他の実施例を示す断面図である。
【図５】さらに他の実施例を示す断面図である。
【図６】図５に示した実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図７】図５に示した実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図８】熱処理による不純物の拡散を示すデータであり、（Ａ）及び（Ｂ）は表面から注入したリンのドーズ量と拡散深さの関係を示し、（Ｃ）及び（Ｄ）は埋め込み層のドーズ量とはい上がり量の関係を示す。
【図９】さらに他の実施例を示す断面図である。
【図１０】図１０に示した実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図１１】図１０に示した実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図１２】さらに他の実施例を示す断面図である。
【図１３】図１２に示した実施例を製造するための製造方法の一例の前半を示す工程断面図である。
【図１４】図１２に示した実施例を製造するための製造方法の一例の後半を示す工程断面図である。
【図１５】定電圧回路を備えた半導体装置の一実施例を示す回路図である。
【図１６】ＰｃｈＤＭＯＳトランジスタ及びＣＭＯＳを備えた半導体装置を定電圧回路に適用したときの接続状態を示す断面図であり、（Ａ）は本発明、（Ｂ）は従来例を示す。
【図１７】ＰｃｈＤＭＯＳトランジスタ及びＣＭＯＳを備えた従来の半導体装置を示す断面図である。
【符号の説明】
２ Ｐ型高濃度半導体基板
４，４ａ Ｐ型低濃度エピタキシャル成長層
６ ＬＯＣＯＳ酸化膜
８，３８ Ｎウエル領域
１０，４０ Ｐウエル領域
１２，２６ Ｐ型高濃度拡散層
１４，２０，３０ ゲート酸化膜
１６，２２，３２ ゲート電極
１８ Ｎ型高濃度拡散層
２４，２８ Ｎ型チャネル拡散層
３４，４６，５０，５２ Ｐ型埋め込み層
３６，４４ Ｎ型埋め込み層
４２ 第２Ｐ型低濃度エピタキシャル成長層
４８ 第３Ｐ型低濃度エピタキシャル成長層
５４ 電源
５６ 負荷
５８ 定電圧回路
６０ 入力端子
６２ 出力端子
６４ 基準電圧発生回路
６６ 演算増幅器
６８ 出力トランジスタ
Ｒ１，Ｒ２ 分圧抵抗
Claims (4)
- Ｐ型の同一半導体基板上に、Ｐチャネル型ＤＭＯＳトランジスタと、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタからなるＣＭＯＳとを備えた半導体装置において、
前記半導体基板は、主表面とは反対側の裏面側から順にＰ型高濃度半導体基板とＰ型低濃度エピタキシャル成長層が積層された積層構造をもち、
前記Ｐチャネル型ＤＭＯＳトランジスタは、ドレインを前記半導体基板とし、ソースを前記半導体基板の主表面側にもつ縦型ＤＭＯＳトランジスタであり、
前記Ｐチャネル型ＭＯＳトランジスタは、前記半導体基板の主表面側に形成されたＮ型領域内に形成されており、
前記Ｎチャネル型ＭＯＳトランジスタは、前記Ｎ型領域によって前記半導体基板とは電気的に分離されたＰ型ウエル内に形成されており、
前記半導体基板は、前記Ｐチャネル型ＤＭＯＳトランジスタのソース形成領域の下側で前記Ｐ型高濃度半導体基板と前記Ｐ型低濃度エピタキシャル成長層の界面に第１Ｐ型埋め込み層を備えており、
前記ＰチャネルＤＭＯＳトランジスタのドレインは、前記Ｐ型高濃度半導体基板、前記第１Ｐ型埋め込み層及び前記Ｐ型低濃度エピタキシャル成長層により構成されており、
前記半導体基板は、前記Ｐ型高濃度半導体基板と前記Ｐ型低濃度エピタキシャル成長層の間に第２Ｐ型低濃度エピタキシャル成長層をさらに備え、
前記Ｎ型領域の底部は、前記Ｐ型低濃度エピタキシャル成長層と前記第２Ｐ型低濃度エピタキシャル成長層の界面に形成されたＮ型埋め込み層により構成されており、
前記第１Ｐ型埋め込み層は、前記Ｐ型低濃度エピタキシャル成長層と前記第２Ｐ型低濃度エピタキシャル成長層の界面に形成されており、
前記Ｐチャネル型ＤＭＯＳトランジスタのドレインは、前記Ｐ型高濃度半導体基板、前記第２Ｐ型低濃度エピタキシャル成長層、前記第１Ｐ型埋め込み層及び前記Ｐ型低濃度エピタキシャル成長層により構成されており、
前記Ｎ型領域は、底面部が前記Ｎ型埋め込み層により構成され、側面部が前記Ｐ型ウエルの形成領域を含む前記Ｐ型低濃度エピタキシャル成長層の領域を囲むように形成されたＮウエル領域により構成されており、
前記Ｐ型ウエルは前記Ｎ型領域に囲まれた領域の前記Ｐ型低濃度エピタキシャル成長層に形成されていることを特徴とする半導体装置。 - 前記半導体基板は、前記Ｐ型低濃度エピタキシャル成長層と前記第２Ｐ型低濃度エピタキシャル成長層の間に第３Ｐ型低濃度エピタキシャル成長層をさらに備え、
前記Ｎ型埋め込み層は、前記第２Ｐ型低濃度エピタキシャル成長層と前記第３Ｐ型低濃度エピタキシャル成長層の界面に形成されており、
前記Ｐ型ウエルの形成領域に対応して、前記Ｐ型低濃度エピタキシャル成長層と前記第３Ｐ型低濃度エピタキシャル成長層の界面に第２Ｐ型埋め込み層が形成されており、
前記第１Ｐ型埋め込み層は、前記Ｐ型低濃度エピタキシャル成長層と前記第３Ｐ型低濃度エピタキシャル成長層の界面に形成されており、
前記Ｐチャネル型ＤＭＯＳトランジスタのドレインは、前記Ｐ型高濃度半導体基板、前記第２Ｐ型低濃度エピタキシャル成長層、前記第３Ｐ型低濃度エピタキシャル成長層、前記第１Ｐ型埋め込み層及び前記Ｐ型低濃度エピタキシャル成長層により構成されている請求項１に記載の半導体装置。 - 請求項１又は２に記載の半導体装置とは逆導電型の構成にしたことを特徴とする半導体装置。
- 出力トランジスタと、前記出力トランジスタからの出力電圧を基準電圧と比較しその出力電圧が一定になるようにフィードバックをかけるコントロール部とをもつ定電圧回路を備えた半導体装置において、
前記出力トランジスタは請求項１から３のいずれかに記載されたＤＭＯＳトランジスタにより構成され、
前記コントロール部で使用されるＣＭＯＳが請求項１から３のいずれかに記載されたＣＭＯＳにより構成されていることを特徴とする半導体装置。
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