JP3683185B2 - 定電圧回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、横形DMOSトランジスタを備えた半導体装置と、横形DMOSトランジスタを出力トランジスタとして備えた定電圧回路に関するものである。
ここで、横形DMOSトランジスタとは、ソース領域を囲むようにソース領域及びドレイン領域とは逆導電型の低濃度不純物層を備え、ゲート電極直下の低濃度不純物層表面をチャネル領域とする電界効果トランジスタ(横方向二重拡散絶縁ゲート型電界効果トランジスタ)をいう。
【0002】
【従来の技術】
高耐圧の定電圧回路としては、出力トランジスタとしてバイポーラトランジスタを使用した低コストの製品が多く出ている。
図10は、出力トランジスタとしてバイポーラトランジスタを使用した定電圧回路の一例を示す回路図である。
基準電圧発生回路9の出力電圧と、出力端子3の電圧を分圧抵抗R1とR2で分割された電圧を差動増幅回路7により比較し、差動増幅回路7の出力により出力トランジスタとしてのPNPバイポーラトランジスタ4を制御する。出力端子3の電圧を分圧抵抗R1とR2で分割した電圧が基準電圧発生回路9の出力電圧よりも小さいとき、差動増幅回路7の出力は小さくなり、出力端子3の電圧は大きくなる。逆に出力端子3の電圧を抵抗R1とR2が分割した電圧が基準電圧発生回路9の出力電圧よりも大きいとき、差動増幅回路7の出力は大きくなり、出力端子3の電圧は小さくなる。このようにして出力端子3の電圧は一定に保たれる(特開2000−235422公報参照)
【0003】
しかし、出力トランジスタとしてバイポーラトランジスタを使用した定電圧回路では、電流駆動方式であるため消費電流が下げられず、省エネルギーの時代には合わない製品となってきている。そこで、定電圧回路の出力トランジスタとしてコンベンショナル型MOSトランジスタが使用されている(特開平10−301642号公報参照)。ここで、コンベンショナル型MOSトランジスタとは、ドレイン領域がチャネル領域より濃い不純物濃度で形成された構造のMOSトランジスタをいう。出力トランジスタとしてコンベンショナル型MOSトランジスタを使用した定電圧回路は消費電流が非常に少ないというメリットがある。
【0004】
【発明が解決しようとする課題】
出力トランジスタとしてコンベンショナル型MOSトランジスタを用いた定電圧回路の製品化にあたり、出力トランジスタとしてのコンベンショナル型MOSトランジスタのゲート酸化膜を厚くし、ソースドレイン間の距離を大きくすることによって、出力トランジスタの耐圧の向上を図っている。しかし、ソースドレイン間の距離を大きくすると、バイポーラ製品よりもチップ面積が非常に大きくなってしまうという問題があった。
【0005】
そこで、出力トランジスタとして、MOSトランジスタでも横形DMOSトランジスタを使用すれば、ソースドレイン間の距離を離さずに出力トランジスタを形成することができるので、チップ面積をかなり縮小できる。
横形DMOSトランジスタでは、ゲート酸化膜直下のチャネル濃度を傾斜拡散で構成してMOSトランジスタの動作電圧(しきい値電圧)Vthを制御しているので、ソースドレイン間の耐圧を高くするためにゲート酸化膜の膜厚を厚くするとしきい値電圧Vthが非常に高い値になる。例えば、ゲート酸化膜の膜厚が30nm(ナノメートル)のときしきい値電圧Vthは0.8V、ゲート酸化膜の膜厚が50nmのときしきい値電圧Vthは1.5V、ゲート酸化膜の膜厚が80nmのときしきい値電圧Vthは2.5Vになる。すなわち、横形DMOSトランジスタを出力トランジスタとして定電圧回路に組み込んだとき、低い電圧で動作できないという問題があった。このため、横形DMOSトランジスタのゲート酸化膜の膜厚は50nm以下の膜厚で形成せざるをえない。
【0006】
しかし、横形DMOSトランジスタのゲート酸化膜の膜厚を薄くすると、ゲート酸化膜の破壊耐圧が低くなり、出力電流に対して横形DMOSトランジスタが充分な消費電流能力をもっていたとしても、万一、入力電圧がゲート酸化膜にかかった場合、ゲート酸化膜破壊をおこしたり、破壊に至らなくてもトランジスタ特性を変えてしまったりするという問題があった。
このような問題は、定電圧回路に限らず、横形DMOSトランジスタを備えた半導体装置全般にいえることである。
【0007】
本発明の目的は、チップ面積を縮小化でき、かつ低い電圧で動作させることができる定電圧回路を提供することである。
【0010】
【課題を解決するための手段】
本発明の定電圧回路は、基準電圧発生回路と、基準電圧発生回路の出力を一方の入力とし、出力電圧を分圧した電圧を他方の入力とする差動増幅回路と、差動増幅回路により制御される出力トランジスタとを備えた定電圧回路であって、出力トランジスタは横形DMOSトランジスタにより構成され、横形DMOSトランジスタのゲート電極配線に、この横形DMOSトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されているものである。
【0011】
さらに、本発明の定電圧回路は、出力トランジスタを構成する横形DMOSトランジスタのゲート酸化膜の膜厚が基準電圧回路又は差動増幅回路に含まれるコンベンショナル型MOSトランジスタのゲート酸化膜の膜厚よりも薄く形成されている。
【0012】
横形DMOSトランジスタのゲート電極配線に、横形DMOSトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されているので、横形DMOSトランジスタのゲート酸化膜の損傷を防止できる。これにより、横形DMOSトランジスタのゲート酸化膜の膜厚をコンベンショナル型MOSトランジスタよりも薄く形成することができる。その結果、出力トランジスタを構成する横形DMOSトランジスタのゲート酸化膜の損傷を防止でき、チップ面積を縮小化でき、かつ低い電圧で動作させることができるようになる。
【0013】
【発明の実施の形態】
保護ダイオードの一例は、横形DMOSトランジスタが形成されている基板に形成された縦型バイポーラトランジスタ構造のエミッタとコレクタを共通とし、ベースとの間で形成するPNダイオードである。
縦型バイポーラトランジスタ構造のエミッタとコレクタを共通にすることにより基板から分離でき、PNダイオードが逆方向電圧で降伏しても基板側へ電流が流れないので、誤動作を防止することができる。また、このPNダイオードは拡散層で構成されているので逆方向電流がほとんど流れず、差動増幅回路の出力への影響も少ない。
【0014】
横形DMOSトランジスタが形成されている基板にはコンベンショナル型MOSトランジスタも形成されており、横形DMOSトランジスタのゲート酸化膜の膜厚がコンベンショナル型MOSトランジスタのゲート酸化膜の膜厚よりも薄く形成されている。
横形DMOSトランジスタのゲート電極配線には保護ダイオードが接続されているので、横形DMOSトランジスタのゲート酸化膜の膜厚をコンベンショナル型MOSトランジスタよりも薄く形成しても横形DMOSトランジスタのゲート酸化膜の損傷を防止することができ、横形DMOSトランジスタを低い電圧で動作させることができるようになる。
【0015】
【実施例】
図1は、定電圧回路の一実施例を示す回路図である。この定電圧回路は正の出力電圧をもつものである。
電源に接続される入力端子(Vin)1と、負荷に接続される出力端子(Vout)3との間に、出力トランジスタを構成するPチャネル型横形DMOSトランジスタ(以下、PchLDMOSトランジスタという)5が設けられている。
差動増幅回路7が設けられており、差動増幅回路7の出力端子はPchLDMOSトランジスタ5のゲート電極に接続されている。差動増幅回路7の反転入力端子は基準電圧発生回路(Vref)9に接続されている。反転入力端子には基準電圧発生回路9から基準電圧が印加される。非反転入力端子には、PchLDMOSトランジスタ5の出力電圧を分圧抵抗R1とR2で分圧した電圧が印加される。差動増幅回路7及び基準電圧発生回路9の電源は入力端子1から供給される。差動増幅回路7、基準電圧発生回路9及び抵抗R2は接地されている。
【0016】
PchLDMOSトランジスタ5のゲート電極へつながる配線(ゲート電極配線)と、PchLDMOSトランジスタ5のソースとの間に保護ダイオード11が接続されている。保護ダイオード11は縦型バイポーラトランジスタ構造であり、そのエミッタとコレクタを共通とし、ベースとの間で形成するPNダイオードにより構成されており、PchLDMOSトランジスタ5がゲート酸化膜破壊を起こす程度の大きさの電圧(ゲート酸化膜破壊耐圧)の約2分の1の逆耐圧をもつものである。
【0017】
この実施例では、例えばPchLDMOSトランジスタ5のゲート酸化膜破壊耐圧は30Vであり、保護ダイオード11の降伏電圧は15Vである。PchLDMOSトランジスタ5のソース電位は30Vである。
入力端子1からの入力電圧を降圧させる場合、入力電圧を抵抗比分割で出力させるが、出力端子3に接続される外部負荷に流す電流量によりPchLDMOSトランジスタ5のオン抵抗を可変させなければ出力電圧が一定にならない。このため、差動増幅回路7内で基準電圧発生回路9からの基準電圧と抵抗R1,Rからの帰還抵抗電圧を比較させることにより出力電圧を一定にする。
【0018】
ここで、出力電流の変化が大きい場合に、差動増幅回路7から出力される電圧が入力電圧から基準電圧付近まで下がる可能性がある。差動増幅回路7の出力、ひいてはPchLDMOSトランジスタ5のゲート電極配線の電圧が15V以下になったとき、保護ダイオード11が降伏を起こし、出力トランジスタのゲート電極配線の電圧の降下を防止する。これにより、PchLDMOSトランジスタ5のゲート・ソース間の電位差が15Vより大きくなるのを防止することができ、PchLDMOSトランジスタ5のゲート酸化膜の損傷を防止することができる。
【0019】
図2は、差動増幅回路7の一例を示す回路図である。ただし、本発明の定電圧回路を構成する差動増幅回路はこれに限定されるものではなく、種々の差動増幅回路を用いることができる。
一対の差動入力用のNチャネル型コンベンショナル型MOSトランジスタ(以下、NchMOSトランジスタという)Nch3,Nch4のドレインがそれぞれNチャネル型コンベンショナル型MOSトランジスタ(以下、PchMOSトランジスタという)Pch1,Pch2を介して入力端子1に接続されている。PchMOSトランジスタPch1,Pch2のゲート電極が相互に接続され、いずれか一方のNchMOSトランジスタ、例えばNch4のドレインに接続されることにより、PchMOSトランジスタPch1,Pch2が負荷の役割を果たしている。NchMOSトランジスタNch3のゲート電極には基準電圧発生回路9の電圧(Vref)が入力され、NchMOSトランジスタNch4のゲート電極には帰還抵抗電圧(分圧抵抗R1,R2による電位)が入力される。NchMOSトランジスタNch3,Nch4のソースは相互に接続され、定電流回路8を介して接地されている。この差動増幅回路7ではPchMOSトランジスタPch1、NchMOSトランジスタNch3間の接続点NODE1が出力端子となって、LDMOSトランジスタ5のゲート電極に接続されている。
【0020】
図1及び図2に示す実施例では、保護ダイオード11が入力端子1につながる入力電圧ラインと差動増幅回路7の出力端子(接続点NODE1)の間に設けられているので、差動増幅回路7のNchMOSトランジスタNch3で電流制限がかかり、大電流が流れることがない。これにより、差動増幅回路7内のMOSトランジスタPch1,Pch2,Nch3,Nch4の損傷及び保護ダイオード11の損傷を防止できる。
【0021】
図3は、図1の定電圧回路を構成するPchLDMOSトランジスタ5、保護ダイオード11、抵抗R1又はR2を構成する高抵抗ポリシリコンパターン、並びに差動増幅回路7を構成するNchMOSトランジスタ及びPchMOSトランジスタを示す断面図である。
基板抵抗が20Ωcm程度のP型半導体基板13表面に、LOCOS(Local Oxidation of Silicon)法により形成された素子分離用のフィールド酸化膜15が形成されている。
【0022】
PchMOSトランジスタ17の領域には、半導体基板13にN型ウエル領域(Nwell)17aが形成されている。N型ウエル領域17a内にP型ソース領域17sとP型ドレイン領域17dが間隔をもって形成されている。ソース領域7s、ドレイン領域7d間のN型ウエル領域17上に、例えば膜厚が60nmのゲート酸化膜17oxを介して、ポリシリコンからなるゲート電極17gが形成されており、ゲート電極17g下のN型ウエル領域17a表面がチャネル領域となる。ゲート電極17gにはP型不純物、例えばボロンが注入されている。
【0023】
NchMOSトランジスタ19の領域には、半導体基板13にP型ウエル領域(Pwell)19aが形成されている。P型ウエル領域19a内にN型ソース領域19sとN型ドレイン領域19dが間隔をもって形成されている。ソース領域19s、ドレイン領域19d間のP型ウエル領域19上に、例えば膜厚が60nmのゲート酸化膜19oxを介して、ポリシリコンからなるゲート電極19gが形成されており、ゲート電極19g下のP型ウエル領域19a表面がチャネル領域となる。ゲート電極19gにはN型不純物、例えばリンが注入されている。
【0024】
この実施例では、差動増幅回路7を構成するPchMOSトランジスタ17及びNchMOSトランジスタ19について、N型ウエル領域17a及びP型ウエル領域19aのチャネル領域の不純物濃度は1.5×1016cm-3であり、ソース領域17s,19s及びドレイン領域17d,19dの不純物濃度は5.0×1019cm-3以上であり、両トランジスタ17,19ともに、ソース領域17s,19s及びドレイン領域17d,19dの方がチャネル領域よりも不純物濃度が濃い構造(コンベンショナル型MOSトランジスタ)となっている。
【0025】
PchLDMOSトランジスタ5の領域には、半導体基板13に、半導体基板13との分離用のN型ウエル領域5aが形成されている。N型ウエル領域5a内にP型ウエル領域5bが形成されている。P型ウエル領域5b内にN型ウエル領域5cが形成されており、N型ウエル領域5c内にP型ソース領域5sが形成されている。P型ウエル領域5bはドレイン領域となり、オーミックコンタクト用高濃度P型拡散領域5dも形成されている。ソース領域5s、高濃度P型拡散領域5d間のP型ウエル領域5b上及びN型ウエル領域5c上に、両ウエル領域5b,5c上にまたがって、例えば膜厚が30nmのゲート酸化膜5oxを介して、ポリシリコンからなるゲート電極5gが形成されている。ゲート電極5g下のN型ウエル領域5c表面がチャネル領域となる。ゲート電極5gにはP型不純物、例えばボロンが注入されている。
【0026】
N型ウエル領域5cのチャネル領域の不純物濃度は1.5×1016cm-3であり、P型ウエル領域5bの不純物濃度は5.0×1015cm-3であり、PchLDMOSトランジスタ5ではドレイン領域の方がチャネル領域よりも不純物濃度が薄い構造(横形DMOSトランジスタ)となっている。
【0027】
保護ダイオード11の領域には、半導体基板13にN型ウエル領域11aが形成されている。N型ウエル領域11a内にP型ウエル領域11bが形成されている。P型ウエル領域11b内にN型ウエル領域11cが形成されている。N型ウエル領域11c内に、N型ウエル領域11cよりも濃い濃度でN型不純物が注入されたオーミックコンタクト領域11dが形成されている。P型ウエル領域11b表面及びN型ウエル領域11c表面には、例えば膜厚が30nmのシリコン酸化膜11oxが形成されている。
【0028】
保護ダイオード11は、縦型バイポーラトランジスタ構造であり、N型ウエル領域(エミッタ)11aとN型ウエル領域(コレクタ)11cを接続し、P型ウエル領域(ベース)11bとの間でPNダイオードを形成するように配線が接続される。図1も参照して説明すると、N型ウエル領域11a及びN型ウエル領域11cはPchLDMOSトランジスタ5のソース領域5sにつながる配線に接続され、P型ウエル領域11bはPchLDMOSトランジスタ5のゲート電極5gにつながる配線に接続される。
【0029】
例えばリンが注入されたポリシリコン膜からなる高抵抗ポリシリコンパターン21の領域には半導体基板にP型ウエル領域21bが形成されており、高抵抗ポリシリコンパターン21はP型ウエル領域21bに形成されたフィールド酸化膜15上に形成されている。高抵抗ポリシリコンパターン21の両端部には、P型不純物が注入されてオーミックコンタクト領域21aが形成されている。
【0030】
N型ウエル領域5a,11a,17aのフィールド酸化膜15下の領域には、寄生Pチャネル型フィールドトランジスタの反転防止のためにN型不純物が注入されたN型反転防止領域23が形成されている。P型ウエル領域5b,11b,19a,21bのフィールド酸化膜15下の領域には、寄生Nチャネル型フィールドトランジスタの反転防止のためにP型不純物が注入されたP型反転防止領域25が形成されている。
【0031】
図4から図8は、この実施例の製造方法の一例を示す工程断面図である。
(1)基板抵抗が20Ωcm程度の半導体基板13上に、PchMOSトランジスタ17、PchLDMOSトランジスタ5及び保護ダイオード11を形成する領域に開口部をもつレジストパターンを形成し、そのレジストパターンをマスクにして、例えば印加電圧が150KeV、ドーズ量が3.0×1012cm-2の条件で半導体基板13にリン注入を行なう。レジスパターンを除去した後、1180℃、24時間の条件でリンの熱拡散を行ない、N型ウエル領域5a,11a,17aを同時に形成する(図4(A)参照)。
【0032】
(2)半導体基板13上に、N型ウエル領域5a内、N型ウエル領域11a内及びNchMOSトランジスタ19形成領域に開口部をもつレジストパターンを形成し、印加電圧が50KeV、ドーズ量が4.0×1012cm-2の条件でボロン注入を行なう。レジスパターンを除去した後、1150℃、8時間の条件でボロンの熱拡散を行ない、N型ウエル領域17内にP型ウエル領域19及びN型ウエル領域5a内にP型ウエル領域5bを同時に形成する(図4(B)参照)。
【0033】
(3)各素子を形成する領域を規定するために、半導体基板13上全面に25nmの膜厚でシリコン酸化膜23を形成し、さらにその上に100nmの膜厚でシリコン窒化膜25を形成した後、写真製版技術により素子形成領域のみに窒化膜25が残るようにレジストパターン27を形成する。その後、酸化膜ドライエッチングによりレジストパターン27をマスクにしてシリコン窒化膜25及びシリコン酸化膜23をパターニングする(図4(C)参照)。
【0034】
(4)P型ウエル領域5b,11b,19a,21bの周辺部上が開口されるようにレジストパターン29を形成した後、寄生NchMOSトランジスタの反転防止のために、レジストパターン29をマスクにして、例えば印加電圧が100KeV、ドーズ量が5.0×1013cm-2の条件でP型ウエル領域5b,11b,19a,21bの周辺部にボロンを注入してP型反転防止領域25を形成する(図5(D)参照)。
【0035】
(5)レジストパターン27,29を除去した後、N型ウエル領域5a,11a,17aの周辺部上が開口されるようにレジストパターン31を形成する。寄生PchMOSトランジスタの反転防止のために、レジストパターン31をマスクにして、例えば印加電圧が40KeV、ドーズ量が6.0×1012cm-2の条件でN型ウエル領域5a,11a,17aの周辺部にリンを注入してP型反転防止領域25を形成する(図5(E)参照)。
【0036】
(6)レジストパターン31を除去した後、シリコン酸化膜23及びシリコン窒化膜25を用いたLOCOS法により、半導体基板13表面にフィールド酸化膜15を800nm程度の膜厚で形成する。その後、シリコン窒化膜25及びシリコン酸化膜23を除去する(図5(F)参照)。
【0037】
(7)露出したN型ウエル領域17aの表面及びP型ウエル領域5b,11b,19aの表面に、例えば920℃で熱酸化処理を施して、膜厚が40nmのシリコン酸化膜33を形成する。写真製版技術により、N型ウエル領域17a上に開口部をもつレジストパターンを形成した後、そのレジストパターンをマスクにして、PchMOSトランジスタ17のしきい値Vthを決めるために、例えば印加電圧が100KeV、ドーズ量が5.0×1011cm-2の条件でN型ウエル領域17aにシリコン酸化膜33を介してリンを注入する。レジストパターンを除去した後、写真製版技術によりP型ウエル領域19a上に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして、NchMOSトランジスタ19のしきい値Vthを決めるために、例えば印加電圧が30KeV、ドーズ量が5.0×1011cm-2の条件でP型ウエル領域19aにシリコン酸化膜33を介してボロンを注入する(図6(G)参照)。
【0038】
(8)レジストパターンを除去した後、写真製版技術により、P型ウエル領域5b及び11b上に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして酸化膜エッチングを行ない、P型ウエル領域5b,11bの表面のシリコン酸化膜33を除去する。レジストパターンを除去した後、例えば920℃の熱酸化処理を施して、P型ウエル領域5b,11bの表面に膜厚が30nmのシリコン酸化膜5ox,11oxをそれぞれ形成する。シリコン酸化膜5oxはPchLDMOSトランジスタ5のゲート酸化膜を構成する。このとき、N型ウエル領域17a表面及びP型ウエル領域19a表面のシリコン酸化膜33は膜厚が60nmになり、ゲート酸化膜17ox及び19oxとなる。これにより、PchLDMOSトランジスタ5のゲート酸化膜5oxと、PchMOSトランジスタ17のゲート酸化膜17ox及びNchMOSトランジスタ19のゲート酸化膜19oxの膜厚を異ならせる(図6(H)参照)。
【0039】
(9)例えば減圧CVD(化学的気相成長)法により、半導体基板13上全面にポリシリコン膜35を500nmの膜厚で形成する。850℃の熱酸化処理を施してポリシリコン膜35の表面に膜厚が25nmのシリコン酸化膜(図示は省略)を形成する。その後、例えば印加電圧が30KeV、ドーズ量が1.5×1014cm-2の条件でポリシリコン膜35にリン注入を行なう。
ポリシリコン膜35上に、PchMOSトランジスタ17のゲート電極17g形成領域及びPchLDMOSトランジスタ5のゲート電極5g形成領域に開口部をもつレジストパターン37を形成する。レジストパターン37をマスクにして、例えば印加電圧が20KeV、ドーズ量が5.0×1014cm-2の条件でポリシリコン膜35にボロンを注入して、PchMOSトランジスタ17のゲート電極17g及びPchLDMOSトランジスタ5のゲート電極5gを形成する(図6(I)参照)。
【0040】
(10)レジストパターン37を除去した後、ゲート電極5g,17gを含むポリシリコン膜35の表面に例えば高温源厚CVD法により900℃の条件でシリコン酸化膜39を200nmの膜厚で形成する。ゲート電極5g,17g上、及びP型ウエル領域21b上のフィールド酸化膜15上の高抵抗ポリシリコンパターン21を形成する領域にシリコン酸化膜39が残るように写真製版技術によりレジストパターンを形成した後、そのレジストパターンをマスクにして酸化膜エッチングを行ない、ゲート電極5g,17g上及び高抵抗ポリシリコンパターン21を形成する領域にシリコン酸化膜39を残す。レジストパターンを除去した後、半導体基板13上全面にリンを堆積し、ポリシリコン膜35に例えば950℃、15分間の条件でリンを注入して、リン注入されたポリシリコン膜35aを形成する。ここで、高抵抗ポリシリコンパターン21の領域のポリシリコン膜35を高抵抗ポリシリコンパターン21とする(図7(J)参照)。
【0041】
(11)堆積したリン及びシリコン酸化膜39を除去した後、写真製版技術により、ゲート電極5g,17g上、高抵抗ポリシリコンパターン21上、及びNchMOSトランジスタ19のゲート電極19gを形成する領域にレジストパターン41を形成する。レジストパターン41をマスクにして、ポリシリコン膜35aに対してドライエッチングを行ない、ゲート電極5g、17g,19g及び高抵抗ポリシリコンパターン21をパターニングする(図7(K)参照)。
【0042】
(12)レジストパターン41を除去した後、PchLDMOSトランジスタ5のソース領域及び保護ダイオード11のエミッタ領域に開口部をもつレジストパターン43を形成する。レジストパターン43をマスクにして、例えば印加電圧が100KeV、ドーズ量が3.0×1013cm-2の条件でP型ウエル領域5b,11bにリンの注入を行なう。その後、例えば1100℃、2時間30分の条件で熱処理を施し、注入したリンを熱拡散させてP型ウエル領域5b内にN型ウエル領域5cを形成し、P型ウエル領域11b内にN型ウエル領域11cを形成する(図7(L)参照)。
【0043】
(13)レジストパターン43を除去した後、NchMOSトランジスタ19形成領域、保護ダイオード11のオーミックコンタクト用のオーミックコンタクト領域11d形成領域、及び高抵抗ポリシリコンパターン21の両端部領域に開口部をもつレジストパターン45を形成する。露出しているNchMOSトランジスタ19形成領域のゲート酸化膜19ox及び保護ダイオード11形成領域のシリコン酸化膜11oxを酸化膜エッチングにより除去した後、レジストパターン45及びゲート電極19gをマスクにして、例えば印加電圧が50KeV、ドーズ量が6.0×1015cm-2の条件でヒ素の注入を行ない、NchMOSトランジスタ19形成領域のP型ウエル領域19a内にソース領域19s及びドレイン領域19dを形成し、保護ダイオード11形成領域のN型ウエル領域11c内にオーミックコンタクト用のオーミックコンタクト領域11dを形成し、高抵抗ポリシリコンパターン21の両端部にオーミックコンタクト領域21aを形成する(図8(M)参照)。その後、例えば1000℃、20分間の条件で熱処理を施し、続けて900℃、30分間の条件で熱処理を施して、ゲート電極19g表面、ソース領域19s表面、ドレイン領域19d表面、オーミックコンタクト領域11d表面及びオーミックコンタクト領域21a表面に膜厚が15nmのシリコン酸化膜(図示は省略)を形成する。
【0044】
(14)レジストパターン45を除去した後、PchLDMOSトランジスタ5形成領域及びPchMOSトランジスタ17形成領域に開口部をもつレジストパターン47を形成する。露出しているPchLDMOSトランジスタ5形成領域のゲート酸化膜5ox及びPchMOSトランジスタ17形成領域のゲート酸化膜17oxを酸化膜エッチングにより除去した後、レジストパターン47及びゲート電極5g,17gをマスクにして、例えば印加電圧が30KeV、ドーズ量が2.5×1015cm-2の条件でボロンの注入を行ない、PchLDMOSトランジスタ5形成領域のN型ウエル領域5c内にソース領域5sを形成し、P型ウエル領域5b内に高濃度P型拡散領域5dを形成し、PchMOSトランジスタ17形成領域のN型ウエル領域17a内にソース領域17s及びドレイン17dを形成する(図8(N)参照)。
【0045】
(15)レジストパターン47を除去した後、半導体基板13上全面に、例えばBPSG膜からなる層間絶縁膜(図示は省略)を常圧CVD法により800nmの膜厚で形成する。その後、900℃、1時間の条件で熱処理を施して、素子領域の形成を完了する(図3参照)。
その後、図1に示す構成になるように配線を形成する。
【0046】
図9は、定電圧回路の他の実施例を示す回路図である。この定電圧回路は負の出力電圧をもつものである。
入力端子(Vin)1と出力端子(Vout)3との間に分圧抵抗R1とR2が順に接続されている。抵抗R2と出力端子3の間に、出力トランジスタを構成するNチャネル型横形DMOSトランジスタ(以下、NchLDMOSトランジスタという)6のソースが接続されている。NchLDMOSトランジスタ6のドレインは接地されている。
【0047】
差動増幅回路7が設けられており、差動増幅回路7の出力端子はNchLDMOSトランジスタ6のゲート電極に接続されている。差動増幅回路7の反転入力端子は基準電圧発生回路(Vref)9に接続されている。反転入力端子には基準電圧発生回路9から基準電圧が印加され、非反転入力端子には出力電圧を抵抗R1とR2で分圧した電圧が印加される。差動増幅回路7及び基準電圧発生回路9の電源は入力端子1から供給される。差動増幅回路7及び基準電圧発生回路9は接地されている。
【0048】
NchLDMOSトランジスタ6のゲート電極へつながる配線と、NchLDMOSトランジスタ6のソースとの間に保護ダイオード11が接続されている。保護ダイオード11は縦型バイポーラトランジスタ構造であり、そのエミッタとコレクタを共通とし、ベースとの間で形成するPNダイオードにより構成されており(図3参照)、NchLDMOSトランジスタ6のゲート酸化膜破壊耐圧の約2分の1の逆耐圧をもつものである。
【0049】
この実施例では、例えばNchLDMOSトランジスタ6のゲート酸化膜破壊耐圧は30Vであり、保護ダイオード11の降伏電圧は15Vである。NchLDMOSトランジスタ6のソースは接地電位である。差動増幅回路7の出力、すなわちNchLDMOSトランジスタ6のゲート電極配線の電圧が15V以上になったとき、保護ダイオード11が降伏を起こし、出力トランジスタのゲート電極配線の電圧の上昇を防止する。これにより、NchLDMOSトランジスタ6のゲート・ソース間の電位差が15Vより大きくなるのを防止することができ、NchLDMOSトランジスタ6のゲート酸化膜破壊を防止することができる。
【0051】
【発明の効果】
本発明の定電圧回路では、出力トランジスタが横形DMOSトランジスタにより構成され、横形DMOSトランジスタのゲート電極配線に、この横形DMOSトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されているようにしたので、横形DMOSトランジスタのゲート酸化膜の損傷を防止することができる。そして、横形DMOSトランジスタのゲート酸化膜の膜厚をコンベンショナル型MOSトランジスタよりも薄く形成したので、出力トランジスタとして横形DMOSトランジスタを用いることによりチップ面積を縮小化でき、かつ低い電圧で動作させることができるようになる。
【図面の簡単な説明】
【図1】定電圧回路の一実施例を示す回路図である。
【図2】同実施例を構成する差動増幅回路の一例を示す回路図である。
【図3】同実施例を構成するPチャネル型横形DMOSトランジスタ、保護ダイオード、抵抗、並びに差動増幅回路を構成するNチャネル型コンベンショナル型MOSトランジスタ及びPチャネル型コンベンショナル型MOSトランジスタを示す断面図である。
【図4】同実施例の製造方法の一例の最初を示す工程断面図である。
【図5】同製造方法の続きを示す工程断面図である。
【図6】同製造方法の続きを示す工程断面図である。
【図7】同製造方法の続きを示す工程断面図である。
【図8】同製造方法の最後を示す工程断面図である。
【図9】定電圧回路の他の実施例を示す回路図である。
【図10】従来の定電圧回路を示す回路図である。
【符号の説明】
1 入力端子
3 出力端子
5 Pチャネル型横形DMOSトランジスタ
7 差動増幅回路
9 基準電圧発生回路
11 保護ダイオード
R1,R2 分圧抵抗
Claims (1)
- 基準電圧発生回路と、前記基準電圧発生回路の出力を一方の入力とし、出力電圧を分圧した電圧を他方の入力とする差動増幅回路と、前記差動増幅回路により制御される出力トランジスタとを備えた定電圧回路において、
前記出力トランジスタは横形DMOSトランジスタにより構成され、
前記横形DMOSトランジスタのゲート電極配線に、この横形DMOSトランジスタのゲート酸化膜破壊電圧より低い降伏電圧をもつ保護ダイオードが接続されており、
かつ、前記横形DMOSトランジスタのゲート酸化膜の膜厚は、前記基準電圧回路又は前記差動増幅回路に含まれるMOSトランジスタのゲート酸化膜の膜厚よりも薄く形成されていることを特徴とする定電圧回路。
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