JPS5835966A - 相補ｍｉｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 不発８ＡはＣＭＩＳ（ＣＭＯ８）のｒＩｒ規な構造及ヒ
製法に係る。

モノリシック証相補ｆｉＭＩｓ集積回路の素子断面図を
第１図に示す。

図に於て１はｎ型基板、８はｐウェル層、１１はｐチャ
ネルＭＩ８　）ランジスタ、１２はｎチャネルＭ工Ｓト
ランジスタ、１３は基板電極、１４はｐウェルの電極で
あるに の構造に於いては寄生的に等価ノく−ティカルシトラン
ジスタＴｖ（［板１、ウェル層８、ＭＩＳ）シンジスタ
１２のソースで構成されるｎｐｎ）ランジスタ）及び、
等価２チラルトランジスタＴＬ（ＭＩＳ）ランジスタ１
１のドレイン、基板１、ウェル層８で構属されるｐｎｐ
）ランジスタ）が存在し、第２図の一点鎮一内部の様な
寄生サイリスメ回路を構成している０このうち、点線内
はｐウェル層８とｎｌｉ基板１との接合の等価回路でわ
る＠Ｒ，は４板電極１３とＴＬのベースの閣の抵抗、Ｒ
，はｐウェル電極１４とＴｖのペースの間の抵抗、Ｉｌ
ｌはＲ，を流れる電流、Ｉ　ｍｙ　ｒｉＲｙを流れる電
流、点線内は基板ｌとＰフェル８の接合の等価回路で、
ＣＦ２はＰウェルと基板との接合容量、Ｉｐｐは電流で
参る。

ＶＤＤ、ＶＢ２間には通常の状態ではｐウェルと基板間
の接合の漏洩電流しか流れず阻止状１１になりているが
、次の４つの条件 １、ＶＤＤ−ＶＩＩＩＳ　ｎ！ａＫ−１１１１”４　ｈ
ｕｂ　ｖヘルｔｌａＬ九過大電圧が加わりた時０ ２、入力端子にゲート繊化膜が絶縁破壊を起こす位の正
又は負の高い電圧が印加された時０３、出力端子にＶＤ
Ｄよｐも成るレベル以上高い電位、筐たはＶＳＳよｐも
成るレベル以下の低い電位が印加され九場合。

４、光や放射線等により半導体内に電子正孔対が発生し
た場合〇 のうちどれかが加わり、しかも次の三つの条件５、　　
Ｔ、、Ｔｖのエミッタ・ペース接合が層方向に／（イア
スされ、活性化状ｗＡＫＴｏること◎きいこと◇ ７、電源の供給できる電流が、ラッチアップの保持電流
よ１も大きいこと。

〇すべてが満足され九時、籐２図のＩｌｌがお互いに相
手のペース電流を供給し合う正帰還作用によシニつのト
ランジスタが構成する等価サイリスタがＯＮ状態になり
ｓ　ＶＤＤ−ＶＳＳ間を大きな電流が流れ、一旦この状
１ＩＩＫなると原因となっていた雑音電圧、光照射、放
射線等を除去しても二つのトランジスタ（Ｔ１．Ｔｖ）
で構成される寄生サイリスタはＯＮ状態を保ち一定の電
流が流れ続ける。

この現象を相補ｊｌ１ＭＩ８　）ランジスタにおけるラ
ッチアップと言う。２ツテアツプが起きると、■ＤＤ〜
ＶＳＳ間の電圧を２ツチアツプの保持電圧以下にするか
、ＶＤＤ−Ｖｓｓ間に流れる電流を２ツチアツプの保持
電流以下に制限しない＠）これを阻止することはできな
い。この現象が発生するとＭＩ８トクンジスタのＯＮ又
はＯＦＦ状態が制御できなくなるばか９か過大電ｔＩＬ
が流れる事によｐ素子が焼損する事が多い。２ツテアツ
プの起こ９やすてに、素子が集積化される程大きくなる
。

ラッチアップを防止する対策には様々な方法がある。

第一の従来の方法は、ｐフェルの深さを深くして等価バ
ーチカルトランジスタＴｖのベースｍｔ大きくシ、同時
にｐウェル趨縁部とｐチャネルＭＩ８トランジスタを離
して勢価２テラルト２ンジスタＴＬのベース幅を大きく
する方法である。トランジスタのｈＦｌはベース幅の減
少関数罠なっているから上記６０条件が満足場れなくな
シラッチアップが防止される。たとえば成る形状のモノ
リシック相補ｊｉ１ＭＩ８回路ではｐ　’）　ＪＬル深
さが１１４ｍ。

ｐフェル端縁とｐチャネルＭＯ８）ツンジスタの距離が
１００μｍであればラッチアップは起きない。

しかし、この方法に集積回路を考えた場合素子の集積度
が着ぢるしく低下し実用的ではない。

籐二〇従来の方法は、金を拡散させてｐフェル内の小数
キャリアの寿命を短くシ、等価バーチカルトランジスタ
のｈνｌを下けて上記６０条件を満足畜せな（するもの
である。

しかしこの方法は金はシリコン中を拡散するのがきわめ
て速いので、量および深さの制御が麹しい事）又界面準
位等を形成して素子の性能に悪影響が出てしまう等の欠
点がある０ 本発明の目的は、ラッチアップが起こらず、集積度の高
い相補１１Ｍｌ８集積回路を実現する事にある０ 本発明は一導電型の半導体基板の表面の一部に反対導電
量のウェル層を設け、該ウェル層に一導電歴のソースお
よびドーレインを具備する一導電製ＭＩ８）？ンジスタ
を有し、該ウェル層の外の該半導体基板に反対導電量の
ノース及びドレインを有する反対導電１１Ｍｌ８　）う
／ジスタを有するモノリシック相補１１１Ｍｌ８　ｗＡ
路装置に於て、咳ウェル層０＠＠に、絶縁ｍｅ設は九番
をＩｌｌ徴とする相補１１Ｍｌ８集積である◎ 筐た、−導電製の半導体基１ｒＬｌ！面に大管設ける工
１、諌穴０ＩＩＩＩｉに絶縁ａｔ影形成る工程、麩穴Ｏ
Ｊ１部から、反対導電量のウェル層をエビタキシャル成
長する工程、該フェル層に一導電飄のＭＩ８トランジス
タを、該半導体基板に反対導電盤のＭＩａトランジスタ
をそれぞれ形成する工程を有してなることを特徴とする
相補型ＭＩ８　トランジスタの製造方法である。

以下本発明の一実施例を図面に従って説明する。

第３図な本発明の一実施例の素子断面図である。

本実施例に於ては、本発明の絶縁物からなる障壁の他に
ウェル層の底に高濃監に不純物添加された埋込層を設け
ている。２１はｎｆｉシリコン基板、２２はｐ十型埋込
層、２８はｐウェル、２７は絶縁物からなる障壁でおる
酸化膜、３１はｐチャネルＭＩＳ　トランジスタ、３２
はｎチャネルＭＩＳト２ンジスタである。２２の臘込層
は高装置に不純物添加てれたｐｍ領域で、バーチカルｎ
ｐｎ）ランジスタに於て、ペースのＧａｍｅ１＠を増加
させ、またベース中に引き艮し電界を発生きせる事によ
〕、バーチカルトランジスタのｈＦＩ　ｔ−著しく減少
嘔せる働きかわる。同、埋込層については、Ｄ、Ｂ、Ｅ
ｓｔｒｅｉｃｈ、２；ａｎｄ　Ａ、０ｃｈｏａ　Ｊｒ、
、　　＠ＡｎＡｎａｌｙａ１ｓ　ｏｆ　Ｌｏｔｃｋ−Ｕ
ｐ　Ｐｒｅｖｅｎｉｌｏｎ　ＣＭＯ８ＩＣｓ　Ｕｓｉｎ
ｇ　ａｎ　ＥｐｉｔａｓＩｒｌ　−Ｂｕｒｉｅｃｌ　Ｌ
ａｙｅｒＰｒｏｃｅｓｓ”、　Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ　　Ｅｌｅｃｔｒｏｎ　ＤｅｖｃｉｅＭ＠ｅｔｉｎ
ｇ、　Ｗａｓｈｉｎｇｔｏｎ　Ｄ、　Ｃ，１９７８に詳
しく説＠されている。２７０１１Ｉ化膜はラテラルｐｎ
ｐ　）ツンジスタのベース長を増加させて、ラテラルト
ランジスタのｈｙｉ＋を減少させると同時に集積度を高
める働きがある。埋込層２２と酸化膜２７によ〕、前述
の条件６が満足されなくなり、ラッチアップが防止嘔れ
る。もちろん、ラッチアップが完全に起自なくなる為に
は、ｐウェル２８の深ζ、及び、埋込層２２の深さと濃
度分布にも条件が必要である。

本発明の相補ＩＭＩｆｓ集積回路を製造する方法第４ｗ
Ｊに従って説明する。

（１）　　ｏＷｉシリコン基板２１９ノ表面を薄い下地
酸犀膜２５で覆ってから、相補ｇＭＩ８　）ランジスタ
を形成する領域に窒化礒素膜２６を選択的にＳ成し、そ
の童化礒素映２６を耐酸化性マスクとして選択酸化を悔
い、フィールド酸化膜２７を形成する。次に窒化硼＆腺
２６及び下ａｆＲ化１１２５の一部を除去し、残された
窒化硅木膜２６下ｍｓ化１ｉ１２５ｔ−マスクとしてド
ライエツチングを行い！！直な穴２３を設ける。次に等
方にエツチングされる塩化水素ガスによｐエラ−テンプ
を行い、最初のドライエツチングにより損傷した穴の底
部のシリコンｔ−ｍ去する。久に硼素イオンを打ち込み
、埋込層の為の打ち込み領域を作る。

（２）全面を熱酸化し、穴の底部及び側部に２００ＯＡ
８１度ＯＮ−ざの酸化膜２８を形成し、反応性イオンエ
ンチングに−よシ穴の底部の酸化膜を除去し、続いて窒
化硅累１１２６を除去する。

（３）穴２３が全部堀まるまで全［ＫＰ盟シリコンをエ
ピタキシャル成長濾せる０穴２９の中は埋込層から出発
し、シリコン２９がエピタキシャル成長し、下地識化膜
及びフィールド酸化膜の上には多結晶７リコン３０が成
長する。

（４）全面に低粘度の７オトレジスト（図示せず）會塗
布すると穴３１の部分にはその他の部分に比べて厚いフ
ォトレジスト層が形成これる。

次に全体を灰化して穴３１のところにのみフォトレジス
トが残るようにする。次に穴３１に残ったフォトレジス
トをマスクとして、シリコンをエツチングし、下地酸化
Ｍ２５の上の多結晶シリコン３０を除去する。最後に下
地酸化膜２５を除去する。淘、穴２９の側壁の近くに側
壁から成長した多結晶シリコンが存在しているかもしれ
ないのでレーザアニールにより単結晶化することが必要
かもしれない〇 以下通常の相補ｆｉＭＩｓ　トランジスタの製造方法に
よってＮチャネルおよびＰチャネルのゲート電極、ンー
ス、ドレインの領域及び電極を形成し、集積回路を形成
する。

本発明によれば、集積度が高く、ラッチアップの起きに
くい相補屋ＭＩＳ集積回路が実現される。

【図面の簡単な説明】

第１１１Ｉは、従来のモノリシッタ相補ｆｉＭＩ８回路
の素子断面図、第２図にその等価回路図、第３図は本発
明の相補型ＭＩＳ回路の素子断面図、第４図は本発明の
製造方法の製造手順を示した素子断面図である。 これらめ図に於て、２１はｎ型シリコン基板、２２は埋
込み層、２７は絶縁膜、２８はｐウェル、３１はｐチャ
ネルＭＩＳ　）ランジスタ、３２はｎチャネルＭＩＳト
ランジスタである。

Claims (1)

1. 【特許請求の範囲】 ユ・−導電型の半導体基板の表面の一部に反対導電型の
   ウェル層を設け、該ウェル層に一導電型のソースおよび
   ドレインを具備する一導電ｆｉＭＩ８　）ランジスタを
   有し、該ウェル層の外の該半導体基板に反対導電型のソ
   ース及びドレインを有する反対導電ｉ［ＭＩＳ　）ラン
   ジスタを有するモノリシック相補［ＭＩ８回路装置に於
   て、骸ウェル層の側面に１絶縁ｌ！を設けた事を特徴と
   する相補ｆｉＭＩ８トランジスタ。 ２、−導電型の半導体基板表面に穴を設ける工程、紋穴
   の側面に絶縁膜を形成する工程、紋穴の底部から反対導
   電型のウェル層をエピタキシャル成長する工程、該ウェ
   ル層に一導電鳳のＭＩ８トランジスタを、該半導体基板
   に反対導電製のＭＩＳ　）ランジスタをそれぞれ形成す
   る１１１モ有してなることを特徴とする相補ｆｉＭＩ８
   　）ラン７スタの粂瓜方法０