JPS59121976A - 半導体装置 - Google Patents

半導体装置

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JPS59121976A
JPS59121976A JP22869382A JP22869382A JPS59121976A JP S59121976 A JPS59121976 A JP S59121976A JP 22869382 A JP22869382 A JP 22869382A JP 22869382 A JP22869382 A JP 22869382A JP S59121976 A JPS59121976 A JP S59121976A
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JP
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semiconductor device
gate
oxide film
gate oxide
breakdown voltage
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JP22869382A
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Takehide Shirato
猛英 白土
Toru Inaba
稲葉　透
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Fujitsu Ltd
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Fujitsu Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の技術分野 本発明は半導体装置に係り、特に出力用半導体装置の接
合耐圧を高めるようにした集積回路用半導体装置に関す
る。
（２）　技術の背景 通常のデジタル型の集積回路では使用電源として通常５
Ｖが用いられているがアナログ集積回路の電力増幅段等
では１２Ｖ電源で駆動されることが多い。
このようなデジタル集積回路をアナログ集積回路にイン
タフェースさせるときには半導体装置の接合耐圧を高め
なくてはならない。半導体装置の接合耐圧を高めるため
には従来から種々の構造の半導体装置が提案されている
。
例えば、ＭＯ３型ＦＥＴからなる集積回路を、螢光表示
管・・・等の高電圧駆動装置に接続して用いる場合には
、ＭＯ３型ＦＥＴをオフセントゲート型構造として高耐
圧化を図った半導体装置が知られている。
このようなオフセットゲート型ＭＯ３Ｆ、ＥＴでは工程
数が増加し、チップサイズが大型化する等の問題があり
、工程数を増加させず且つ大型化しないで接合耐圧の高
められる半導体装置が要望されていた。
（３）　従来技術の問題点 上記した高耐圧化を計ったオフセットゲート型のＭＯＳ
ＦＥＴを第１図について説明する。基板１はシリコン等
よりなり、Ｎ＋のソース拡散層３゜Ｎ＋のドレイン拡散
層４は低濃度のＮ−拡散層５と隣接配置されゲートＧよ
りドレインＤがオフセントされた構造であり、チャネル
カット層２はドレイン４より離れて形成されている。
なお、第１図で６は薄い酸化膜、７，８．９はそれぞれ
、ソースＳ、ゲートＧ、ドレインＤのＡβ、１０はフィ
ールド酸化膜、１１はゲート酸化膜、１２はゲート用ポ
リシリコン膜である。
上記構成はかなりの高耐圧化の図られたＭＯ３型ＦＥＴ
ものであるが、高耐圧化しようとするとこのようにオフ
セットゲート構造とする必要かあり製造工程的にみると
Ｎ−拡散層５の注入、ソース、ドレイン拡散層３，４．
形成用マスク等の工程数が増加するだけでなくチップサ
イズが大きくなり歩留りも低下する欠点があった。
そこでこのような特殊な構成を採らず２通常のＭＯ３構
造で接合耐圧を標準の１５〜１６Ｖに比べて高り、１９
〜２０Ｖ程度に選択できるような半導体素子が開発でき
れば、広い領域の温度保障及び信頼性面を考慮して、１
２Ｖ系の電源で使用される集積回路用の出力半導体装置
として用いることができる。
このような半導体装置を説明するに先だち、従来の標準
型ＭＯＳ　Ｆ　ＥＴを第２図について説明するに、シリ
コン等のＰ型基板１に通常の素子間分離技術を利用して
、厚いフィールド酸化膜１０゜チャネルカット領域２及
び素子形成領域内にゲート酸化膜１１．ゲート用ポリシ
リコン膜１２．ソース３及びドレイン４領域が形成され
ている。
通常接合耐圧を考える場合は、ゲート１２下の電界集中
で定まりゲート酸化膜１１の厚さｔを標準の１５〜１６
Ｖ系では４００人程度に選択している。
これは通常のドレイン、ソース間の降伏電圧がドレイン
電圧を増加させていけば第３図ａに示すように、ソース
とチャンネルまたはドレインとチャンネル間でアバラン
シェブレークダウンを惹起してドレイン電流Ｉ０は急激
に増加する。また１　ドレイン１２の幅Ｗを所定の寸法
以下に選定すると第３図すに示すようにソフトブレーク
ダウンを生ずる。これはゲートがショートチャンネルと
なりパンチスルー現象を生ずるためであり、ソフトブレ
ークダウンが生じると実質上の保障耐圧の減少を意味す
ることになる。１２Ｖ電源系システムのインタフェース
用半導体装置としては、接合と耐圧が常に１５〜１６Ｖ
を保障できればよ（、これはゲート幅３μ、ソース・ド
レイン拡散深さ０．４μ、ケート酸化膜厚４００人程度
に選択し形成できれば通常プロセスでも可能である。し
かし上記条件で形成した半導体装置を実用化すると、量
産ラインにおいてはゲート幅Ｗか細くなることがままあ
り。
容易にパンチスルー現象を生じ上記耐圧を保障できない
こと、また、広い温度範囲での耐圧保障及び信頼性面で
の耐圧劣化を考慮すると、１９〜２０Ｖ程度が安定に量
産化するためには必要とされ、上記条件での実用化は難
しい。
（４）　発明の目的 本発明は上記従来の欠点に鑑み、オフセットゲート型Ｍ
ＯＳ　Ｆ　ＥＴのような特殊な高耐圧用半導体装置を用
いることなく通常のＭＯＳ　Ｆ　ＥＴ製造工程に酸化膜
を形成する１工程を増加させることで、１９〜２１Ｖ程
度の接合耐圧（以下中程度の接合耐圧と記す）の得られ
る半導体装置を提供することを目的とするものである。
（５）　発明の構成 本発明の特徴とするところは、集積回路の出力用トラン
ジスタのゲート酸化膜を他のトランジスタのゲート酸化
膜より厚く形成し、上記出力用トランジスタのゲート幅
を他のトランジスタの最小ゲート幅より長（すると共に
上記出力用トランジスタのドレイン及びソースの不純物
拡散深さを他のトランジスタの不純物拡散深さと同一と
してなることを特徴とする半導体装置によって達成され
る。
（６）　発明の実施例 以下１本発明の１実施例を第４図を参照して説明する。
第４図は本発明の半導体装置の側断面図を示すものであ
り、同図の左側に標準の１５〜１６Ｖの接合耐圧を有す
る半導体装置の製造工程を、右側には本発明の１９〜２
１Ｖの中程度の接合耐圧を有する半導体装置の製造工程
を示す。
第４図（ａｌにおいて、１はシリコンで該シリコンの基
板上に薄い二酸化シリコン膜１１が全面に５００人厚定
形成され、更に二酸化シリコン膜１１上に窒化膜１３が
形成される。
次に第４図（ｂｌに示すように、フォトレジストを形成
しく図示せず）２次で通常のフォトリングラフィ技術に
よって５第１のマスクバクーンに従い選択的なバターニ
ングが行われる。次でレジストをマスクとし通常のエツ
チング技術により窒化膜１３の一部は除去される。次で
レジストをマスクにしてイオン注入を行いチャネルカッ
ト領域２を形成して後レジストを除去する。
次に第４図（Ｃ）に示すように酸化工程によってフィル
ド酸化膜１０が形成される。すなわち、窒化膜１３でマ
スクされていない部分に厚い酸化膜であるフィルト酸化
膜１０が形成される。次で、窒化膜１３及び二酸化シリ
コン膜１１を除去して後、第１のゲート酸化膜１４が形
成される。次に第４図（ｄｉに示すように選択的に関知
された第２のフトレジスト１５をマスクとして標準耐圧
の半導体装置部の第１のゲート酸化膜がエツチング除去
される。
次に第４図（ｅｌに示すように、フォトレジスト１５を
除去して後、第２のゲート酸化膜１６を４００人程度に
成長させる。このとき中耐圧の半導体装置部のゲート酸
化膜１７は７００人程度になる。次で闇値電圧を制御す
べく不純物イオン注入が行われる（図示せず）。
次に第４図（ｆｌに示すようにポリシリコン層１２を堆
積させてゲート領域を形成するようなバターニングを行
う。左側に示す標準耐圧の半導体装置ではゲート幅Ｗ１
を３μに選択するが右側の中耐圧の半導体装置ではＷ＝
４μに選択する。次に酸化膜１６．１７を除去してソー
ス３及びドレイン４をつくるためにｎ型不純物を拡散さ
せる。この場合の拡散深さはＸｊ＝０．４μに左右の半
導体装置は共に等しくなるように選択することで、左側
に標準耐圧の半導体を、右側の中耐圧の半導体を同時に
形成できる。
すなわち、中耐圧の半導体装置の製作工程においては、
マスク工程と酸化工程が１回増加するだけでほとんど他
の工程で変えずに１９〜２１Ｖの接合耐圧を有する半導
体装置が得られる。
従来、ゲート幅Ｗ＝４μ、ゲート酸化膜厚１−７００人
程度に選択したＭＯＳ　Ｆ　ＥＴは接合耐圧が２０〜２
１Ｖに選択されて公知であるが、この場合はドレイン、
ソースへの不純物拡散深さｘｊは０．６μであり、標準
耐圧の不純物拡散深さは０．４μではないためにドレイ
ン、ソースの拡散工程を本発明のようには同時に行うこ
とは困難であった。
（７）　発明の効果 以上、詳細に説明したように本発明によれば。
出力トランジスタゲート酸化膜厚のみを厚くし接合の耐
圧を決めているゲート電極とドレイン拡散層との電界の
集中を緩和することで耐圧を増加させて、標準耐圧より
高い１９〜２ＬＶの接合耐圧を有する半導体装置を製作
することができ、しかもソフトブレークダウンが生じな
いようにゲート幅Ｗ−３μをさけ、これより幅広のゲー
ト幅としているのでショートチャンネルにならずラフ１
ブレークダウンを発生しない半導体装置が得られる。
半導体製作工程もマスク工程と酸化工程が一回増えるだ
けで、ドレイン等の不純物拡散深さｘ４ま標準耐圧の半
導体装置と同じに選択してし）るので拡散工程をこれら
と同時に行い得る特徴を有する。
【図面の簡単な説明】
第１図は従来のオフセントゲート型　ＭＯＳＦＥＴの側
断面図、第２図は従来の標準耐圧を有するＭＯＳＦＥＴ
の側断面図、第３図はＭＯＳＦＥＴのブレークダウンと
ソフトブレークダウンを説明するための線図、第４図（
ａｌ〜（ｆｌは本発明の半導体装置の製作工程を説明す
るための半導体装置の側断面図である。 １・・・基板、　　　２・・・Ｐ＋チャネル力・ノド、
　　３・・・ソース拡散層、　　４・・・ドレイン拡散
層、　　　５・・・低濃度の拡散層、６・・・酸化膜、
　　７，８．９・・・Δｌ電極、１０・・・フィルド酸
化膜、　　１１・・・ゲート酸化膜、　１２・・・ゲー
ト用ポリシリコン膜、１３・・・窒化膜、　　１４・・
・第１のゲート酸化膜、　　　１５・・・フォトレジス
ト、１６・・・第２のゲート酸化膜、　　１７・・・第
１及び第２のゲート酸化膜が積層したゲート酸化膜。

Claims (1)

    【特許請求の範囲】
  1. 集積回路の出力用トランジスタのゲート酸化膜を他のト
    ランジスタのゲート酸化膜より厚く形成し、上記出力用
    トランジスタのゲート幅を他のトランジスタの最小ゲー
    ト幅より長くすると共に上記出力トランジスタのドレイ
    ン及びソースの不純物拡散深さを他のトランジスタの不
    純物拡散深さと同一としてなることを特徴とする半導体
    装置。
JP22869382A 1982-12-28 1982-12-28 半導体装置 Pending JPS59121976A (ja)

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