JPH0456280A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0456280A JPH0456280A JP2167165A JP16716590A JPH0456280A JP H0456280 A JPH0456280 A JP H0456280A JP 2167165 A JP2167165 A JP 2167165A JP 16716590 A JP16716590 A JP 16716590A JP H0456280 A JPH0456280 A JP H0456280A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000012535 impurity Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052710 silicon Inorganic materials 0.000 abstract description 25
- 239000010703 silicon Substances 0.000 abstract description 25
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 11
- 238000005468 ion implantation Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高耐圧ＭＯ８型電界効果トランジスタを搭載
する半導体集積回路の集積度を向上させる半導体装置お
よび半導体装置の製造方法に関するものである。
する半導体集積回路の集積度を向上させる半導体装置お
よび半導体装置の製造方法に関するものである。
従来の技術
通常のＭＯ８型電界効果トランジスタよりなるロジック
回路と、高耐圧ＭＯ８型電界効果トランジスタとを同一
の半導体集積回路（ＬＳＩ）に搭載する例は、たとえば
ビデオテープレコーダのコントローラ用ＬＳＩで、高電
圧の蛍光表示管を直接駆動する場合などに見られる。こ
のようなＬＳＩに従来使用されてきた高耐圧ＭＯ８型電
界効果トランジスタの構造を第４図に示す（参考文献
徳山著、ｒＭＯｓデバイス」２７６頁、工業調査会、１
９７８年刊）。第４図の従来例において、１はシリコン
基板、２はシリコン基板１に形成された素子分離酸化膜
、３はシリコン基板１上に形成されたゲート酸化膜、４
はゲート酸化膜３上に形成されたゲート電極、５，６は
シリコン基板１内に形成されたドレイン領域、７はソー
ス領域、８はドレイン電極、９はチャネルストッパ領域
である。
回路と、高耐圧ＭＯ８型電界効果トランジスタとを同一
の半導体集積回路（ＬＳＩ）に搭載する例は、たとえば
ビデオテープレコーダのコントローラ用ＬＳＩで、高電
圧の蛍光表示管を直接駆動する場合などに見られる。こ
のようなＬＳＩに従来使用されてきた高耐圧ＭＯ８型電
界効果トランジスタの構造を第４図に示す（参考文献
徳山著、ｒＭＯｓデバイス」２７６頁、工業調査会、１
９７８年刊）。第４図の従来例において、１はシリコン
基板、２はシリコン基板１に形成された素子分離酸化膜
、３はシリコン基板１上に形成されたゲート酸化膜、４
はゲート酸化膜３上に形成されたゲート電極、５，６は
シリコン基板１内に形成されたドレイン領域、７はソー
ス領域、８はドレイン電極、９はチャネルストッパ領域
である。
不純物を濃く添加されたドレイン電極領域８とゲート電
極４との間にイオン注入法等で自己整合的に形成された
低不純物濃度ドレイン領域５を設け、低不純物濃度ドレ
イン領域５内に空乏層を拡げることによりＭＯＳトラン
ジスタのチャンネルのドレイン端での電界集中を緩和し
、高いドレイン耐圧を得ている。
極４との間にイオン注入法等で自己整合的に形成された
低不純物濃度ドレイン領域５を設け、低不純物濃度ドレ
イン領域５内に空乏層を拡げることによりＭＯＳトラン
ジスタのチャンネルのドレイン端での電界集中を緩和し
、高いドレイン耐圧を得ている。
発明が解決しようとする課題
第４図を用いて従来の高耐圧トランジスタ構造が持つ問
題点を述へる。一般にＭＯＳ型半導体集積回路において
は、素子分離酸化膜２の下に高濃度に不純物を添加した
チャンネルストッパ領域９が設けられている。この場合
に高いドレイン耐圧を得るためにはドレイン電極領域８
とチャンネルストッパ領域９との間にも低不純物濃度ド
レイン領域６を設ける必要がある。十分なドレイン耐圧
を得るためには低不純物濃度ドレイン領域５．６の幅を
大きく取る必要がある。このためドレイン領域５，６が
きわめて太き（なり、半導体集積回路の集積度が低下す
る。ドレイン領域５．６・チャンネルストッパ領域９間
の耐圧低下に対する対策としてゲート電極を環状にして
ドレイン領域５．６をゲート電極で囲むこともよく行わ
れるが、この場合にも半導体集積回路の集積度が低下す
るのは同様である。本発明の目的は高耐圧ＭＯ８型電界
効果トランジスタを搭載する半導体集積回路の集積度の
低下を抑えることにある。
題点を述へる。一般にＭＯＳ型半導体集積回路において
は、素子分離酸化膜２の下に高濃度に不純物を添加した
チャンネルストッパ領域９が設けられている。この場合
に高いドレイン耐圧を得るためにはドレイン電極領域８
とチャンネルストッパ領域９との間にも低不純物濃度ド
レイン領域６を設ける必要がある。十分なドレイン耐圧
を得るためには低不純物濃度ドレイン領域５．６の幅を
大きく取る必要がある。このためドレイン領域５，６が
きわめて太き（なり、半導体集積回路の集積度が低下す
る。ドレイン領域５．６・チャンネルストッパ領域９間
の耐圧低下に対する対策としてゲート電極を環状にして
ドレイン領域５．６をゲート電極で囲むこともよく行わ
れるが、この場合にも半導体集積回路の集積度が低下す
るのは同様である。本発明の目的は高耐圧ＭＯ８型電界
効果トランジスタを搭載する半導体集積回路の集積度の
低下を抑えることにある。
課題を解決するための手段
本発明の第１の半導体装置は、基板シリコンと反対導電
型の不純物が薄く添加された低濃度ドレイン領域をシリ
コン基板上に持ち、前記低濃度ドレイン領域と同一の導
電型の不純物が薄く添加された領域を、前記低濃度ドレ
イン領域に接続する多結晶シリコン層上に前記低濃度ド
レイン領域と接して持ち、前記低濃度ドレイン領域と同
一の導電型の不純物が濃く添加されたドレイン電極領域
を、前記の多結晶シリコン層上の不純物が薄く添加され
た領域の他端に接して前記多結晶シリコン層上に持つ構
造を有する。
型の不純物が薄く添加された低濃度ドレイン領域をシリ
コン基板上に持ち、前記低濃度ドレイン領域と同一の導
電型の不純物が薄く添加された領域を、前記低濃度ドレ
イン領域に接続する多結晶シリコン層上に前記低濃度ド
レイン領域と接して持ち、前記低濃度ドレイン領域と同
一の導電型の不純物が濃く添加されたドレイン電極領域
を、前記の多結晶シリコン層上の不純物が薄く添加され
た領域の他端に接して前記多結晶シリコン層上に持つ構
造を有する。
また、本発明の第２の半導体装置は、基板シリコンと反
対導電型の不純物が薄く添加された低濃度ドレイン領域
をシリコン基板上に持ち、前記低濃度ドレイン領域と同
一の導電型の不純物が薄く添加された領域を、前記低濃
度ドレイン領域に接続する多結晶シリコン層上に前記低
濃度ドレイン領域と接して持ち、前記低濃度ドレイン領
域と同一の導電型の不純物が濃く添加されたドレイン電
極領域を、前記の多結晶シリコン層上の不純物が薄く添
加された領域の他端に接して前記多結晶シリコン層上に
持つ構造を有するＭＯ８型電界効果トランジスタを有し
、前記の多結晶シリコン層上のドレイン電極領域に接続
して前記多結晶シリコン層上に抵抗体領域を有する。
対導電型の不純物が薄く添加された低濃度ドレイン領域
をシリコン基板上に持ち、前記低濃度ドレイン領域と同
一の導電型の不純物が薄く添加された領域を、前記低濃
度ドレイン領域に接続する多結晶シリコン層上に前記低
濃度ドレイン領域と接して持ち、前記低濃度ドレイン領
域と同一の導電型の不純物が濃く添加されたドレイン電
極領域を、前記の多結晶シリコン層上の不純物が薄く添
加された領域の他端に接して前記多結晶シリコン層上に
持つ構造を有するＭＯ８型電界効果トランジスタを有し
、前記の多結晶シリコン層上のドレイン電極領域に接続
して前記多結晶シリコン層上に抵抗体領域を有する。
また、本発明−の第１および第２の半導体装置の製造方
法として、半導体基板上に形成されたゲート電極を被覆
する絶縁膜層を形成する工程と、半導体基板上の高耐圧
トランジスタのドレインとなる領域の絶縁膜を選択的に
除去して前記半導体基板表面を露呈させる工程と、前記
工程に引続き半導体基板表面を覆って多結晶シリコン層
を形成する工程と、前記多結晶シリコン層に前記半導体
基板と反対導電型の不純物をイオン注入法により添加す
る工程と、熱処理を加えることにより前記の絶縁膜を選
択的に除去した部分を介して前記半導体基板の高耐圧ト
ランジスタのドレインとなる領域に前記多結晶シリコン
層内の不純物を拡散させる工程と、前記多結晶シリコン
層を選択的に除去して前記ドレイン領域に接続する多結
晶シリコン配線を形成する工程と、前記多結晶シリコン
配線の一部に前記基板半導体と反対導電型の不純物をイ
オン注入法により選択的に添加してドレイン電極領域を
形成する工程を有する。
法として、半導体基板上に形成されたゲート電極を被覆
する絶縁膜層を形成する工程と、半導体基板上の高耐圧
トランジスタのドレインとなる領域の絶縁膜を選択的に
除去して前記半導体基板表面を露呈させる工程と、前記
工程に引続き半導体基板表面を覆って多結晶シリコン層
を形成する工程と、前記多結晶シリコン層に前記半導体
基板と反対導電型の不純物をイオン注入法により添加す
る工程と、熱処理を加えることにより前記の絶縁膜を選
択的に除去した部分を介して前記半導体基板の高耐圧ト
ランジスタのドレインとなる領域に前記多結晶シリコン
層内の不純物を拡散させる工程と、前記多結晶シリコン
層を選択的に除去して前記ドレイン領域に接続する多結
晶シリコン配線を形成する工程と、前記多結晶シリコン
配線の一部に前記基板半導体と反対導電型の不純物をイ
オン注入法により選択的に添加してドレイン電極領域を
形成する工程を有する。
作用
本発明においては、シリコン基板上に設けられた低濃度
ドレイン領域に接続する多結晶シリコン層上に低濃度ド
レイン領域の延長部および高濃度ドレイン電極領域を形
成した。従って低濃度ドレイン領域の一部を素子分離酸
化膜領域の上に形成することができる。また、高濃度ド
レイン電極とチャンネルストッパ領域とは直接接するこ
とはない。このため高濃度ドレイン領域とチャンネルス
トッパ領域との間に低濃度領域を設ける必要はない。従
って本発明では従来例と比較して大きな集積度を得るこ
とができる。
ドレイン領域に接続する多結晶シリコン層上に低濃度ド
レイン領域の延長部および高濃度ドレイン電極領域を形
成した。従って低濃度ドレイン領域の一部を素子分離酸
化膜領域の上に形成することができる。また、高濃度ド
レイン電極とチャンネルストッパ領域とは直接接するこ
とはない。このため高濃度ドレイン領域とチャンネルス
トッパ領域との間に低濃度領域を設ける必要はない。従
って本発明では従来例と比較して大きな集積度を得るこ
とができる。
高耐圧ＭＯＳトランジスタを使用する半導体集積回路で
はしばしば高耐圧ＭＯＳトランジスタのドレインに、プ
ルダウン（またはプルアップ）抵抗として高抵抗の拡散
層が接続されるが、本発明の第２の半導体装置ではプル
ダウン（またはプルアップ）抵抗として高濃度ドレイン
領域を設けた多結晶シリコン層上に設けるので、基板へ
のブレークダウンに対する配慮が不要であり、またドレ
イン・抵抗間の金属配線領域と金属配線とのコンタクト
領域を省略することができるので大きな集積度を得るこ
とができる。
はしばしば高耐圧ＭＯＳトランジスタのドレインに、プ
ルダウン（またはプルアップ）抵抗として高抵抗の拡散
層が接続されるが、本発明の第２の半導体装置ではプル
ダウン（またはプルアップ）抵抗として高濃度ドレイン
領域を設けた多結晶シリコン層上に設けるので、基板へ
のブレークダウンに対する配慮が不要であり、またドレ
イン・抵抗間の金属配線領域と金属配線とのコンタクト
領域を省略することができるので大きな集積度を得るこ
とができる。
実施例
本発明の第１の半導体装置の実施例を第１図を用いて述
べる。本実施例はＮ型シリコン基板上にＰチャンネル高
耐圧ＭＯＳトランジスタを形成する場合についてである
が、Ｎチャンネルトランジスタの場合およびシリコン基
板上に形成したウェル領域内に高耐圧トランジスタを形
成する場合にももちろん適用できる。
べる。本実施例はＮ型シリコン基板上にＰチャンネル高
耐圧ＭＯＳトランジスタを形成する場合についてである
が、Ｎチャンネルトランジスタの場合およびシリコン基
板上に形成したウェル領域内に高耐圧トランジスタを形
成する場合にももちろん適用できる。
第１図で１１は不純物濃度約１×１０１５ｃｍ−３のＮ
型シリコン基板、１２は膜厚６００ｎｍの素子分離酸化
膜、１３は膜厚８０ｎｍのゲート酸化膜、１４はリンを
添加した多結晶シリコンで形成されたゲート電極で、１
５は薄く（約Ｉ Ｘ １０１６ｃｍ−３） Ｐ型不純物
を添加された多結晶シリコン層で膜厚は約４００ｎｍ、
１６は低不純物濃度のＰ型ドレイン領域で、不純物濃度
は約Ｉ Ｘ １０”ａｎ−３１７はＰ型ソース領域で不
純物濃度は約１ ｘ ｌ Ｑ ２０ ｃｒｎ −３１８
は多結晶シリコン層上に設けられたＰ型ドレイン電極で
不純物濃度は約１ ×ｌ Ｑ ２０ ｃｒｎ −３であ
る。
型シリコン基板、１２は膜厚６００ｎｍの素子分離酸化
膜、１３は膜厚８０ｎｍのゲート酸化膜、１４はリンを
添加した多結晶シリコンで形成されたゲート電極で、１
５は薄く（約Ｉ Ｘ １０１６ｃｍ−３） Ｐ型不純物
を添加された多結晶シリコン層で膜厚は約４００ｎｍ、
１６は低不純物濃度のＰ型ドレイン領域で、不純物濃度
は約Ｉ Ｘ １０”ａｎ−３１７はＰ型ソース領域で不
純物濃度は約１ ｘ ｌ Ｑ ２０ ｃｒｎ −３１８
は多結晶シリコン層上に設けられたＰ型ドレイン電極で
不純物濃度は約１ ×ｌ Ｑ ２０ ｃｒｎ −３であ
る。
本トランジスタのドレイン耐圧を３０Ｖ以上にするため
には薄くＰ型不純物を添加された多結晶シリコン層１５
の長さを約５μｍにすればよい。
には薄くＰ型不純物を添加された多結晶シリコン層１５
の長さを約５μｍにすればよい。
ＭＯＳ）ランジスタのドレイン端の高電界は低不純物濃
度の結晶シリコン層１５に広がる空乏層で緩和され高い
ドレイン耐圧を得ることができる。
度の結晶シリコン層１５に広がる空乏層で緩和され高い
ドレイン耐圧を得ることができる。
第４図に示したような従来の構造の高耐圧ＭＯＳトラン
ジスタでは、同様のドレイン耐圧を得るためには、ドレ
イン電極とチャンネルストッパ層との間にも低不純物濃
度ドレイン領域を設ける必要があるために、ドレイン幅
は本発明の２倍近くになる。
ジスタでは、同様のドレイン耐圧を得るためには、ドレ
イン電極とチャンネルストッパ層との間にも低不純物濃
度ドレイン領域を設ける必要があるために、ドレイン幅
は本発明の２倍近くになる。
すなわち、本発明においては、シリコン基板上に設けら
れた低濃度ドレイン領域に接続する多結晶シリコン層上
に低濃度ドレイン領域の延長部および高濃度ドレイン電
極領域を形成した。従って低濃度ドレイン領域の一部を
素子分離酸化膜領域の上に形成することができる。また
、高濃度ドレイン電極とチャンネルストッパ領域とは直
接接することはない。このため高濃度ドレイン領域とチ
ャンネルストッパ領域との間に低濃度領域を設ける必要
はない。従って本発明では従来例と比較して大きな集積
度を得ることができる。
れた低濃度ドレイン領域に接続する多結晶シリコン層上
に低濃度ドレイン領域の延長部および高濃度ドレイン電
極領域を形成した。従って低濃度ドレイン領域の一部を
素子分離酸化膜領域の上に形成することができる。また
、高濃度ドレイン電極とチャンネルストッパ領域とは直
接接することはない。このため高濃度ドレイン領域とチ
ャンネルストッパ領域との間に低濃度領域を設ける必要
はない。従って本発明では従来例と比較して大きな集積
度を得ることができる。
次に本発明の第２の半導体装置の実施例を第２図ｔａｌ
を用いて述べる。１１〜１９は第１図の第１の半導体装
置と同じ構成である。
を用いて述べる。１１〜１９は第１図の第１の半導体装
置と同じ構成である。
第２図（ｂｌは、第１図（ａ）の半導体装置に対応する
回路の模式図を示す。
回路の模式図を示す。
２０はＰ型ドレイン電極１８に接して多結晶シリコン上
に設けられたＰ型のプルダウン抵抗領域で抵抗値は約１
００にΩ、２１は高圧電源に接続する高濃度（約Ｉ Ｘ
１０”ａｌｌ−３）のＰ型頭域である。本半導体装置
はこれでインバータを構成し、ドレイン電極１８の電位
をゲート電極１４の電位で制御することができる。従来
プルダウン抵抗はシリコン基板上に拡散層で形成してい
たのでプルダウン抵抗と基板シリコンのブレークダウン
を防ぐために基板シリコン上に形成したＰ型のウェル領
域内にプルダウン抵抗を作る必要があり、またドレイン
とプルダウン抵抗を接続する金属配線領域やコンタクト
領域が必要であったが、本発明ではそれらをすべて省略
できるのできわめて集積度が高くなる。
に設けられたＰ型のプルダウン抵抗領域で抵抗値は約１
００にΩ、２１は高圧電源に接続する高濃度（約Ｉ Ｘ
１０”ａｌｌ−３）のＰ型頭域である。本半導体装置
はこれでインバータを構成し、ドレイン電極１８の電位
をゲート電極１４の電位で制御することができる。従来
プルダウン抵抗はシリコン基板上に拡散層で形成してい
たのでプルダウン抵抗と基板シリコンのブレークダウン
を防ぐために基板シリコン上に形成したＰ型のウェル領
域内にプルダウン抵抗を作る必要があり、またドレイン
とプルダウン抵抗を接続する金属配線領域やコンタクト
領域が必要であったが、本発明ではそれらをすべて省略
できるのできわめて集積度が高くなる。
すなわち、高耐圧ＭＯＳトランジスタを使用する半導体
集積回路ではしばしば高耐圧ＭＯＳトランジスタのドレ
インに、プルダウン（またはプルアップ）抵抗として高
抵抗の拡散層が接続されるが、本発明の第２の半導体装
置ではプルダウン（またはプルアップ）抵抗として高濃
度ドレイン領域を設けた多結晶シリコン層上に設けるの
で、基板へのブレークダウンに対する配慮が不要であり
、またドレイン・抵抗間の金属配線領域と金属配線との
コンタクト領域を省略することができるので大きな集積
度を得ることができる。
集積回路ではしばしば高耐圧ＭＯＳトランジスタのドレ
インに、プルダウン（またはプルアップ）抵抗として高
抵抗の拡散層が接続されるが、本発明の第２の半導体装
置ではプルダウン（またはプルアップ）抵抗として高濃
度ドレイン領域を設けた多結晶シリコン層上に設けるの
で、基板へのブレークダウンに対する配慮が不要であり
、またドレイン・抵抗間の金属配線領域と金属配線との
コンタクト領域を省略することができるので大きな集積
度を得ることができる。
次に本発明の半導体装置の製造方法を第３図を用いて説
明する。本実施例はＮ型シリコン基板上にＰチャンネル
高耐圧ＭＯＳトランジスタを形成する場合について述へ
る。先ず、第３図（ａ）のように、Ｎ型シリコン基板（
不純物濃度は約Ｉ Ｘ １０１５ａｎ−３）２１上に通
常の方法で素子分離酸化膜２２、ゲート酸化膜２３、ポ
リシリコンゲート電極２４を順次形成した後、減圧ＣＶ
Ｄ法で絶縁膜（シリコン酸化膜層）２５を形成する。次
に第３図（ｂ）のように、フォトリソグラフィー・エツ
チング法によりシリコン酸化膜２３および絶縁膜（シリ
コン酸化膜層）２５を選択的に除去して、高耐圧トラン
ジスタのドレインを形成する部分である絶縁膜開孔部２
６のシリコン表面を露呈させる。次に第３図（Ｃ１のよ
うに、減圧ＣＶＤ法で多結晶シリコン層２７を成長させ
、これにイオン注入法でＰ型不純物を添加し次いで熱処
理を加えることにより第３図（ｂ）で絶縁膜を除去した
部分を介して高耐圧トランジスタのドレインを形成する
部分である絶縁膜開孔部２６にＰ型不純物を拡散させ低
不純物濃度ドレイン領域２８を形成する。次に第３図（
ｄ）のように、フォトリソグラフィー・ドライエツチン
グ法により多結晶シリコン層２７を加工してドレインに
接続する多結晶シリコン層２７の配線を形成する。次に
第３図ｆｅ）のようにフォトレジスト２９をマスクとす
るイオン注入法によりＰ型不純物３０を選択的に添加し
て、多結晶シリコン層上にＰ型ドレイン電極３１を、シ
リコン基板２１上にＰ型ソース領域３２をそれぞれ形成
する。以降の製造工程は通常のＭＯＳ型半導体集積回路
の製造方法による。
明する。本実施例はＮ型シリコン基板上にＰチャンネル
高耐圧ＭＯＳトランジスタを形成する場合について述へ
る。先ず、第３図（ａ）のように、Ｎ型シリコン基板（
不純物濃度は約Ｉ Ｘ １０１５ａｎ−３）２１上に通
常の方法で素子分離酸化膜２２、ゲート酸化膜２３、ポ
リシリコンゲート電極２４を順次形成した後、減圧ＣＶ
Ｄ法で絶縁膜（シリコン酸化膜層）２５を形成する。次
に第３図（ｂ）のように、フォトリソグラフィー・エツ
チング法によりシリコン酸化膜２３および絶縁膜（シリ
コン酸化膜層）２５を選択的に除去して、高耐圧トラン
ジスタのドレインを形成する部分である絶縁膜開孔部２
６のシリコン表面を露呈させる。次に第３図（Ｃ１のよ
うに、減圧ＣＶＤ法で多結晶シリコン層２７を成長させ
、これにイオン注入法でＰ型不純物を添加し次いで熱処
理を加えることにより第３図（ｂ）で絶縁膜を除去した
部分を介して高耐圧トランジスタのドレインを形成する
部分である絶縁膜開孔部２６にＰ型不純物を拡散させ低
不純物濃度ドレイン領域２８を形成する。次に第３図（
ｄ）のように、フォトリソグラフィー・ドライエツチン
グ法により多結晶シリコン層２７を加工してドレインに
接続する多結晶シリコン層２７の配線を形成する。次に
第３図ｆｅ）のようにフォトレジスト２９をマスクとす
るイオン注入法によりＰ型不純物３０を選択的に添加し
て、多結晶シリコン層上にＰ型ドレイン電極３１を、シ
リコン基板２１上にＰ型ソース領域３２をそれぞれ形成
する。以降の製造工程は通常のＭＯＳ型半導体集積回路
の製造方法による。
発明の効果
本発明の半導体装置により高耐圧ＭＯＳトランジスタを
搭載する半導体集積回路の集積度を著しく向上させるこ
とができる。また本発明の半導体装置の製造方法は従来
の半導体集積回路の製造方法と整合性を保ちつつ本発明
の半導体装置を製造する方法を提供する。
搭載する半導体集積回路の集積度を著しく向上させるこ
とができる。また本発明の半導体装置の製造方法は従来
の半導体集積回路の製造方法と整合性を保ちつつ本発明
の半導体装置を製造する方法を提供する。
第１図は本発明の第１の半導体装置の断面図、第２図は
本発明の第２の半導体装置の断面図、第３図は本発明の
半導体装置の製造方法を説明する工程順断面図、第４図
は従来の構造の半導体装置の断面図である。 １１・・・・・・シリコン基板、１２・・・・・・素子
分離酸化膜、１３・・・・・・ゲート酸化膜、１４・・
・・・・ゲート電極、１５・・・・・・多結晶シリコン
層、１６・・・・・・低不純物濃度ドレイン領域、１７
・・・・・・ソース領域、１８・・・・・・ドレイン電
極、１９・・・・・・絶縁膜。 代理人の氏名 弁理士 粟野重孝 はか１名弔 図
本発明の第２の半導体装置の断面図、第３図は本発明の
半導体装置の製造方法を説明する工程順断面図、第４図
は従来の構造の半導体装置の断面図である。 １１・・・・・・シリコン基板、１２・・・・・・素子
分離酸化膜、１３・・・・・・ゲート酸化膜、１４・・
・・・・ゲート電極、１５・・・・・・多結晶シリコン
層、１６・・・・・・低不純物濃度ドレイン領域、１７
・・・・・・ソース領域、１８・・・・・・ドレイン電
極、１９・・・・・・絶縁膜。 代理人の氏名 弁理士 粟野重孝 はか１名弔 図
Claims (3)
- （１）一導電型の半導体基板と、前記半導体基板内に形
成された前記半導体基板と逆導電型の低濃度不純物層と
、前記低濃度不純物層と接続して形成された第１の導電
層と、前記第１の導電層の所定領域に高濃度不純物を添
加した第２の導電層を有することを特徴とする半導体装
置。 - （２）一導電型の半導体基板と、前記半導体基板内に形
成された前記半導体基板と逆導電型の低濃度不純物層と
、前記低濃度不純物層と接続して形成された第１の導電
層と、前記第１の導電層の所定領域に高濃度不純物を添
加した第２の導電層と、前記第２の導電層と接して形成
された抵抗体を有することを特徴とする半導体装置。 - （３）半導体基板上に形成されたゲート電極を被覆する
絶縁膜を形成する工程と、前記絶縁膜の所定領域をエッ
チングし前記半導体基板表面を露出する工程と、前記半
導体基板表面と前記絶縁膜上に導電層を形成する工程と
、前記導電層に不純物を添加する工程と、前記導電層を
熱処理して前記半導体基板内に不純物拡散層を形成する
工程と、前記導電層の所定領域を除去する工程と、前記
導電層の所定領域に不純物を添加する工程を備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167165A JPH0456280A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167165A JPH0456280A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456280A true JPH0456280A (ja) | 1992-02-24 |
Family
ID=15844623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167165A Pending JPH0456280A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456280A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
-
1990
- 1990-06-25 JP JP2167165A patent/JPH0456280A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| WO2007063908A1 (ja) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| US7843014B2 (en) | 2005-11-29 | 2010-11-30 | Sharp Kabushiki Kaisha | Small size transistor semiconductor device capable of withstanding high voltage |
| JP5028272B2 (ja) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | 半導体装置及びその製造方法 |
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