JPH03114235A - 電荷転送デバイスを含む半導体装置およびその製造方法 - Google Patents
電荷転送デバイスを含む半導体装置およびその製造方法Info
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- JPH03114235A JPH03114235A JP1128314A JP12831489A JPH03114235A JP H03114235 A JPH03114235 A JP H03114235A JP 1128314 A JP1128314 A JP 1128314A JP 12831489 A JP12831489 A JP 12831489A JP H03114235 A JPH03114235 A JP H03114235A
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Classifications
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置およびその製造方法に関し、特に
電荷転送デバイスと、バイポーラトランジスタと、ＭＯ
ＳＦＥＴとを同一チップ上に形成した電荷転送デバイス
を含む半導体装置およびその製造方法に関する。
電荷転送デバイスと、バイポーラトランジスタと、ＭＯ
ＳＦＥＴとを同一チップ上に形成した電荷転送デバイス
を含む半導体装置およびその製造方法に関する。
（従来の技術）
従来、電荷転送デバイスのひとつであるＣＣＤは、ｎチ
ャネル型ＭＯＳＦＥＴと共に１チツプ上に形成されてい
る。このような、ＣＣＤと共に形成されているｎチャネ
ル型ＭＯＳＦＥＴは、ＣＣＤデイレイラインとＣＣＤ駆
動回路、サンプルホールド回路、出力回路、クロックド
ライバー回路等を構成している。また、その電源電圧は
、１２ｖ１あるいは９ｖ仕様であった。最近では、低消
費電力化に伴い、ＭＯＳＦＥＴのＣＭＯＳ化、また、同
時に、別チップ上に形成されているバイポーラＩＣと電
源電圧を揃えるために、電源電圧の５ｖ化が行われてい
る。
ャネル型ＭＯＳＦＥＴと共に１チツプ上に形成されてい
る。このような、ＣＣＤと共に形成されているｎチャネ
ル型ＭＯＳＦＥＴは、ＣＣＤデイレイラインとＣＣＤ駆
動回路、サンプルホールド回路、出力回路、クロックド
ライバー回路等を構成している。また、その電源電圧は
、１２ｖ１あるいは９ｖ仕様であった。最近では、低消
費電力化に伴い、ＭＯＳＦＥＴのＣＭＯＳ化、また、同
時に、別チップ上に形成されているバイポーラＩＣと電
源電圧を揃えるために、電源電圧の５ｖ化が行われてい
る。
しかしながら、電源電圧が５Ｖ仕様と低くなってくると
、従来の１２Ｖ、９Ｖ仕様に比較し、ＭＯＳＦＥＴで構
成されているサンプルホールド回路や、出力回路等のオ
ペアンプの出力の直線性が悪くなる。オペアンプの出力
の直線性が悪くなると、ダイソートテスト時において、
特性不良により、歩留りが落ちてしまう。
、従来の１２Ｖ、９Ｖ仕様に比較し、ＭＯＳＦＥＴで構
成されているサンプルホールド回路や、出力回路等のオ
ペアンプの出力の直線性が悪くなる。オペアンプの出力
の直線性が悪くなると、ダイソートテスト時において、
特性不良により、歩留りが落ちてしまう。
また、ＣＯＤを用いたＣＣＤデイレイラインにおいては
、周知の如く、信号を遅らせる機能のみであり、この信
号を処理する回路は、はとんどが別チップ上に形成され
ているバイポーラＩＣとなっている。
、周知の如く、信号を遅らせる機能のみであり、この信
号を処理する回路は、はとんどが別チップ上に形成され
ているバイポーラＩＣとなっている。
ここで、ＣＣＤと、バイポーラトランジスタとを同一チ
ップ上に形成し、例えばＭＯＳＦＥＴＩ：１ｍより形成
されているサンプルホールド回路や、出力回路等のオペ
アンプを、動作の速いバイポーラトランジスタに置換え
れば、出力特性の直線性が悪かった点を改善でき、歩留
りの向上、および高性能化が可能となる。さらに、ＣＣ
Ｄの信号を処理するバイポーラＩＣをも同一チップ上に
形成すれば、スペースメリット、製造コストダウン、機
能拡大、およびシステムの簡略化を達成することができ
る。
ップ上に形成し、例えばＭＯＳＦＥＴＩ：１ｍより形成
されているサンプルホールド回路や、出力回路等のオペ
アンプを、動作の速いバイポーラトランジスタに置換え
れば、出力特性の直線性が悪かった点を改善でき、歩留
りの向上、および高性能化が可能となる。さらに、ＣＣ
Ｄの信号を処理するバイポーラＩＣをも同一チップ上に
形成すれば、スペースメリット、製造コストダウン、機
能拡大、およびシステムの簡略化を達成することができ
る。
ところが、ＣＣＤが存在していることにより、このＣＣ
Ｄの電荷転送における転送りロックの漏れ等が原因で、
ＣＯＤと、バイポーラトランジスタとを同一チップ上に
存在させることが困難となっていた。これは、バイポー
ラトランジスタが、転送りロックの漏れの影響を著しく
受け、その特性に悪影響を及し、製品としての信頼性が
不充分となってしまうためである。
Ｄの電荷転送における転送りロックの漏れ等が原因で、
ＣＯＤと、バイポーラトランジスタとを同一チップ上に
存在させることが困難となっていた。これは、バイポー
ラトランジスタが、転送りロックの漏れの影響を著しく
受け、その特性に悪影響を及し、製品としての信頼性が
不充分となってしまうためである。
（発明が解決しようとする課題）
この発明は上記のような点に鑑み為されたもので、電荷
転送デバイスと、バイポーラトランジスタとを同一チッ
プ上に、製品としての信頼性を低下させることなく共存
させることを可能とする。
転送デバイスと、バイポーラトランジスタとを同一チッ
プ上に、製品としての信頼性を低下させることなく共存
させることを可能とする。
そして、これらが共存している電荷転送デノくイスを含
む半導体装置において、上記電荷転送デノくイスにあっ
ては、基板濃度の変動による特性の変動、あるいは特性
の劣化をなくし、信頼性を高め、また、バイポーラトラ
ンジスタにあっては、耐圧の向上を達成する。そして、
電荷転送デバイスを含む半導体装置内部のリニアアンプ
を、ノ（イポーラトランジスタに置き換えることにより
、このリニアアンプの出力の直線性を向上させ、電荷転
送デバイスを含む半導体装置の歩留りの向上、および高
性能化を達成する。さらに、電荷転送デノくイスの信号
を処理するバイポーラＩＣをも同一チップ上に混在させ
ることにより、電荷転送デノくイスを含む半導体装置の
機能を拡大し、システムの簡略化をも可能とする電荷転
送デバイスを含む半導体装置およびその製造方法を提供
することを目的とする。
む半導体装置において、上記電荷転送デノくイスにあっ
ては、基板濃度の変動による特性の変動、あるいは特性
の劣化をなくし、信頼性を高め、また、バイポーラトラ
ンジスタにあっては、耐圧の向上を達成する。そして、
電荷転送デバイスを含む半導体装置内部のリニアアンプ
を、ノ（イポーラトランジスタに置き換えることにより
、このリニアアンプの出力の直線性を向上させ、電荷転
送デバイスを含む半導体装置の歩留りの向上、および高
性能化を達成する。さらに、電荷転送デノくイスの信号
を処理するバイポーラＩＣをも同一チップ上に混在させ
ることにより、電荷転送デノくイスを含む半導体装置の
機能を拡大し、システムの簡略化をも可能とする電荷転
送デバイスを含む半導体装置およびその製造方法を提供
することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明による電荷転送デバイスを含む半導体装置によ
れば、電荷転送デバイスと、バイポーラトランジスタと
、ＭＯＳＦＥＴとを同一チップ上に形成し、上記電荷転
送デバイスの周囲がｎ型領域で囲まれてなる電荷転送デ
バイスを含む半導体装置において、上記バイポーラトラ
ンジスタ、およびＭＯＳＦＥＴが形成されるウェル領域
の深さ方向の不純物濃度プロファイルに、不純物濃度の
ピークが少なくとも２回あることを特徴とする。
れば、電荷転送デバイスと、バイポーラトランジスタと
、ＭＯＳＦＥＴとを同一チップ上に形成し、上記電荷転
送デバイスの周囲がｎ型領域で囲まれてなる電荷転送デ
バイスを含む半導体装置において、上記バイポーラトラ
ンジスタ、およびＭＯＳＦＥＴが形成されるウェル領域
の深さ方向の不純物濃度プロファイルに、不純物濃度の
ピークが少なくとも２回あることを特徴とする。
また、その第１の製造方法は、ｐ型半導体基板上の電荷
転送デバイス形成領域、バイポーラトランジスタ形成領
域、およびｐチャネル型ＭＯＳＦＥＴ形成領域にｎ型埋
込層を形成する工程と、上記バイポーラトランジスタ形
成領域、およびｐチャネル型ＭＯＳＦＥＴ形成領域に形
成されたｎ型埋込層に第１のｎ型不純物をイオン注入す
る工程と、これらのｎ型埋込層が形成されたｐ型半導体
基板上にｐ型エピタキシャル層を形成する工程と、上記
バイポーラトランジスタ形成領域、およびｐチャネル型
ＭＯＳＦＥＴ形成領域に形成されたｎ型埋込層上のｐ型
エピタキシャル層内に対し、第２のｎ型不純物をイオン
注入する工程と、この第２のｎ型不純物を活性化して、
上記ｎ型埋込層に届くように、上記ｐ型エピタキシャル
層内に、少なくとも２個のｎ型ウェル領域を形成する工
程と、これらのｎ型ウェル領域のうち、バイポーラトラ
ンジスタ形成領域に形成されているｎ型ウェル領域、お
よび上記電荷転送デバイス形成領域周囲のｐ型エピタキ
シャル層内に、上記ｎ型埋込層に届くように、ｎ型領域
を形成する工程と、上記ｎ型ウェル領域にバイポーラト
ランジスタ、およびｐチャネル型ＭＯＳＦＥＴ、上記ｐ
型エピタキシャル層にｎチャネル型ＭＯＳＦＥＴ、並び
にｐ型エピタキシャル層の上記ｎ型領域に囲まれた領域
に電荷転送デバイスを形成する工程とを具備することを
特徴とする。
転送デバイス形成領域、バイポーラトランジスタ形成領
域、およびｐチャネル型ＭＯＳＦＥＴ形成領域にｎ型埋
込層を形成する工程と、上記バイポーラトランジスタ形
成領域、およびｐチャネル型ＭＯＳＦＥＴ形成領域に形
成されたｎ型埋込層に第１のｎ型不純物をイオン注入す
る工程と、これらのｎ型埋込層が形成されたｐ型半導体
基板上にｐ型エピタキシャル層を形成する工程と、上記
バイポーラトランジスタ形成領域、およびｐチャネル型
ＭＯＳＦＥＴ形成領域に形成されたｎ型埋込層上のｐ型
エピタキシャル層内に対し、第２のｎ型不純物をイオン
注入する工程と、この第２のｎ型不純物を活性化して、
上記ｎ型埋込層に届くように、上記ｐ型エピタキシャル
層内に、少なくとも２個のｎ型ウェル領域を形成する工
程と、これらのｎ型ウェル領域のうち、バイポーラトラ
ンジスタ形成領域に形成されているｎ型ウェル領域、お
よび上記電荷転送デバイス形成領域周囲のｐ型エピタキ
シャル層内に、上記ｎ型埋込層に届くように、ｎ型領域
を形成する工程と、上記ｎ型ウェル領域にバイポーラト
ランジスタ、およびｐチャネル型ＭＯＳＦＥＴ、上記ｐ
型エピタキシャル層にｎチャネル型ＭＯＳＦＥＴ、並び
にｐ型エピタキシャル層の上記ｎ型領域に囲まれた領域
に電荷転送デバイスを形成する工程とを具備することを
特徴とする。
また、その第２の製造方法は、ｐ型半導体基板上の電荷
転送デバイス形成領域、バイポーラトランジスタ形成領
域、およびｐチャネル型ＭＯ５ＦＥＴ形成領域にｎ型埋
込層を形成する工程と、これらのｎ型埋込層が形成され
たｐ型半導体基板上にｐ型エピタキシャル層を形成する
工程と、上記バイポーラトランジスタ形成領域、および
ｐチャネル型ＭＯＳＦＥＴ形成領域に形成されたｎ型埋
込層上のｐ型エピタキシャル層内に対し、第１のｎ型不
純物を、所定の深さにイオン注入する工程と、第２のｎ
型不純物を、・上記第１のｎ型不純物のイオン注入され
た深さとは異なる深さにイオン注入する工程と、これら
の第１、第２のｎ型不純物を活性化して、上記口型埋込
層に届くように、上記ｐ型エピタキシャル層内に、少な
くとも２個のｎ型ウェル領域を形成する工程と、これら
のｎ型ウェル領域のうち、バイポーラトランジスタ形成
領域に形成されているｎ型ウェル領域、および上記電荷
転送デバイス形成領域周囲のｐ型エピタキシャル層内に
、上記ｎ型埋込層に届くように、ｎ型領域を形成する工
程と、上記ｎ型ウェル領域にバイポーラトランジスタ、
およびｐチャネル型ＭＯＳＦＥＴ、上記ｐ型エピタキシ
ャル層Ｌ ｎチャネル型ＭＯＳＦＥＴ、並びにｐ型エピ
タキシャル層の上記ｎ型領域に囲まれた領域に電荷転送
デバイスを形成する工程とを具備することを特徴とする
。
転送デバイス形成領域、バイポーラトランジスタ形成領
域、およびｐチャネル型ＭＯ５ＦＥＴ形成領域にｎ型埋
込層を形成する工程と、これらのｎ型埋込層が形成され
たｐ型半導体基板上にｐ型エピタキシャル層を形成する
工程と、上記バイポーラトランジスタ形成領域、および
ｐチャネル型ＭＯＳＦＥＴ形成領域に形成されたｎ型埋
込層上のｐ型エピタキシャル層内に対し、第１のｎ型不
純物を、所定の深さにイオン注入する工程と、第２のｎ
型不純物を、・上記第１のｎ型不純物のイオン注入され
た深さとは異なる深さにイオン注入する工程と、これら
の第１、第２のｎ型不純物を活性化して、上記口型埋込
層に届くように、上記ｐ型エピタキシャル層内に、少な
くとも２個のｎ型ウェル領域を形成する工程と、これら
のｎ型ウェル領域のうち、バイポーラトランジスタ形成
領域に形成されているｎ型ウェル領域、および上記電荷
転送デバイス形成領域周囲のｐ型エピタキシャル層内に
、上記ｎ型埋込層に届くように、ｎ型領域を形成する工
程と、上記ｎ型ウェル領域にバイポーラトランジスタ、
およびｐチャネル型ＭＯＳＦＥＴ、上記ｐ型エピタキシ
ャル層Ｌ ｎチャネル型ＭＯＳＦＥＴ、並びにｐ型エピ
タキシャル層の上記ｎ型領域に囲まれた領域に電荷転送
デバイスを形成する工程とを具備することを特徴とする
。
（作用）
上記のような半導体装置にあっては、製品としての信頼
性を低下させることなく、電荷転送デバイスと、バイポ
ーラトランジスタとを同一チップ上に形成できる。そし
て、バイポーラトランジスタ、ＭＯＳＦＥＴの形成され
るｎ型ウェル領域において、その不純物プロファイルに
、不純物濃度のピークを少なくとも２回設けることによ
り、バイポーラトランジスタ形成領域としてのｎ型ウェ
ル領域の基板表面近傍での不純物濃度を低く設定するこ
とが可能となる。したがって、バイポーラトランジスタ
の耐圧を向上させることができる。
性を低下させることなく、電荷転送デバイスと、バイポ
ーラトランジスタとを同一チップ上に形成できる。そし
て、バイポーラトランジスタ、ＭＯＳＦＥＴの形成され
るｎ型ウェル領域において、その不純物プロファイルに
、不純物濃度のピークを少なくとも２回設けることによ
り、バイポーラトランジスタ形成領域としてのｎ型ウェ
ル領域の基板表面近傍での不純物濃度を低く設定するこ
とが可能となる。したがって、バイポーラトランジスタ
の耐圧を向上させることができる。
さらに、その製造方法にあっては、ｎ型ウェル領域形成
用の不純物のイオン注入をエピタキシャル層形成後、少
なくとも２回、それぞれ注入される深さを変えて行なう
。もしくはエピタキシャル層形前に、例えば埋込層に対
して、少なくとも１回、エピタキシャル層形成後に、少
なくとも１回行なうことにより、ｎ型ウェル領域の形成
時間、特に熱拡散工程の所要時間を短縮することが可能
となる。ｎ型ウェル領域の形成時間が短縮されると、電
荷転送デバイス形成領域のｎ型埋込層からの不純物のし
み出しを抑制でき、電荷転送デバイスの基板濃度の変動
による特性の変動、あるいは特性の劣化がなくなる。
用の不純物のイオン注入をエピタキシャル層形成後、少
なくとも２回、それぞれ注入される深さを変えて行なう
。もしくはエピタキシャル層形前に、例えば埋込層に対
して、少なくとも１回、エピタキシャル層形成後に、少
なくとも１回行なうことにより、ｎ型ウェル領域の形成
時間、特に熱拡散工程の所要時間を短縮することが可能
となる。ｎ型ウェル領域の形成時間が短縮されると、電
荷転送デバイス形成領域のｎ型埋込層からの不純物のし
み出しを抑制でき、電荷転送デバイスの基板濃度の変動
による特性の変動、あるいは特性の劣化がなくなる。
（実施例）
以下、図面を参照して、この発明の実施例に係わる電荷
転送デバイスを含む半導体装置およびその製造方法につ
いて説明する。
転送デバイスを含む半導体装置およびその製造方法につ
いて説明する。
第１図（ａ）ないし第１図（ｈ）は、この発明の第１の
実施例に係わる電荷転送デバイスを含む半導体装置の製
造方法について、製造工程順に示した断面図である。
実施例に係わる電荷転送デバイスを含む半導体装置の製
造方法について、製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、例えばｐ型半導体基
板１（Ｐ−ｓｕｂ）上に、図示しない酸化膜を形成し、
この酸化膜を、例えばホトレジストを用いた写真蝕刻法
により、高濃度ｎ＋型埋込層パターンにバターニングす
る。次に、この図示しない酸化膜によるｎ′″型埋込層
パターンをマスクにして、例えばｎ型不純物であるアン
チモン（Ｓ ｂ）を気相拡散させることにより、シート
抵抗約２０Ω／口程度の高濃度ｎ＋型埋込層２（Ｎ”
Ｂ、Ｌ、） および３ （Ｎ“Ｂ、Ｌ。
板１（Ｐ−ｓｕｂ）上に、図示しない酸化膜を形成し、
この酸化膜を、例えばホトレジストを用いた写真蝕刻法
により、高濃度ｎ＋型埋込層パターンにバターニングす
る。次に、この図示しない酸化膜によるｎ′″型埋込層
パターンをマスクにして、例えばｎ型不純物であるアン
チモン（Ｓ ｂ）を気相拡散させることにより、シート
抵抗約２０Ω／口程度の高濃度ｎ＋型埋込層２（Ｎ”
Ｂ、Ｌ、） および３ （Ｎ“Ｂ、Ｌ。
（１））を形成する。次に、全面に、例えば図示しない
ホトレジストを塗布し、これに対し、写真蝕刻法により
、上記ｎ＋型埋込層３の上部に開孔部を形成する。次に
、この図示しないホトレジストをマスクとして、上記ｎ
＋型埋込層３に対し、例えばｎ型の不純物であるりん（
Ｐ）を、加速電圧１５０ＫｅＶ、 ドーズ量３ Ｘ
１０１３ｃｍ−２の条件にてイオン注入する。次に、上
記図示しない酸化膜、およびホトレジストを除去する。
ホトレジストを塗布し、これに対し、写真蝕刻法により
、上記ｎ＋型埋込層３の上部に開孔部を形成する。次に
、この図示しないホトレジストをマスクとして、上記ｎ
＋型埋込層３に対し、例えばｎ型の不純物であるりん（
Ｐ）を、加速電圧１５０ＫｅＶ、 ドーズ量３ Ｘ
１０１３ｃｍ−２の条件にてイオン注入する。次に、上
記図示しない酸化膜、およびホトレジストを除去する。
次に、全面に、例えばエピタキシャル成長法により、ｐ
型不純物としてボロンを含んだｐ型エピタキシャル層４
（Ｐ−ｅｐｉ）を、例えば比抵抗２０Ω” ｃｍ、厚さ
４μｍ程度に形成する。このとき、上記ｎ＋型埋込層３
に対し、イオン注入された拡散係数の高いりんがｐ型エ
ピタキシャル層４内に拡散し、低濃度ｎ−型埋込層５（
Ｎ′″Ｂ、Ｌ、（２））が形成される。
型不純物としてボロンを含んだｐ型エピタキシャル層４
（Ｐ−ｅｐｉ）を、例えば比抵抗２０Ω” ｃｍ、厚さ
４μｍ程度に形成する。このとき、上記ｎ＋型埋込層３
に対し、イオン注入された拡散係数の高いりんがｐ型エ
ピタキシャル層４内に拡散し、低濃度ｎ−型埋込層５（
Ｎ′″Ｂ、Ｌ、（２））が形成される。
次に、第１図（ｂ）に示すように、ｐ型エピタキシャル
層４上に、例えば熱酸化法により、例えば温度１０００
℃で程度で、厚さ５００人程皮酸熱酸化膜８を形成する
。次に、図示しないホトレジストを塗布し、写真蝕刻法
により、このホトレジストを所定のｎ型ウェル領域パタ
ーンにパターニングする。次に、この図示しないホトレ
ジストをマスクとして、例えばｎ型不純物であるりんを
、加速電圧１５０ＫｅＶ、 ドーズ量３ Ｘ １０
”ｃｍ−２の条件にてイオン注入する。次に、このイオ
ン注入されたりんを、上記ｎ−型埋込層５にぶつかるよ
うに熱拡散させることにより、ｎ型ウェル領域６（Ｎ−
ｗｅｌｌ）を形成する。これらのｎ−型埋込層５と、ｎ
型ウェル領域６とを組み合わせることにより、半導体装
置での実質的なｎ型ウェル領域７が形成される。
層４上に、例えば熱酸化法により、例えば温度１０００
℃で程度で、厚さ５００人程皮酸熱酸化膜８を形成する
。次に、図示しないホトレジストを塗布し、写真蝕刻法
により、このホトレジストを所定のｎ型ウェル領域パタ
ーンにパターニングする。次に、この図示しないホトレ
ジストをマスクとして、例えばｎ型不純物であるりんを
、加速電圧１５０ＫｅＶ、 ドーズ量３ Ｘ １０
”ｃｍ−２の条件にてイオン注入する。次に、このイオ
ン注入されたりんを、上記ｎ−型埋込層５にぶつかるよ
うに熱拡散させることにより、ｎ型ウェル領域６（Ｎ−
ｗｅｌｌ）を形成する。これらのｎ−型埋込層５と、ｎ
型ウェル領域６とを組み合わせることにより、半導体装
置での実質的なｎ型ウェル領域７が形成される。
次に、第１図（ｃ）に示すように、再度、図示しないホ
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストを所定の高濃度ｎ＋型拡散領域パターンにパターニ
ングする。次に、この図示しないホトレジストをマスク
として、例えばｎ型不純物であるりんを、加速電圧１５
０ＫｅＶ、 ドーズＨ５Ｘ １０ ”ｃｍ−２の条件に
てイオン注入する。次に、このイオン注入されたりんを
、上記ｎ＋型埋込層２、および３に届くように熱拡散さ
せることにより、ｎ＋型拡散領域９を形成する。ここで
、前記ｎ型ウェル領域６と、ｎ＋型拡散領域９とを同時
に熱拡散させても良い。この場合、同図（ｂ）に示す工
程で、例えば、まずｎ型ウェル領域６形成用の不純物を
イオン注入し、ホトレジストにて形成されるマスクを変
えて、ｎ＋型拡散領域９形成用の不純物をイオン注入す
る。そして、それぞれｎ−型埋込層５、およびｎ＋型埋
込層２、および３に届くように熱拡散させればよい。ま
た、このような熱拡散工程、あるいは、例えば同図（ｂ
）、もしくは（Ｃ）で説明したような熱拡散工程では、
不純物のアウトデフニージョン防止用のキャップをとし
て、例えばＣＶＤ酸化膜を形成してから、不純物を熱拡
散させても良い。
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストを所定の高濃度ｎ＋型拡散領域パターンにパターニ
ングする。次に、この図示しないホトレジストをマスク
として、例えばｎ型不純物であるりんを、加速電圧１５
０ＫｅＶ、 ドーズＨ５Ｘ １０ ”ｃｍ−２の条件に
てイオン注入する。次に、このイオン注入されたりんを
、上記ｎ＋型埋込層２、および３に届くように熱拡散さ
せることにより、ｎ＋型拡散領域９を形成する。ここで
、前記ｎ型ウェル領域６と、ｎ＋型拡散領域９とを同時
に熱拡散させても良い。この場合、同図（ｂ）に示す工
程で、例えば、まずｎ型ウェル領域６形成用の不純物を
イオン注入し、ホトレジストにて形成されるマスクを変
えて、ｎ＋型拡散領域９形成用の不純物をイオン注入す
る。そして、それぞれｎ−型埋込層５、およびｎ＋型埋
込層２、および３に届くように熱拡散させればよい。ま
た、このような熱拡散工程、あるいは、例えば同図（ｂ
）、もしくは（Ｃ）で説明したような熱拡散工程では、
不純物のアウトデフニージョン防止用のキャップをとし
て、例えばＣＶＤ酸化膜を形成してから、不純物を熱拡
散させても良い。
次に、第１図（ｄ）に示すように、前記熱酸化膜８を除
去する。次に、例えば公知であるＬＯＣＯＳ法により、
素子分離領域として、フィールド酸化膜１０を形成する
。また、フィールド酸化膜１０形成前、フィールド酸化
膜１０形成領域に対し、所定の反転防止用の不純物のイ
オン注入を行なっても良い。
去する。次に、例えば公知であるＬＯＣＯＳ法により、
素子分離領域として、フィールド酸化膜１０を形成する
。また、フィールド酸化膜１０形成前、フィールド酸化
膜１０形成領域に対し、所定の反転防止用の不純物のイ
オン注入を行なっても良い。
次に、第１図（ｅ）に示すように、前記フィールド酸化
膜１０によって分離された素子領域表面に、例えば熱酸
化法により、厚さ７００人程皮酸第１のゲート酸化膜１
１を形成する。次に、ＣＯＤ形成領域、およびＣＭＯＳ
形成領域に対し、所定のしきい値制御用の不純物を、選
択的にイオン注入する。次に、全面に、例えばＣＶＤ法
により、厚さ４０００人程度０第１層ポリシリコン層を
形成する。次に、この第１層ポリシリコン層に対し、例
えば温度９５０℃、ＰＯＣｌ３にてりんデポ拡散をする
ことにより、この第１層ポリシリコン層をｎ“導体化す
る。次に、図示しないホトレジストを塗布し、写真蝕刻
法により、このホトレジストを、所定のＣＣＤの第１ゲ
ート、およびＣＭＯＳのゲートの形状にパターニングす
る。次に、この図示しないホトレジストをマスクとして
、例えばＲＩＥ法により、上記第１層ポリシリコン層を
、所定のＣＣＤの第１ゲート１２、およびＣＭＯＳのゲ
ート１２の形状にパターニングする。
膜１０によって分離された素子領域表面に、例えば熱酸
化法により、厚さ７００人程皮酸第１のゲート酸化膜１
１を形成する。次に、ＣＯＤ形成領域、およびＣＭＯＳ
形成領域に対し、所定のしきい値制御用の不純物を、選
択的にイオン注入する。次に、全面に、例えばＣＶＤ法
により、厚さ４０００人程度０第１層ポリシリコン層を
形成する。次に、この第１層ポリシリコン層に対し、例
えば温度９５０℃、ＰＯＣｌ３にてりんデポ拡散をする
ことにより、この第１層ポリシリコン層をｎ“導体化す
る。次に、図示しないホトレジストを塗布し、写真蝕刻
法により、このホトレジストを、所定のＣＣＤの第１ゲ
ート、およびＣＭＯＳのゲートの形状にパターニングす
る。次に、この図示しないホトレジストをマスクとして
、例えばＲＩＥ法により、上記第１層ポリシリコン層を
、所定のＣＣＤの第１ゲート１２、およびＣＭＯＳのゲ
ート１２の形状にパターニングする。
次に、第１図（ｆ）に示すように、前記ＣＯＤの第１ゲ
ート１２、ＣＭＯＳのゲート１２をマスクとして、前記
第１のゲート酸化膜１１を、例えばフッ化アンモニウム
によるウェットエツチングにより、選択的に除去する。
ート１２、ＣＭＯＳのゲート１２をマスクとして、前記
第１のゲート酸化膜１１を、例えばフッ化アンモニウム
によるウェットエツチングにより、選択的に除去する。
次に、第１図（ｇ）に示すように、前記第１のゲート酸
化膜１１が選択的に除去されることにより、露出した素
子形成領域表面に、例えば熱酸化法により、厚さ７００
人程皮酸この厚さは、前記第１のゲート酸化膜の膜厚と
合わせる。）の第２のゲート酸化膜１３を形成する。こ
のとき、ポリシリコンである前記ＣＣＤの第１ゲート１
２、ＣＭＯＳのゲート１２の表面も酸化され、熱酸化膜
１４が形成される。次に、バイポーラトランジスタのｐ
−型内部ベース領域１８に対し、例えばｐ型不純物であ
るボロンを、選択的にイオン注入する。次に、全面に、
例えばＣＶＤ法により、厚さ４０００人程度０第２層ポ
リシリコン層を形成する。次に、この第２層ポリシリコ
ン層に対し、例えば温度９５０℃、ＰＯＣＩ、にてりん
デポ拡散をすることにより、この第２層ポリシリコン層
をｎ＋導体化する。次に、図示しないホトレジストを塗
布し、写真蝕刻法により、このホトレジストを、所定の
ＣＣＤの第２ゲート形状にパターニングする。次に、こ
の図示しないホトレジストをマスクとして、例えばＲＩ
Ｅ法により、上記第２層ポリシリコン層を、所定のＣＯ
Ｄの第２ゲート１５の形状にパターニングする。次に、
ＣＯＤ。
化膜１１が選択的に除去されることにより、露出した素
子形成領域表面に、例えば熱酸化法により、厚さ７００
人程皮酸この厚さは、前記第１のゲート酸化膜の膜厚と
合わせる。）の第２のゲート酸化膜１３を形成する。こ
のとき、ポリシリコンである前記ＣＣＤの第１ゲート１
２、ＣＭＯＳのゲート１２の表面も酸化され、熱酸化膜
１４が形成される。次に、バイポーラトランジスタのｐ
−型内部ベース領域１８に対し、例えばｐ型不純物であ
るボロンを、選択的にイオン注入する。次に、全面に、
例えばＣＶＤ法により、厚さ４０００人程度０第２層ポ
リシリコン層を形成する。次に、この第２層ポリシリコ
ン層に対し、例えば温度９５０℃、ＰＯＣＩ、にてりん
デポ拡散をすることにより、この第２層ポリシリコン層
をｎ＋導体化する。次に、図示しないホトレジストを塗
布し、写真蝕刻法により、このホトレジストを、所定の
ＣＣＤの第２ゲート形状にパターニングする。次に、こ
の図示しないホトレジストをマスクとして、例えばＲＩ
Ｅ法により、上記第２層ポリシリコン層を、所定のＣＯ
Ｄの第２ゲート１５の形状にパターニングする。次に、
ＣＯＤ。
およびｎチャネル型ＭＯ５ＦＥＴのｎ＋型ソース／ドレ
イン領域１７、並びにバイポーラトランジスタのｎ１型
エミツタ領域１９等に対し、例えばｎ型の不純物である
ヒ素（Ａｓ）を、選択的にイオン注入する。次に、ｐチ
ャネル型ＭＯＳＦＥＴのｐ＋型ソース／ドレイン領域１
６、およびバイポーラトランジスタのｐ１型外部ベース
領域２０等に対し、例えばｐ型の不純物であるボロンを
、選択的にイオン注入する。
イン領域１７、並びにバイポーラトランジスタのｎ１型
エミツタ領域１９等に対し、例えばｎ型の不純物である
ヒ素（Ａｓ）を、選択的にイオン注入する。次に、ｐチ
ャネル型ＭＯＳＦＥＴのｐ＋型ソース／ドレイン領域１
６、およびバイポーラトランジスタのｐ１型外部ベース
領域２０等に対し、例えばｐ型の不純物であるボロンを
、選択的にイオン注入する。
次に、第１図（ｈ）に示すように、全面に、例えばＣＶ
Ｄ法により、ＣＶＤ酸化膜、およびＢＰＳＧ膜を、それ
ぞれ連続的に堆積し、これらからなる層間絶縁膜２１を
形成する。次に、熱処理することにより、この層間絶縁
膜２１の表面平坦化、およびリンゲッタを行なう。この
とき、前記ｐ１型ソース／ドレイン領域１６、ｎ１型ソ
ース／ドレイン領域１７、ｐ−型内部ベース領域１８、
ｎ”型エミッタ領域１９、およびｐ＋梨型外ベース領域
２０等が活性化される。次に、図示しないホトレジスト
を塗布し、写真蝕刻法により、このホトレジストに所定
のコンタクト孔開孔パターンを形成する。次に、この図
示しないホトレジストをマスクに、例えばＲＩＥ法によ
り、上記層間絶縁膜２１を通して、装置の所定の場所に
対し、コンタクト孔を開孔する。次に、このコンタクト
孔内も含み、全面に、例えばスパッタ法により、アルミ
ニウム層を形成する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、このホトレジストに、所定
の電極パターンを形成する。
Ｄ法により、ＣＶＤ酸化膜、およびＢＰＳＧ膜を、それ
ぞれ連続的に堆積し、これらからなる層間絶縁膜２１を
形成する。次に、熱処理することにより、この層間絶縁
膜２１の表面平坦化、およびリンゲッタを行なう。この
とき、前記ｐ１型ソース／ドレイン領域１６、ｎ１型ソ
ース／ドレイン領域１７、ｐ−型内部ベース領域１８、
ｎ”型エミッタ領域１９、およびｐ＋梨型外ベース領域
２０等が活性化される。次に、図示しないホトレジスト
を塗布し、写真蝕刻法により、このホトレジストに所定
のコンタクト孔開孔パターンを形成する。次に、この図
示しないホトレジストをマスクに、例えばＲＩＥ法によ
り、上記層間絶縁膜２１を通して、装置の所定の場所に
対し、コンタクト孔を開孔する。次に、このコンタクト
孔内も含み、全面に、例えばスパッタ法により、アルミ
ニウム層を形成する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、このホトレジストに、所定
の電極パターンを形成する。
次に、このホトレジストをマスクに、例えばｇＩＥ法に
より、上記アルミニウム層を、所定の電極２２の形状に
バターニングする。この後、図示しないが、全面に表面
保護膜を形成し、所定の配線を施すことにより、この発
明の第１の実施例に係わる電荷転送デバイスを含む半導
体装置が製造される。
より、上記アルミニウム層を、所定の電極２２の形状に
バターニングする。この後、図示しないが、全面に表面
保護膜を形成し、所定の配線を施すことにより、この発
明の第１の実施例に係わる電荷転送デバイスを含む半導
体装置が製造される。
次に、第２図に、第１図（ｃ）に示すＹｌ−Ｙ２線に沿
う断面の不純物濃度プロファイルを示す。
う断面の不純物濃度プロファイルを示す。
第２図に示すように、ｎ＋型埋込層３の不純物濃度は、
そのピークの地点において、〜１０ ”ｃｍ’−’程度
ある。その上部に存在するｎ−型埋込層５、およびｎ型
ウェル領域６の不純物濃度は、そのピークの地点におい
て、〜１０１６ｃｔ１−’程度ある。すなわち、これら
ｎ−型埋込層５、およびｎ型ウェル領域６によって構成
される半導体装置の実質的なウェル領域７には、深さ方
向に、少なくとも２つの不純物濃度のピークが存在する
ことになる。このように、本発明に係わる電荷転送デバ
イスを含む半導体装置によれば、埋込層の上部に存在す
る実質的なウェル領域において、深さ方向に、少なくと
も２つの不純物濃度のピークが存在している。
そのピークの地点において、〜１０ ”ｃｍ’−’程度
ある。その上部に存在するｎ−型埋込層５、およびｎ型
ウェル領域６の不純物濃度は、そのピークの地点におい
て、〜１０１６ｃｔ１−’程度ある。すなわち、これら
ｎ−型埋込層５、およびｎ型ウェル領域６によって構成
される半導体装置の実質的なウェル領域７には、深さ方
向に、少なくとも２つの不純物濃度のピークが存在する
ことになる。このように、本発明に係わる電荷転送デバ
イスを含む半導体装置によれば、埋込層の上部に存在す
る実質的なウェル領域において、深さ方向に、少なくと
も２つの不純物濃度のピークが存在している。
このような、電荷転送デバイスを含む半導体装置および
その製造方法によれば、ｐ型エピタキシ。
その製造方法によれば、ｐ型エピタキシ。
ヤル層４形成時、ｎ＋型埋込層３に対してイオン注入さ
れた、例えばりんが拡散し、ｎ−型埋込層５が形成され
る。このｎ−型埋込層５が形成されると、この後の工程
で、ｎ型ウェル領域６を深くまで拡散させる必要がなく
なり、実質的なｎ型ウェル領域７の熱拡散工程の所要時
間が短縮がなされる。実質的なｎ型ウェル領域７形成の
ための熱工程の所要時間が短縮されると、ＣＯＤ、すな
わち電荷転送デバイス領域直下に存在しているｎ＋型埋
込層２からの不純物のしみ出しが防止され、基板濃度の
変動による電荷転送デバイスの特性の、変動、あるいは
特性の劣化を抑制できる。例えば空乏層の伸びが、常に
一定となるような信頼性の高い、高性能な電荷転送デバ
イスを形成できる。
れた、例えばりんが拡散し、ｎ−型埋込層５が形成され
る。このｎ−型埋込層５が形成されると、この後の工程
で、ｎ型ウェル領域６を深くまで拡散させる必要がなく
なり、実質的なｎ型ウェル領域７の熱拡散工程の所要時
間が短縮がなされる。実質的なｎ型ウェル領域７形成の
ための熱工程の所要時間が短縮されると、ＣＯＤ、すな
わち電荷転送デバイス領域直下に存在しているｎ＋型埋
込層２からの不純物のしみ出しが防止され、基板濃度の
変動による電荷転送デバイスの特性の、変動、あるいは
特性の劣化を抑制できる。例えば空乏層の伸びが、常に
一定となるような信頼性の高い、高性能な電荷転送デバ
イスを形成できる。
また、この電荷転送デバイスは、その周囲が、適当な電
位にバイアスされたｎ＋型拡散領域９、およびｎ＋型埋
込層２によって取り囲まれ、いわゆる島釣りの状態とな
っている。したがって、電荷転送デバイスと、バイポー
ラトランジスタとを同時に混載したとしても、電荷転送
デバイスのノイズが、これらｎ＋型の領域に吸収され、
このノイズの影響をバイポーラトランジスタが受けるこ
とはない。このことから、電荷転送デバイスと、バイポ
ーラトランジスタとを、製品としての信頼性を低下させ
ることなく、同一チップ上に形成することが可能となる
。
位にバイアスされたｎ＋型拡散領域９、およびｎ＋型埋
込層２によって取り囲まれ、いわゆる島釣りの状態とな
っている。したがって、電荷転送デバイスと、バイポー
ラトランジスタとを同時に混載したとしても、電荷転送
デバイスのノイズが、これらｎ＋型の領域に吸収され、
このノイズの影響をバイポーラトランジスタが受けるこ
とはない。このことから、電荷転送デバイスと、バイポ
ーラトランジスタとを、製品としての信頼性を低下させ
ることなく、同一チップ上に形成することが可能となる
。
さらに、このバイポーラトランジスタの形成される実質
的なウェル領域の不純物濃度プロファイルには、第２図
に示すように、深さ方向に、不純物濃度のピークを少な
くとも２回設けられている。
的なウェル領域の不純物濃度プロファイルには、第２図
に示すように、深さ方向に、不純物濃度のピークを少な
くとも２回設けられている。
このことから、バイポーラトランジスタ形成領域である
実質的なｎ型ウェル領域７の基板表面近傍での不純物濃
度を低く設定することが可能である。
実質的なｎ型ウェル領域７の基板表面近傍での不純物濃
度を低く設定することが可能である。
したがって、バイポーラトランジスタの耐圧を向上させ
ることができる。また、ｐ型エピタキシャル層４の厚さ
や、ｎ型ウェル領域６、あるいはｎ＋＋埋込層３に対す
る不純物のイオン注入の条件等を任意に変えることによ
り、バイポーラトランジスタの耐圧を所望の値に合わせ
込むこともできる。よって、種々のバイポーラトランジ
スタの耐圧を要求されるようなＬＳＩに対応することも
可能である。
ることができる。また、ｐ型エピタキシャル層４の厚さ
や、ｎ型ウェル領域６、あるいはｎ＋＋埋込層３に対す
る不純物のイオン注入の条件等を任意に変えることによ
り、バイポーラトランジスタの耐圧を所望の値に合わせ
込むこともできる。よって、種々のバイポーラトランジ
スタの耐圧を要求されるようなＬＳＩに対応することも
可能である。
次に、この発明の第２の実施例について説明する。
第３図（ａ）ないし第３図（ｅ）は、この発明の第２の
実施例に係わる電荷転送デバイスを含む半導体装置につ
いて、製造工程順に示した断面図である。
実施例に係わる電荷転送デバイスを含む半導体装置につ
いて、製造工程順に示した断面図である。
まず、第３図（ａ）に示すように、例えばｐ型半導体基
板３１（Ｐ−ｓｕｂ）上に、図示しない酸化膜を形成し
、この酸化膜を、例えばホトレジストを用いた写真蝕刻
法により、高濃度ｎ＋＋埋込層パターンに形成する。次
に、この図示しない酸化膜をマスクとして、例えばｎ型
不純物であるアンチモンを気相拡散させることにより、
不純物濃度Ｉ Ｘ １０ ”ｃｍ−’程度の高濃度ｎ＋
＋埋込層３２を形成する。次に、全面に、例えばＣＶＤ
法により、ｐ型不純物としてボロンを含んだｐ型エピタ
キシャル層３３（Ｐ−ｅｐｉ）を、例えば比抵抗１０〜
２０Ω・ｅｌ厚さ３〜５μｍ程度に形成する。このとき
、ｐ型エピタキシャル層３３の不純物濃度は、ＣＣＤに
最適な濃度となるよう設定する。
板３１（Ｐ−ｓｕｂ）上に、図示しない酸化膜を形成し
、この酸化膜を、例えばホトレジストを用いた写真蝕刻
法により、高濃度ｎ＋＋埋込層パターンに形成する。次
に、この図示しない酸化膜をマスクとして、例えばｎ型
不純物であるアンチモンを気相拡散させることにより、
不純物濃度Ｉ Ｘ １０ ”ｃｍ−’程度の高濃度ｎ＋
＋埋込層３２を形成する。次に、全面に、例えばＣＶＤ
法により、ｐ型不純物としてボロンを含んだｐ型エピタ
キシャル層３３（Ｐ−ｅｐｉ）を、例えば比抵抗１０〜
２０Ω・ｅｌ厚さ３〜５μｍ程度に形成する。このとき
、ｐ型エピタキシャル層３３の不純物濃度は、ＣＣＤに
最適な濃度となるよう設定する。
次に、第３図（ｂ）に示すように、例えば熱酸化法によ
り、熱酸化膜３７を形成する。次に、図示しないホトレ
ジストを塗布し、写真蝕刻法により、このホトレジスト
を所定のｎ型ウェル領域パターンにバターニングする。
り、熱酸化膜３７を形成する。次に、図示しないホトレ
ジストを塗布し、写真蝕刻法により、このホトレジスト
を所定のｎ型ウェル領域パターンにバターニングする。
次に、この図示しないホトレジストをマスクとして、例
えばｎ型不純物であるりんを、加速電圧１００ＫｅＶ、
ドーズ量２ Ｘ １０１２ｃ１１−２の条件にてイオ
ン注入する。これが、第１回目のｎ型ウェル形成領域に
対するイオン注入工程である。引き続き、第２回目のイ
オン注入工程を、第１回目とは、イオン注入される深さ
を変えて行なう。例えばｎ型不純物であるりんを、加速
電圧２．ＯＭｅＶ、ドーズ量２ Ｘ １０１２ｃ「２の
条件にてイオン注入する。次に、これらイオン注入され
たりんを熱拡散させ、第１のｎ型ウェル領域３４ （Ｎ
−ｗｅ １１ （１） ）、および第２のｎ型ウェル
領域３５（Ｎ−ｗｅｌｌ（２））を形成する。このとき
、第２のｎ型ウェル領域３５は、上記ｎ＋＋埋込層３２
に接するように、また、第１のｎ型ウェル領域３４は、
第２のｎ型ウェル領域３５に接するように熱拡散させる
。これらの第１、第２のｎ型ウェル領域３４と、３５と
を組み合わせることにより、半導体装置での実質的なｎ
型ウェル領域３６が形成される。
えばｎ型不純物であるりんを、加速電圧１００ＫｅＶ、
ドーズ量２ Ｘ １０１２ｃ１１−２の条件にてイオ
ン注入する。これが、第１回目のｎ型ウェル形成領域に
対するイオン注入工程である。引き続き、第２回目のイ
オン注入工程を、第１回目とは、イオン注入される深さ
を変えて行なう。例えばｎ型不純物であるりんを、加速
電圧２．ＯＭｅＶ、ドーズ量２ Ｘ １０１２ｃ「２の
条件にてイオン注入する。次に、これらイオン注入され
たりんを熱拡散させ、第１のｎ型ウェル領域３４ （Ｎ
−ｗｅ １１ （１） ）、および第２のｎ型ウェル
領域３５（Ｎ−ｗｅｌｌ（２））を形成する。このとき
、第２のｎ型ウェル領域３５は、上記ｎ＋＋埋込層３２
に接するように、また、第１のｎ型ウェル領域３４は、
第２のｎ型ウェル領域３５に接するように熱拡散させる
。これらの第１、第２のｎ型ウェル領域３４と、３５と
を組み合わせることにより、半導体装置での実質的なｎ
型ウェル領域３６が形成される。
尚、この工程で、イオン注入装置の加速電圧をスキャン
させながら、ウェル領域の形成を行なっても構わない。
させながら、ウェル領域の形成を行なっても構わない。
言い換えれば、ウェル領域形成領域に対し、不純物が打
ち込まれる深さを連続的に変えながら、不純物を注入し
てやっても良い。このようにしても、ウェル領域形成に
要する熱工程の時間は短縮される。
ち込まれる深さを連続的に変えながら、不純物を注入し
てやっても良い。このようにしても、ウェル領域形成に
要する熱工程の時間は短縮される。
次に、第３図（ｃ）に示すように、再度、図示しないホ
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストに高濃度ｎ＋型領領域パターン形成する。次に、こ
の図示しないホトレジストをマスクとして、例えばｎ型
不純物であるりんを、加速電圧１００ ＫｅＶ、ドーズ
量５ Ｘ １０ ”Ｃｍ−２の条件にてイオン注入する
。次に、このイオン注入されたりんを、上記ｎ＋＋埋込
層３２に届くように熱拡散させることにより、ｎ＋型領
領域３８形成する。
トレジストを塗布し、写真蝕刻法により、このホトレジ
ストに高濃度ｎ＋型領領域パターン形成する。次に、こ
の図示しないホトレジストをマスクとして、例えばｎ型
不純物であるりんを、加速電圧１００ ＫｅＶ、ドーズ
量５ Ｘ １０ ”Ｃｍ−２の条件にてイオン注入する
。次に、このイオン注入されたりんを、上記ｎ＋＋埋込
層３２に届くように熱拡散させることにより、ｎ＋型領
領域３８形成する。
これ以後の製造工程は、上記第１の実施例とほぼ同様で
ある。
ある。
第３図（ｄ）に示すように、素子分離領域として、フィ
ールド酸化膜４０を形成する。次に、このフィールド酸
化膜４０によって分離された素子領域表面に、第１のゲ
ート酸化膜４１を形成後、第１層ポリシリコン層により
、ＣＣＤの第１ゲート４２、ＣＭＯＳのゲート４２を形
成する。次に、選択的に第１のゲート酸化膜４１を除去
した後、第２のゲート酸化膜４３を形成する。このとき
、ＣＣＤの第１ゲート４２、ＣＭＯＳのゲート４２の表
面も酸化され、熱酸化膜４４が形成される。
ールド酸化膜４０を形成する。次に、このフィールド酸
化膜４０によって分離された素子領域表面に、第１のゲ
ート酸化膜４１を形成後、第１層ポリシリコン層により
、ＣＣＤの第１ゲート４２、ＣＭＯＳのゲート４２を形
成する。次に、選択的に第１のゲート酸化膜４１を除去
した後、第２のゲート酸化膜４３を形成する。このとき
、ＣＣＤの第１ゲート４２、ＣＭＯＳのゲート４２の表
面も酸化され、熱酸化膜４４が形成される。
次に、バイポーラトランジスタのｐ−型内部ベース領域
４８に対し、所定のｐ型不純物をイオン注入する。次に
、第２層ポリシリコン層により、ＣＣＤの第２ゲート４
５を形成する。次に、ＣＣＤ、およびｎチャネル型ＭＯ
ＳＦＥＴのｎ＋＋ソース／ドレイン領域４７、およびバ
イポーラトランジスタのｎ＋＋エミッタ領域４９に対し
、所定のｎ型不純物をイオン注入する。次に、ｐチャネ
ル型ＭＯＳＦＥＴのｐ＋＋ソース／ドレイン領域４６、
およびバイポーラトランジスタのｐ“型外部ベース領域
５０に対し、所定のｐ型不純物をイオン注入する。
４８に対し、所定のｐ型不純物をイオン注入する。次に
、第２層ポリシリコン層により、ＣＣＤの第２ゲート４
５を形成する。次に、ＣＣＤ、およびｎチャネル型ＭＯ
ＳＦＥＴのｎ＋＋ソース／ドレイン領域４７、およびバ
イポーラトランジスタのｎ＋＋エミッタ領域４９に対し
、所定のｎ型不純物をイオン注入する。次に、ｐチャネ
ル型ＭＯＳＦＥＴのｐ＋＋ソース／ドレイン領域４６、
およびバイポーラトランジスタのｐ“型外部ベース領域
５０に対し、所定のｐ型不純物をイオン注入する。
次に、第３図（ｅ）に示すように、全面に、層間絶縁膜
５１を形成し、この層間絶縁膜５１を通して、装置の所
定の場所に対し、コンタクト孔を開孔する。次に、アル
ミニウム層により、所定形状の電極２２を形成する。
５１を形成し、この層間絶縁膜５１を通して、装置の所
定の場所に対し、コンタクト孔を開孔する。次に、アル
ミニウム層により、所定形状の電極２２を形成する。
以上のような工程で、この発明の第２の実施例に係わる
電荷転送デバイスを含む半導体装置が製造される。
電荷転送デバイスを含む半導体装置が製造される。
次に、第４図に、第３図（ｃ）に示すＹ３−Ｙ４線に沿
う断面の不純物濃度プロファイルを示す。
う断面の不純物濃度プロファイルを示す。
第４図に示すように、ｎ＋＋埋込層３２の不純物濃度は
、そのピークの地点において、〜１０１９ｃｍ−’程度
ある。その上部に存在する第２のｎ型ウェル領域３５の
不純物濃度は、そのピークの地点において、〜１０１６
ａｍ−’程度ある。また、第１のｎ型ウェル領域３４の
不純物濃度は、そのピークの地点において、〜１０ ”
ｃｍ−’程度あるが、上記第２のｎ型ウェル領域３５の
不純物濃度より、若干高めとなる。この第２の実施例で
も、上記第１の実施例同様、半導体装置の実質的なウェ
ル領域３６において、深さ方向に、少なくとも２つの不
純物濃度のピークが存在することになる。
、そのピークの地点において、〜１０１９ｃｍ−’程度
ある。その上部に存在する第２のｎ型ウェル領域３５の
不純物濃度は、そのピークの地点において、〜１０１６
ａｍ−’程度ある。また、第１のｎ型ウェル領域３４の
不純物濃度は、そのピークの地点において、〜１０ ”
ｃｍ−’程度あるが、上記第２のｎ型ウェル領域３５の
不純物濃度より、若干高めとなる。この第２の実施例で
も、上記第１の実施例同様、半導体装置の実質的なウェ
ル領域３６において、深さ方向に、少なくとも２つの不
純物濃度のピークが存在することになる。
このような、本発明の第２の実施例に係わる電荷転送デ
バイスを含む半導体装置およびその製造方法によれば、
ｎ型ウェル領域に対し、これを形成するための不純物の
イオン注入を、少なくとも２回、注入される深さを変え
て行なう。したがって、第３図（ａ）ないし第３図（ｅ
）に示す実質的なｎ型ウェル領域３６の熱拡散工程の所
要時間の短縮がなされる。よって、第１の実施例同様、
ＣＣＤ、すなわち電荷転送デバイスにおいて、基板濃度
の変動による特性の変動、あるいは特性の劣化がなくな
り、例えば空乏層の伸びが、常に一定となるような信頼
性の高い、高性能な電荷転送デバイスを形成できるよう
になる。
バイスを含む半導体装置およびその製造方法によれば、
ｎ型ウェル領域に対し、これを形成するための不純物の
イオン注入を、少なくとも２回、注入される深さを変え
て行なう。したがって、第３図（ａ）ないし第３図（ｅ
）に示す実質的なｎ型ウェル領域３６の熱拡散工程の所
要時間の短縮がなされる。よって、第１の実施例同様、
ＣＣＤ、すなわち電荷転送デバイスにおいて、基板濃度
の変動による特性の変動、あるいは特性の劣化がなくな
り、例えば空乏層の伸びが、常に一定となるような信頼
性の高い、高性能な電荷転送デバイスを形成できるよう
になる。
また、この電荷転送デバイスは、ｎ＋＋埋込層３２、ｎ
＋型領領域３８よって、いわゆる島釣りの状態とされて
いる。したがって、電荷転送デバイスのノイズの影響を
、バイポーラトランジスタが受けることはなくなり、製
品としての信頼性を低下させることな（、同一チップ上
への同時混載が可能である。
＋型領領域３８よって、いわゆる島釣りの状態とされて
いる。したがって、電荷転送デバイスのノイズの影響を
、バイポーラトランジスタが受けることはなくなり、製
品としての信頼性を低下させることな（、同一チップ上
への同時混載が可能である。
さらに、このバイポーラトランジスタの形成される実質
的なウェル領域にあっても、第１の実施例同様、深さ方
向の不純物濃度プロファイルに、不純物濃度のピークが
、少なくとも２回設けられている。このことから、バイ
ポーラトランジスタ形成領域である実質的なウェル領域
３６の基板表面近傍での不純物濃度を低く設定すること
が可能となり、バイポーラトランジスタの耐圧を向上さ
せることができる。この第２の実施例でも、ｐ型エピタ
キシャル層３３の厚さや、第１、第２のｎ型ウェル領域
３４、および３５に対する不純物のイオン注入の条件等
を任意に変えることにより、バイポーラトランジスタの
耐圧を所望の値に合わせ込むことができる。よって、種
々のバイポーラトランジスタの耐圧を要求されるような
ＬＳＩに対応することも可能である。
的なウェル領域にあっても、第１の実施例同様、深さ方
向の不純物濃度プロファイルに、不純物濃度のピークが
、少なくとも２回設けられている。このことから、バイ
ポーラトランジスタ形成領域である実質的なウェル領域
３６の基板表面近傍での不純物濃度を低く設定すること
が可能となり、バイポーラトランジスタの耐圧を向上さ
せることができる。この第２の実施例でも、ｐ型エピタ
キシャル層３３の厚さや、第１、第２のｎ型ウェル領域
３４、および３５に対する不純物のイオン注入の条件等
を任意に変えることにより、バイポーラトランジスタの
耐圧を所望の値に合わせ込むことができる。よって、種
々のバイポーラトランジスタの耐圧を要求されるような
ＬＳＩに対応することも可能である。
以上のようなことから、本発明によれば、高信頼性、か
つ高性能な電荷転送デバイスと、耐圧の高いバイポーラ
トランジスタとを、製品としての信頼性を低下させるこ
となく、同一チップ上に形成できる。そして、同一チッ
プ内に形成されているバイポーラトランジスタによって
、ＬＳＩ内部のオペアンプを構成すれば、その出力の直
線性が改善される。特に、電源電圧の５ｖ化においても
、その直線性が劣化することがなく、ダイソートテスト
時の歩留りが向上する。さらに、耐圧の高いバイポーラ
トランジスタをも同一チップ上に形成できることから、
例えば電源電圧５Ｖ系のＩＣばかりでなく、それ以上の
電源電圧、例えば電源電圧１２Ｖ系のＩＣも同一チップ
内に形成可能となる。したがって、いっそうの高機能化
が達成される。
つ高性能な電荷転送デバイスと、耐圧の高いバイポーラ
トランジスタとを、製品としての信頼性を低下させるこ
となく、同一チップ上に形成できる。そして、同一チッ
プ内に形成されているバイポーラトランジスタによって
、ＬＳＩ内部のオペアンプを構成すれば、その出力の直
線性が改善される。特に、電源電圧の５ｖ化においても
、その直線性が劣化することがなく、ダイソートテスト
時の歩留りが向上する。さらに、耐圧の高いバイポーラ
トランジスタをも同一チップ上に形成できることから、
例えば電源電圧５Ｖ系のＩＣばかりでなく、それ以上の
電源電圧、例えば電源電圧１２Ｖ系のＩＣも同一チップ
内に形成可能となる。したがって、いっそうの高機能化
が達成される。
また、従来、別チップに形成されていた、例えば電荷転
送デバイスの信号処理回路といった、バイポーラＩＣを
も同一チップ上に形成することも可能である。これらの
ことから、スペースメリット、製造コストダウン、およ
び機能の拡大がなされ、システムの簡略化も達成される
。また、別チップ同士を接続する配線がなくなることか
らも、歩留りが向上し、信頼性も向上する。
送デバイスの信号処理回路といった、バイポーラＩＣを
も同一チップ上に形成することも可能である。これらの
ことから、スペースメリット、製造コストダウン、およ
び機能の拡大がなされ、システムの簡略化も達成される
。また、別チップ同士を接続する配線がなくなることか
らも、歩留りが向上し、信頼性も向上する。
［発明の効果コ
以上説明したようにこの発明によれば、電荷転送デバイ
スと、バイポーラトランジスタとを同一チップ上に、製
品としての信頼性を低下させることなく共存させること
が可能となる。そして、これらが共存している電荷転送
デバイスを含む半導体装置において、上記電荷転送デバ
イスにあっては、基板濃度の変動による特性の変動、あ
るいは特性の劣化がなくなり、高信頼性化、高性能化が
なされ、また、バイポーラトランジスタにあっては、耐
圧の向上がなされる。そして、電荷転送デバイスを含む
半導体装置内部のリニアアンプを、バイポーラトランジ
スタに置き換えることによって、このリニアアンプの出
力の直線性が良くなり、歩留りが向上する。さらに、高
い電源電圧系統のＩＣも同一チップ内に形成でき、電荷
転送デバイスを含む半導体装置の、よりいっそうの高機
能化もなされる。併せて電荷転送デバイスの信号を処理
するバイポーラＩＣをも同一チップ上に混載させれば、
システムの簡略化も可能となる電荷転送デバイスを含む
半導体装置およびその製造方法が提供される。
スと、バイポーラトランジスタとを同一チップ上に、製
品としての信頼性を低下させることなく共存させること
が可能となる。そして、これらが共存している電荷転送
デバイスを含む半導体装置において、上記電荷転送デバ
イスにあっては、基板濃度の変動による特性の変動、あ
るいは特性の劣化がなくなり、高信頼性化、高性能化が
なされ、また、バイポーラトランジスタにあっては、耐
圧の向上がなされる。そして、電荷転送デバイスを含む
半導体装置内部のリニアアンプを、バイポーラトランジ
スタに置き換えることによって、このリニアアンプの出
力の直線性が良くなり、歩留りが向上する。さらに、高
い電源電圧系統のＩＣも同一チップ内に形成でき、電荷
転送デバイスを含む半導体装置の、よりいっそうの高機
能化もなされる。併せて電荷転送デバイスの信号を処理
するバイポーラＩＣをも同一チップ上に混載させれば、
システムの簡略化も可能となる電荷転送デバイスを含む
半導体装置およびその製造方法が提供される。
第１図（ａ）ないし第１図（ｈ）はこの発明の第１の実
施例に係わる電荷転送デバイスを含む半導体装置の製造
方法について製造工程順に示した断面図、第２図は第１
図（Ｃ）に示すＹｌ−Ｙ２線に沿う断面の不純物濃度プ
ロファイル図、第３図（ａ）ないし第１図（ｅ）はこの
発明の第２の実施例に係わる電荷転送デバイスを含む半
導体装置の製造方法について製造工程順に示した断面図
、第４図は第３図（ｃ）に示すＹ３−Ｙ４線に沿う断面
の不純物濃度プロファイル図である。 １・・・ｐ型半導体基板、２・・・ｎ＋型埋込層、３・
・・ｎ＋型埋込層、４・・・ｐ型エピタキシャル層、５
・・・ｎ−型埋込層、６・・・ｎ型ウェル領域、７・・
・実質的なｎ型ウェル領域、８・・・熱酸化膜、９・・
・ｎ゛領域１０・・・フィールド酸化膜、１１・・・第
１のゲート酸化膜、１２・・・ＣＣＤの第１ゲート、Ｃ
Ｍｏ３のゲート、１３・・・第２のゲート酸化膜、１４
・・・熱酸化膜、１５・・・ＣＣＤの第２ゲート、１６
・・・ｐ”型ソース／ドレイン領域、１７・・・ｎ＋型
ソース／ドレイン領域、１８・・・ｐ−型内部ベース領
域、１９・・・ｎ＋型エミッタ領域、２０・・・ｐ＋型
外部ベース領域、２１・・・層間絶縁膜、２２・・・電
極、３１・・・ｐ型半導体基板、３２・・・ｎ＋型埋込
層、３３・・・ｐ型エピタキシャル層、３４・・・第１
のｎ型ウェル領域、３５・・・第２のｎ型ウェル領域、
３６・・・実質的なｎ型ウェル領域、３７・・・熱酸化
膜、３８・・・ｎ＋領領域４０・・・フィールド酸化膜
、４１・・・第１のゲート酸化膜、４２−ＣＯＤ ノ第
１ゲート、ＣＭｏ５のゲート、４３・・・第２のゲート
酸化膜、４４・・・熱酸化膜、４５・・・ＣＯＤの第２
ゲート、４６・・・ｐ＋型ソ−ス／ドレイン領域、４７
・・・ｎ＋型ソース／ドレイン領域、４８・・・ｐ−型
内部ベース領域、４９・・・ｎ＋型エミッタ領域、５０
・・・ｐ“型外部ベース領域、５１・・・層間絶縁膜、
５２・・・電極。
施例に係わる電荷転送デバイスを含む半導体装置の製造
方法について製造工程順に示した断面図、第２図は第１
図（Ｃ）に示すＹｌ−Ｙ２線に沿う断面の不純物濃度プ
ロファイル図、第３図（ａ）ないし第１図（ｅ）はこの
発明の第２の実施例に係わる電荷転送デバイスを含む半
導体装置の製造方法について製造工程順に示した断面図
、第４図は第３図（ｃ）に示すＹ３−Ｙ４線に沿う断面
の不純物濃度プロファイル図である。 １・・・ｐ型半導体基板、２・・・ｎ＋型埋込層、３・
・・ｎ＋型埋込層、４・・・ｐ型エピタキシャル層、５
・・・ｎ−型埋込層、６・・・ｎ型ウェル領域、７・・
・実質的なｎ型ウェル領域、８・・・熱酸化膜、９・・
・ｎ゛領域１０・・・フィールド酸化膜、１１・・・第
１のゲート酸化膜、１２・・・ＣＣＤの第１ゲート、Ｃ
Ｍｏ３のゲート、１３・・・第２のゲート酸化膜、１４
・・・熱酸化膜、１５・・・ＣＣＤの第２ゲート、１６
・・・ｐ”型ソース／ドレイン領域、１７・・・ｎ＋型
ソース／ドレイン領域、１８・・・ｐ−型内部ベース領
域、１９・・・ｎ＋型エミッタ領域、２０・・・ｐ＋型
外部ベース領域、２１・・・層間絶縁膜、２２・・・電
極、３１・・・ｐ型半導体基板、３２・・・ｎ＋型埋込
層、３３・・・ｐ型エピタキシャル層、３４・・・第１
のｎ型ウェル領域、３５・・・第２のｎ型ウェル領域、
３６・・・実質的なｎ型ウェル領域、３７・・・熱酸化
膜、３８・・・ｎ＋領領域４０・・・フィールド酸化膜
、４１・・・第１のゲート酸化膜、４２−ＣＯＤ ノ第
１ゲート、ＣＭｏ５のゲート、４３・・・第２のゲート
酸化膜、４４・・・熱酸化膜、４５・・・ＣＯＤの第２
ゲート、４６・・・ｐ＋型ソ−ス／ドレイン領域、４７
・・・ｎ＋型ソース／ドレイン領域、４８・・・ｐ−型
内部ベース領域、４９・・・ｎ＋型エミッタ領域、５０
・・・ｐ“型外部ベース領域、５１・・・層間絶縁膜、
５２・・・電極。
Claims (3)
- （１）電荷転送デバイスと、バイポーラトランジスタと
、ＭＯＳＦＥＴとを同一チップ上に形成し、上記電荷転
送デバイスの周囲がｎ型領域で囲まれてなる電荷転送デ
バイスを含む半導体装置において、上記バイポーラトラ
ンジスタ、およびＭＯＳＦＥＴが形成されるウェル領域
の深さ方向の不純物濃度プロファイルに、不純物濃度の
ピークが少なくとも２回あることを特徴とする電荷転送
デバイスを含む半導体装置。 - （２）ｐ型半導体基板上の電荷転送デバイス形成領域、
バイポーラトランジスタ形成領域、およびｐチャネル型
ＭＯＳＦＥＴ形成領域にｎ型埋込層を形成する工程と、
上記バイポーラトランジスタ形成領域、およびｐチャネ
ル型ＭＯＳＦＥＴ形成領域に形成されたｎ型埋込層に第
１のｎ型不純物をイオン注入する工程と、これらのｎ型
埋込層が形成されたｐ型半導体基板上にｐ型エピタキシ
ャル層を形成する工程と、上記バイポーラトランジスタ
形成領域、およびｐチャネル型ＭＯＳＦＥＴ形成領域に
形成されたｎ型埋込層上のｐ型エピタキシャル層内に対
し、第２のｎ型不純物をイオン注入する工程と、この第
２のｎ型不純物を活性化して、上記ｎ型埋込層に届くよ
うに、上記ｐ型エピタキシャル層内に、少なくとも２個
のｎ型ウェル領域を形成する工程と、これらのｎ型ウェ
ル領域のうち、バイポーラトランジスタ形成領域に形成
されているｎ型ウェル領域、および上記電荷転送デバイ
ス形成領域周囲のｐ型エピタキシャル層内に、上記ｎ型
埋込に届くように、ｎ型領域を形成する工程と、上記ｎ
型ウェル領域にバイポーラトランジスタ、およびｐチャ
ネル型ＭＯＳＦＥＴ、上記ｐ型エピタキシャル層にｎチ
ャネル型ＭＯＳＦＥＴ、並びにｐ型エピタキシャル層の
上記ｎ型領域に囲まれた領域に電荷転送デバイスを形成
する工程とを具備することを特徴とする電荷転送デバイ
スを含む半導体装置の製造方法。 - （３）ｐ型半導体基板上の電荷転送デバイス形成領域、
バイポーラトランジスタ形成領域、およびｐチャネル型
ＭＯＳＦＥＴ形成領域にｎ型埋込層を形成する工程と、
これらのｎ型埋込層が形成されたｐ型半導体基板上にｐ
型エピタキシャル層を形成する工程と、上記バイポーラ
トランジスタ形成領域、およびｐチャネル型ＭＯＳＦＥ
Ｔ形成領域に形成されたｎ型埋込層上のｐ型エピタキシ
ャル層内に対し、第１のｎ型不純物を、所定の深さにイ
オン注入する工程と、第２のｎ型不純物を、上記第１の
ｎ型不純物のイオン注入された深さとは異なる深さにイ
オン注入する工程と、これらの第１、第２のｎ型不純物
を活性化して、上記ｎ型埋込層に届くように、上記ｐ型
エピタキシャル層内に、少なくとも２個のｎ型ウェル領
域を形成する工程と、これらのｎ型ウェル領域のうち、
バイポーラトランジスタ形成領域に形成されているｎ型
ウェル領域、および上記電荷転送デバイス形成領域周囲
のｐ型エピタキシャル層内に、上記ｎ型埋込層に届くよ
うに、ｎ型領域を形成する工程と、上記ｎ型ウェル領域
にバイポーラトランジスタ、およびｐチャネル型ＭＯＳ
ＦＥＴ、上記ｐ型エピタキシャル層にｎチャネル型ＭＯ
ＳＦＥＴ、並びにｐ型エピタキシャル層の上記ｎ型領域
に囲まれた領域に電荷転送デバイスを形成する工程とを
具備することを特徴とする電荷転送デバイスを含む半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128314A JPH0770703B2 (ja) | 1989-05-22 | 1989-05-22 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
| US07/525,040 US4994888A (en) | 1989-05-22 | 1990-05-18 | Monolithic semiconductor device having CCD, bipolar and MOS structures |
| EP90109682A EP0399454B1 (en) | 1989-05-22 | 1990-05-22 | Monolithic semiconductor device having CCD, bipolar and MOS structures |
| DE69032255T DE69032255T2 (de) | 1989-05-22 | 1990-05-22 | Monolithische Halbleiteranordnung mit CCD-, bipolaren und MOS-Strukturen |
| KR1019900007350A KR930002296B1 (ko) | 1989-05-22 | 1990-05-22 | 전하전송 디바이스를 포함한 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128314A JPH0770703B2 (ja) | 1989-05-22 | 1989-05-22 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03114235A true JPH03114235A (ja) | 1991-05-15 |
| JPH0770703B2 JPH0770703B2 (ja) | 1995-07-31 |
Family
ID=14981711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128314A Expired - Fee Related JPH0770703B2 (ja) | 1989-05-22 | 1989-05-22 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4994888A (ja) |
| EP (1) | EP0399454B1 (ja) |
| JP (1) | JPH0770703B2 (ja) |
| KR (1) | KR930002296B1 (ja) |
| DE (1) | DE69032255T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286986A (en) * | 1989-04-13 | 1994-02-15 | Kabushiki Kaisha Toshiba | Semiconductor device having CCD and its peripheral bipolar transistors |
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