JP2642523B2 - 電荷結合素子を持つ半導体集積回路装置の製造方法 - Google Patents
電荷結合素子を持つ半導体集積回路装置の製造方法Info
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
-
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
Description
【０００１】
【産業上の利用分野】この発明は電荷結合素子およびそ
の形成方法と、電荷結合素子を持つ半導体集積回路装置
およびその製造方法に係わり、特に転送ゲート電極間の
絶縁性を改善した電荷結合素子およびその形成方法と、
そのような電荷結合素子を持つ半導体集積回路装置およ
びその製造方法に関する。
の形成方法と、電荷結合素子を持つ半導体集積回路装置
およびその製造方法に係わり、特に転送ゲート電極間の
絶縁性を改善した電荷結合素子およびその形成方法と、
そのような電荷結合素子を持つ半導体集積回路装置およ
びその製造方法に関する。
【０００２】
【従来の技術】図１７は、従来のＣＣＤとＭＯＳトラン
ジスタとを同一チップ内に集積形成した半導体集積回路
装置の断面図である。図１８は図１７中の破線枠２００
内の拡大図である。図１７及び図１８に示すような集積
回路装置を、本明細書では以下、ＣＭＯＳ−ＣＣＤ集積
回路装置と呼ぶ。
ジスタとを同一チップ内に集積形成した半導体集積回路
装置の断面図である。図１８は図１７中の破線枠２００
内の拡大図である。図１７及び図１８に示すような集積
回路装置を、本明細書では以下、ＣＭＯＳ−ＣＣＤ集積
回路装置と呼ぶ。
【０００３】図１７に示すように、従来のＣＭＯＳ−Ｃ
ＣＤ集積回路装置では、そのＣＣＤが次のように構成さ
れている。即ち、第１層ポリシリコンにより構成された
第１転送ゲート電極１００が基板１０２の上方に形成さ
れ、これらの直下にはそれぞれ、基板１０２を酸化する
ことにより得られた第１ゲート絶縁膜１０４が形成され
ている。これら第１転送ゲート電極１００の相互間には
第２層ポリシリコンにより構成された第２転送ゲート電
極１０６がそれぞれ形成されており、これらの直下には
それぞれ、第１転送ゲート１００形成後に基板１０２
を、再度酸化することにより得られた第２ゲート絶縁膜
１０８が形成されている。又、Ｎチャネル／Ｐチャネル
ＭＯＳトランジスタのゲート電極１１０はそれぞれ、第
１層あるいは第２層のポリシリコンにより形成され、こ
れらの直下にはそれぞれ、ＣＣＤの第１ゲート絶縁膜１
０４あるいは第２ゲート絶縁膜１０８のいずれかと同一
の工程にて形成されたゲート絶縁膜１１２が形成されて
いる。
ＣＤ集積回路装置では、そのＣＣＤが次のように構成さ
れている。即ち、第１層ポリシリコンにより構成された
第１転送ゲート電極１００が基板１０２の上方に形成さ
れ、これらの直下にはそれぞれ、基板１０２を酸化する
ことにより得られた第１ゲート絶縁膜１０４が形成され
ている。これら第１転送ゲート電極１００の相互間には
第２層ポリシリコンにより構成された第２転送ゲート電
極１０６がそれぞれ形成されており、これらの直下には
それぞれ、第１転送ゲート１００形成後に基板１０２
を、再度酸化することにより得られた第２ゲート絶縁膜
１０８が形成されている。又、Ｎチャネル／Ｐチャネル
ＭＯＳトランジスタのゲート電極１１０はそれぞれ、第
１層あるいは第２層のポリシリコンにより形成され、こ
れらの直下にはそれぞれ、ＣＣＤの第１ゲート絶縁膜１
０４あるいは第２ゲート絶縁膜１０８のいずれかと同一
の工程にて形成されたゲート絶縁膜１１２が形成されて
いる。
【０００４】ところで、ＣＭＯＳ−ＣＣＤ集積回路装置
において、その機能を追加／拡大したり、動作を高速化
させたりするには、ＭＯＳトランジスタにより構成され
ているＣＭＯＳ回路部分の集積度を上げる（微細化）の
が最も効果的である。
において、その機能を追加／拡大したり、動作を高速化
させたりするには、ＭＯＳトランジスタにより構成され
ているＣＭＯＳ回路部分の集積度を上げる（微細化）の
が最も効果的である。
【０００５】しかし、従来のＣＭＯＳ−ＣＣＤ集積回路
装置では、ＭＯＳトランジスタのゲート絶縁膜１１２
が、ＣＣＤの第１ゲート絶縁膜１０４もしくは第２ゲー
ト絶縁膜１０８のいずれかと同一の工程にて形成されて
いる。このためにＣＭＯＳ回路部の集積度を上げようと
してＭＯＳトランジスタのゲート絶縁膜１１２の膜厚を
薄くすれば、これに伴ってＣＣＤの第１ゲート絶縁膜１
０４あるいは第２のゲート絶縁膜１０８のいずれかが薄
くなってしまう。この結果、例えば図１８の円２０２内
に示される部分において、極めて薄い絶縁膜が基板と転
送ゲートの間、あるいは転送ゲート相互間に形成され、
ＣＣＤの電気的な耐圧が低下する。このようなＣＣＤで
は、耐圧が低い部分で絶縁破壊が起きやすく、またその
歩留りも低下してしまう。
装置では、ＭＯＳトランジスタのゲート絶縁膜１１２
が、ＣＣＤの第１ゲート絶縁膜１０４もしくは第２ゲー
ト絶縁膜１０８のいずれかと同一の工程にて形成されて
いる。このためにＣＭＯＳ回路部の集積度を上げようと
してＭＯＳトランジスタのゲート絶縁膜１１２の膜厚を
薄くすれば、これに伴ってＣＣＤの第１ゲート絶縁膜１
０４あるいは第２のゲート絶縁膜１０８のいずれかが薄
くなってしまう。この結果、例えば図１８の円２０２内
に示される部分において、極めて薄い絶縁膜が基板と転
送ゲートの間、あるいは転送ゲート相互間に形成され、
ＣＣＤの電気的な耐圧が低下する。このようなＣＣＤで
は、耐圧が低い部分で絶縁破壊が起きやすく、またその
歩留りも低下してしまう。
【０００６】
【発明が解決しようとする課題】以上説明したような点
より、ＣＭＯＳ−ＣＣＤ集積回路装置では、ＣＣＤの耐
圧を確保するためにゲート絶縁膜の膜厚を比較的厚くせ
ざるを得ない。また、従来の製造方法では厚く形成され
たゲート絶縁膜がＭＯＳトランジスタのゲート絶縁膜と
共有されてしまうため、ＭＯＳトランジスタにおいては
微細化が図りにくい。
より、ＣＭＯＳ−ＣＣＤ集積回路装置では、ＣＣＤの耐
圧を確保するためにゲート絶縁膜の膜厚を比較的厚くせ
ざるを得ない。また、従来の製造方法では厚く形成され
たゲート絶縁膜がＭＯＳトランジスタのゲート絶縁膜と
共有されてしまうため、ＭＯＳトランジスタにおいては
微細化が図りにくい。
【０００７】この発明は上記のような点に鑑み為された
もので、その目的は、ＣＣＤの歩留り及び信頼性をそれ
ぞれ損なうことなく、ＭＯＳトランジスタの微細化を図
ることができる、電荷結合素子を持つ半導体集積回路装
置の製造方法を提供することにある。
もので、その目的は、ＣＣＤの歩留り及び信頼性をそれ
ぞれ損なうことなく、ＭＯＳトランジスタの微細化を図
ることができる、電荷結合素子を持つ半導体集積回路装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、半導体基板の表面に、第
１の酸化膜を形成する工程と、前記第１の酸化膜上に、
耐酸化性絶縁膜を形成する工程と、前記半導体基板の上
方に第１の導電層を形成し、形成された第１の導電層を
パターニングして電荷結合素子の第１転送ゲート電極
を、前記耐酸化性絶縁膜上に形成する工程と、前記耐酸
化性絶縁膜上に形成された前記第１転送ゲート電極の表
面を、絶縁ゲート型トランジスタの形成予定部を前記耐
酸化性絶縁膜で覆った状態で、前記耐酸化性絶縁膜を酸
化障壁に用いて酸化し、前記第１転送ゲート電極の表面
に、第２の酸化膜を形成する工程と、前記耐酸化性絶縁
膜および前記第１の酸化膜の、前記絶縁ゲート型トラン
ジスタの形成予定部に存在する部分を除去し、前記半導
体基板の表面を露出させ、露出部を得る工程と、前記露
出部を酸化し、前記露出部に前記第２の酸化膜よりも薄
い、第３の酸化膜を形成する工程と、前記半導体基板の
上方に第２の導体層を形成し、形成された第２の導体層
をパターニングして前記絶縁ゲート型トランジスタのゲ
ート電極を、前記第３の酸化膜上に、および前記電荷結
合素子の、前記第２の酸化膜によって前記第１転送ゲー
トと電気的に絶縁される第２転送ゲート電極を、前記耐
酸化性絶縁膜上に、形成する工程とを具備することを特
徴としている。
に、請求項１に係る発明では、半導体基板の表面に、第
１の酸化膜を形成する工程と、前記第１の酸化膜上に、
耐酸化性絶縁膜を形成する工程と、前記半導体基板の上
方に第１の導電層を形成し、形成された第１の導電層を
パターニングして電荷結合素子の第１転送ゲート電極
を、前記耐酸化性絶縁膜上に形成する工程と、前記耐酸
化性絶縁膜上に形成された前記第１転送ゲート電極の表
面を、絶縁ゲート型トランジスタの形成予定部を前記耐
酸化性絶縁膜で覆った状態で、前記耐酸化性絶縁膜を酸
化障壁に用いて酸化し、前記第１転送ゲート電極の表面
に、第２の酸化膜を形成する工程と、前記耐酸化性絶縁
膜および前記第１の酸化膜の、前記絶縁ゲート型トラン
ジスタの形成予定部に存在する部分を除去し、前記半導
体基板の表面を露出させ、露出部を得る工程と、前記露
出部を酸化し、前記露出部に前記第２の酸化膜よりも薄
い、第３の酸化膜を形成する工程と、前記半導体基板の
上方に第２の導体層を形成し、形成された第２の導体層
をパターニングして前記絶縁ゲート型トランジスタのゲ
ート電極を、前記第３の酸化膜上に、および前記電荷結
合素子の、前記第２の酸化膜によって前記第１転送ゲー
トと電気的に絶縁される第２転送ゲート電極を、前記耐
酸化性絶縁膜上に、形成する工程とを具備することを特
徴としている。
【０００９】
【００１０】
【００１１】また、請求項２に係る発明では、半導体基
板の表面に、第１の酸化膜を形成する工程と、前記第１
の酸化膜上に、耐酸化性絶縁膜を形成する工程と、前記
半導体基板の上方に第１の導電層を形成し、形成された
第１の導電層をパターニングして電荷結合素子の第１転
送ゲート電極および高耐圧型の絶縁ゲート型トランジス
タのゲート電極をそれぞれ、前記耐酸化性絶縁膜上に形
成する工程と、前記耐酸化性絶縁膜上に形成された少な
くとも前記第１転送ゲート電極の表面を、低耐圧型の絶
縁ゲート型トランジスタの形成予定部を前記耐酸化性絶
縁膜で覆った状態で、前記耐酸化性絶縁膜を酸化障壁に
用いて酸化し、少なくとも前記第１転送ゲート電極の表
面に、第２の酸化膜を形成する工程と、前記耐酸化性絶
縁膜および前記第１の酸化膜の、前記低耐圧型の絶縁ゲ
ート型トランジスタの形成予定部に存在する部分を除去
し、前記半導体基板の表面を露出させ、露出部を得る工
程と、前記露出部を酸化し、前記露出部に前記第２の酸
化膜よりも薄い、第３の酸化膜を形成する工程と、前記
半導体基板の上方に第２の導体層を形成し、形成された
第２の導体層をパターニングして前記低耐圧型の絶縁ゲ
ート型トランジスタのゲート電極および前記電荷結合素
子の、前記第２の酸化膜によって前記第１転送ゲートと
電気的に絶縁される第２転送ゲート電極をそれぞれ、前
記耐酸化性絶縁膜上に形成する工程とを具備することを
特徴としている。
板の表面に、第１の酸化膜を形成する工程と、前記第１
の酸化膜上に、耐酸化性絶縁膜を形成する工程と、前記
半導体基板の上方に第１の導電層を形成し、形成された
第１の導電層をパターニングして電荷結合素子の第１転
送ゲート電極および高耐圧型の絶縁ゲート型トランジス
タのゲート電極をそれぞれ、前記耐酸化性絶縁膜上に形
成する工程と、前記耐酸化性絶縁膜上に形成された少な
くとも前記第１転送ゲート電極の表面を、低耐圧型の絶
縁ゲート型トランジスタの形成予定部を前記耐酸化性絶
縁膜で覆った状態で、前記耐酸化性絶縁膜を酸化障壁に
用いて酸化し、少なくとも前記第１転送ゲート電極の表
面に、第２の酸化膜を形成する工程と、前記耐酸化性絶
縁膜および前記第１の酸化膜の、前記低耐圧型の絶縁ゲ
ート型トランジスタの形成予定部に存在する部分を除去
し、前記半導体基板の表面を露出させ、露出部を得る工
程と、前記露出部を酸化し、前記露出部に前記第２の酸
化膜よりも薄い、第３の酸化膜を形成する工程と、前記
半導体基板の上方に第２の導体層を形成し、形成された
第２の導体層をパターニングして前記低耐圧型の絶縁ゲ
ート型トランジスタのゲート電極および前記電荷結合素
子の、前記第２の酸化膜によって前記第１転送ゲートと
電気的に絶縁される第２転送ゲート電極をそれぞれ、前
記耐酸化性絶縁膜上に形成する工程とを具備することを
特徴としている。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【作用】請求項１に係る発明であると、電荷結合素子の
第１転送ゲート電極を、耐酸化性絶縁膜上に形成し、耐
酸化性絶縁膜上に形成された第１転送ゲート電極の表面
を、絶縁ゲート型トランジスタの形成予定部を耐酸化性
絶縁膜で覆った状態で耐酸化性絶縁膜を酸化障壁に用い
て酸化する。このようにして、第１転送ゲート電極の表
面に、第２の酸化膜を形成するので、第２の酸化膜を、
酸化により厚く形成でき、第２の酸化膜によって第１、
第２の転送ゲート間を電気的に絶縁する電荷結合素子に
おいては、充分な耐圧を確保できるものを形成すること
ができる。 また、耐酸化性絶縁膜および第１の酸化膜
の、絶縁ゲート型トランジスタの形成予定部に存在する
部分を除去し、半導体基板の表面を露出させ、露出部を
得て、この露出部を酸化し、この露出部に第２の酸化膜
よりも薄い、第３の酸化膜を形成する。そして、第３の
酸化膜上に、絶縁ゲート型トランジスタのゲート電極を
形成する。これにより、第３の酸化膜を、薄く形成する
ことができ、第３の酸化膜をゲート絶縁膜とする絶縁ゲ
ート型トランジスタにおいては、微細化を図ることがで
きる。したがって、請求項１に係る発明によれば、充分
な耐圧が確保された電荷結合素子と、微細化を図ること
ができる絶縁ゲート型トランジスタとを、同一の半導体
基板上にそれぞれ形成できる。
第１転送ゲート電極を、耐酸化性絶縁膜上に形成し、耐
酸化性絶縁膜上に形成された第１転送ゲート電極の表面
を、絶縁ゲート型トランジスタの形成予定部を耐酸化性
絶縁膜で覆った状態で耐酸化性絶縁膜を酸化障壁に用い
て酸化する。このようにして、第１転送ゲート電極の表
面に、第２の酸化膜を形成するので、第２の酸化膜を、
酸化により厚く形成でき、第２の酸化膜によって第１、
第２の転送ゲート間を電気的に絶縁する電荷結合素子に
おいては、充分な耐圧を確保できるものを形成すること
ができる。 また、耐酸化性絶縁膜および第１の酸化膜
の、絶縁ゲート型トランジスタの形成予定部に存在する
部分を除去し、半導体基板の表面を露出させ、露出部を
得て、この露出部を酸化し、この露出部に第２の酸化膜
よりも薄い、第３の酸化膜を形成する。そして、第３の
酸化膜上に、絶縁ゲート型トランジスタのゲート電極を
形成する。これにより、第３の酸化膜を、薄く形成する
ことができ、第３の酸化膜をゲート絶縁膜とする絶縁ゲ
ート型トランジスタにおいては、微細化を図ることがで
きる。したがって、請求項１に係る発明によれば、充分
な耐圧が確保された電荷結合素子と、微細化を図ること
ができる絶縁ゲート型トランジスタとを、同一の半導体
基板上にそれぞれ形成できる。
【００１８】請求項２に係る発明であると、電荷結合素
子の第１転送ゲート電極および高耐圧型の絶縁ゲート型
トランジスタのゲート電極をそれぞれ、耐酸化性絶縁膜
上に形成し、耐酸化性絶縁膜上に形成された少なくとも
第１転送ゲート電極の表面を、低耐圧型の絶縁ゲート型
トランジスタの形成予定部を耐酸化性絶縁膜で覆った状
態で、耐酸化性絶縁膜を酸化障壁に用いて酸化する。こ
のようにして、少なくとも第１転送ゲート電極の表面
に、第２の酸化膜を形成するので、第２の酸化膜を、酸
化により厚く形成でき、第２の酸化膜によって第１、第
２の転送ゲート間を電気的に絶縁する電荷結合素子にお
いては、充分な耐圧を確保できるものを形成することが
できる。 また、耐酸化性絶縁膜上には、電荷結合素子の
第１転送ゲート電極の他、高耐圧型の絶縁ゲート型トラ
ンジスタのゲート電極を形成する。これにより、高耐圧
型の絶縁ゲート型トランジスタは、電荷結合素子のゲー
ト絶縁膜と同じ構造である第１の酸化膜と耐酸化性膜と
の２層膜をゲート絶縁膜にでき、高耐圧型のものを形成
することができる。 また、耐酸化性絶縁膜および第１の
酸化膜の、低耐圧型の絶縁ゲート型トランジスタの形成
予定部に存在する部分を除去し、半導体基板の表面を露
出させ、露出部を得て、この露出部を酸化し、この露出
部に第２の酸化膜よりも薄い、第３の酸化膜を形成す
る。そして、第３の酸化膜上に、低耐圧型の絶縁ゲート
型トランジスタのゲート電極を形成する。これにより、
第３の酸化膜を、薄く形成することができ、第３の酸化
膜をゲート絶縁膜とする低耐圧型の絶縁ゲート型トラン
ジスタにおいては、微細化を図ることができる。したが
って、請求項２に係る発明によれば、充分な耐圧が確保
された電荷結合素子と、高耐圧型の絶縁ゲート型トラン
ジスタと、微細化を図ることができる低耐圧型の絶縁ゲ
ート型トランジスタとを、同一の半導体基板上にそれぞ
れ形成できる。
子の第１転送ゲート電極および高耐圧型の絶縁ゲート型
トランジスタのゲート電極をそれぞれ、耐酸化性絶縁膜
上に形成し、耐酸化性絶縁膜上に形成された少なくとも
第１転送ゲート電極の表面を、低耐圧型の絶縁ゲート型
トランジスタの形成予定部を耐酸化性絶縁膜で覆った状
態で、耐酸化性絶縁膜を酸化障壁に用いて酸化する。こ
のようにして、少なくとも第１転送ゲート電極の表面
に、第２の酸化膜を形成するので、第２の酸化膜を、酸
化により厚く形成でき、第２の酸化膜によって第１、第
２の転送ゲート間を電気的に絶縁する電荷結合素子にお
いては、充分な耐圧を確保できるものを形成することが
できる。 また、耐酸化性絶縁膜上には、電荷結合素子の
第１転送ゲート電極の他、高耐圧型の絶縁ゲート型トラ
ンジスタのゲート電極を形成する。これにより、高耐圧
型の絶縁ゲート型トランジスタは、電荷結合素子のゲー
ト絶縁膜と同じ構造である第１の酸化膜と耐酸化性膜と
の２層膜をゲート絶縁膜にでき、高耐圧型のものを形成
することができる。 また、耐酸化性絶縁膜および第１の
酸化膜の、低耐圧型の絶縁ゲート型トランジスタの形成
予定部に存在する部分を除去し、半導体基板の表面を露
出させ、露出部を得て、この露出部を酸化し、この露出
部に第２の酸化膜よりも薄い、第３の酸化膜を形成す
る。そして、第３の酸化膜上に、低耐圧型の絶縁ゲート
型トランジスタのゲート電極を形成する。これにより、
第３の酸化膜を、薄く形成することができ、第３の酸化
膜をゲート絶縁膜とする低耐圧型の絶縁ゲート型トラン
ジスタにおいては、微細化を図ることができる。したが
って、請求項２に係る発明によれば、充分な耐圧が確保
された電荷結合素子と、高耐圧型の絶縁ゲート型トラン
ジスタと、微細化を図ることができる低耐圧型の絶縁ゲ
ート型トランジスタとを、同一の半導体基板上にそれぞ
れ形成できる。
【００１９】
【００２０】また、請求項２に係る発明であると、耐酸
化性絶縁膜上に第１の導電層を形成し、この第１の導電
層をパターニングして電荷結合素子の第１転送ゲート電
極および高耐圧型の絶縁ゲート型トランジスタのゲート
電極を形成し、また、基板の上方に第２の導電層を形成
し、この第２の導電層をパターニングして前記電荷結合
素子の第２転送ゲート電極および低耐圧型の絶縁ゲート
型トランジスタのゲート電極を形成する。このような製
造方法によれば、同一の半導体基板上に、高耐圧／低耐
圧型の二種類の耐圧型の絶縁ゲート型トランジスタをそ
れぞれ、簡単に形成することができる。なお、低耐圧と
は、耐圧が低くなったということではなく、微細化され
たもの、あるいは微細化を行い易い構造を持つ絶縁ゲー
ト型トランジスタのことを指す。
化性絶縁膜上に第１の導電層を形成し、この第１の導電
層をパターニングして電荷結合素子の第１転送ゲート電
極および高耐圧型の絶縁ゲート型トランジスタのゲート
電極を形成し、また、基板の上方に第２の導電層を形成
し、この第２の導電層をパターニングして前記電荷結合
素子の第２転送ゲート電極および低耐圧型の絶縁ゲート
型トランジスタのゲート電極を形成する。このような製
造方法によれば、同一の半導体基板上に、高耐圧／低耐
圧型の二種類の耐圧型の絶縁ゲート型トランジスタをそ
れぞれ、簡単に形成することができる。なお、低耐圧と
は、耐圧が低くなったということではなく、微細化され
たもの、あるいは微細化を行い易い構造を持つ絶縁ゲー
ト型トランジスタのことを指す。
【００２１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。 ［第１の実施例］図１〜図８はそれぞれ、この発明の第
１の実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製
造工程順に示す断面図である。
り説明する。 ［第１の実施例］図１〜図８はそれぞれ、この発明の第
１の実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製
造工程順に示す断面図である。
【００２２】先ず、図１に示すように、例えば比抵抗が
２０［Ω・ｃｍ］程度のｐ型のシリコン基板１０のＰチ
ャネルＭＯＳトランジスタ形成予定部に、例えばｎ型不
純物イオンを注入する。次いで、注入されたイオンを例
えば熱拡散させ、ｎ型ウェル１２を形成する。次いで、
一般的な素子分離法の一つであるＬＯＣＯＳ方式によ
り、基板１０の表面に反転防止層１３並びにフィールド
酸化膜１４を形成する。次いで、露出するシリコン基板
１０の表面を、例えば温度９５０℃程度、塩酸と酸素と
の混合酸化雰囲気中にて酸化し、厚み７０［ｎｍ］程度
の第１シリコン酸化膜１６を形成する。次いで、ＬＰＣ
ＶＤ法等による気相反応により第１シリコン酸化膜１６
等の上に、シリコン窒化膜１８を７０［ｎｍ］程度の厚
みに堆積する。これら酸化膜１６及び窒化膜１８で構成
された積層絶縁膜は後に、ＣＣＤのゲート絶縁膜とな
る。
２０［Ω・ｃｍ］程度のｐ型のシリコン基板１０のＰチ
ャネルＭＯＳトランジスタ形成予定部に、例えばｎ型不
純物イオンを注入する。次いで、注入されたイオンを例
えば熱拡散させ、ｎ型ウェル１２を形成する。次いで、
一般的な素子分離法の一つであるＬＯＣＯＳ方式によ
り、基板１０の表面に反転防止層１３並びにフィールド
酸化膜１４を形成する。次いで、露出するシリコン基板
１０の表面を、例えば温度９５０℃程度、塩酸と酸素と
の混合酸化雰囲気中にて酸化し、厚み７０［ｎｍ］程度
の第１シリコン酸化膜１６を形成する。次いで、ＬＰＣ
ＶＤ法等による気相反応により第１シリコン酸化膜１６
等の上に、シリコン窒化膜１８を７０［ｎｍ］程度の厚
みに堆積する。これら酸化膜１６及び窒化膜１８で構成
された積層絶縁膜は後に、ＣＣＤのゲート絶縁膜とな
る。
【００２３】次に、図２に示すように、基板１０のＣＣ
Ｄ形成予定部に図示せぬホトレジストをマスクに、例え
ばＣＣＤが埋込みチャネル型ＣＣＤとなるように、ｎ型
不純物であるリンをイオン注入する（この注入状態は特
に図示せず）。次いで、基板１０の上方に、ＣＶＤ法に
よりアンドープの第１層ポリシリコンを約４００［ｎ
ｍ］程度の厚みに堆積させる。次いで、温度９５０℃程
度にて第１層ポリシリコンにｎ型不純物であるリンを拡
散させてｎ+型化する（導体化）。次いで、ｎ+型化され
た第１層ポリシリコンを写真蝕刻技術及びＲＩＥ技術を
用いてパターニングし、ＣＣＤの第１転送ゲート電極２
０を形成する。
Ｄ形成予定部に図示せぬホトレジストをマスクに、例え
ばＣＣＤが埋込みチャネル型ＣＣＤとなるように、ｎ型
不純物であるリンをイオン注入する（この注入状態は特
に図示せず）。次いで、基板１０の上方に、ＣＶＤ法に
よりアンドープの第１層ポリシリコンを約４００［ｎ
ｍ］程度の厚みに堆積させる。次いで、温度９５０℃程
度にて第１層ポリシリコンにｎ型不純物であるリンを拡
散させてｎ+型化する（導体化）。次いで、ｎ+型化され
た第１層ポリシリコンを写真蝕刻技術及びＲＩＥ技術を
用いてパターニングし、ＣＣＤの第１転送ゲート電極２
０を形成する。
【００２４】次に、図３に示すように、例えば温度９５
０℃程度、塩酸と酸素との混合酸化雰囲気中にてシリコ
ン窒化膜１８を酸化障壁に用いてｎ+型第１層ポリシリ
コンより成る第１転送ゲート電極２０の表面を選択的
に、かつ比較的厚めに酸化する。これにより、第１転送
ゲート２０の表面に第２シリコン酸化膜２２が形成され
る。この酸化膜２２は後に、ＣＣＤの第１転送ゲートと
第２転送ゲートとを絶縁する絶縁膜になる。
０℃程度、塩酸と酸素との混合酸化雰囲気中にてシリコ
ン窒化膜１８を酸化障壁に用いてｎ+型第１層ポリシリ
コンより成る第１転送ゲート電極２０の表面を選択的
に、かつ比較的厚めに酸化する。これにより、第１転送
ゲート２０の表面に第２シリコン酸化膜２２が形成され
る。この酸化膜２２は後に、ＣＣＤの第１転送ゲートと
第２転送ゲートとを絶縁する絶縁膜になる。
【００２５】次に、図４に示すように、図示せぬホトレ
ジストをマスクに、ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタ形成予定部上にあるシリ
コン窒化膜１８を除去する。さらに引き続いて第１シリ
コン酸化膜１６も除去する。
ジストをマスクに、ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタ形成予定部上にあるシリ
コン窒化膜１８を除去する。さらに引き続いて第１シリ
コン酸化膜１６も除去する。
【００２６】次に、図５に示すように、露出したシリコ
ン基板１０の表面を、例えば温度９５０℃程度、塩酸と
酸素との混合酸化雰囲気中に酸化し、厚み４５［ｎｍ］
程度の第３シリコン酸化膜２４を形成する。この酸化膜
２４は後に、Ｐチャネル／ＮチャネルＭＯＳトランジス
タのゲート絶縁膜となる。次いで、Ｐチャネル／Ｎチャ
ネルＭＯＳトランジスタのしきい値を制御するためのイ
オン注入、及びＣＣＤの電位障壁（図示せぬ第２転送ゲ
ート直下に形成される）を作るためのイオン注入をそれ
ぞれ、ホトレジストで注入領域を限定して行う。これら
のイオン注入に用いるイオン種はともに例えばボロンで
ある。次いで、基板１０の上方に、ＣＶＤ法によりアン
ドープの第２層ポリシリコンを約４００［ｎｍ］程度の
厚みに堆積する。次いで、温度９５０℃程度にて、第２
層ポリシリコンにｎ型不純物であるリンを拡散させてｎ
+型化する。次いで、ｎ+型化された第２層ポリシリコン
をホトレジスト２６をマスクに、ＲＩＥ技術を用いてパ
ターニングし、Ｐチャネル／ＮチャネルＭＯＳトランジ
スタのゲート２８及びＣＣＤの第２転送ゲート３０を形
成する。
ン基板１０の表面を、例えば温度９５０℃程度、塩酸と
酸素との混合酸化雰囲気中に酸化し、厚み４５［ｎｍ］
程度の第３シリコン酸化膜２４を形成する。この酸化膜
２４は後に、Ｐチャネル／ＮチャネルＭＯＳトランジス
タのゲート絶縁膜となる。次いで、Ｐチャネル／Ｎチャ
ネルＭＯＳトランジスタのしきい値を制御するためのイ
オン注入、及びＣＣＤの電位障壁（図示せぬ第２転送ゲ
ート直下に形成される）を作るためのイオン注入をそれ
ぞれ、ホトレジストで注入領域を限定して行う。これら
のイオン注入に用いるイオン種はともに例えばボロンで
ある。次いで、基板１０の上方に、ＣＶＤ法によりアン
ドープの第２層ポリシリコンを約４００［ｎｍ］程度の
厚みに堆積する。次いで、温度９５０℃程度にて、第２
層ポリシリコンにｎ型不純物であるリンを拡散させてｎ
+型化する。次いで、ｎ+型化された第２層ポリシリコン
をホトレジスト２６をマスクに、ＲＩＥ技術を用いてパ
ターニングし、Ｐチャネル／ＮチャネルＭＯＳトランジ
スタのゲート２８及びＣＣＤの第２転送ゲート３０を形
成する。
【００２７】次に、図６に示すように、シリコン窒化膜
とシリコン酸化膜との選択比が高いエッチング剤を用
い、ホトレジスト２６及びシリコン酸化膜をマスクにし
てＣＣＤのソース／ドレイン拡散層形成予定部上にある
シリコン窒化膜１８を選択的に除去する。
とシリコン酸化膜との選択比が高いエッチング剤を用
い、ホトレジスト２６及びシリコン酸化膜をマスクにし
てＣＣＤのソース／ドレイン拡散層形成予定部上にある
シリコン窒化膜１８を選択的に除去する。
【００２８】次に、図７に示すように、ＭＯＳトランジ
スタ及びＣＣＤのソース／ドレイン拡散層形成予定部上
にあるシリコン酸化膜１６や２４等を選択的に除去す
る。この後、ホトレジスト２６を剥離する。次いで、Ｎ
チャネルＭＯＳトランジスタ及びＣＣＤのソース／ドレ
イン拡散層を形成するために、図示せぬホトレジストを
マスクに選択的にヒ素のイオン注入を行う。次いで、レ
ジストを剥離した後、温度９００℃程度にて薄い酸化膜
を形成する。次いで、ＰチャネルＭＯＳトランジスタの
ソース／ドレイン拡散層を形成するために、図示せぬホ
トレジストをマスクとして選択的に例えばボロンのイオ
ン注入を行う。これらのイオン注入によりＮチャネルＭ
ＯＳトランジスタのソース／ドレイン拡散層となるｎ型
高濃度拡散層３４、ＣＣＤのソース／ドレイン拡散層と
なるｎ型高濃度拡散層３６、ＰチャネルＭＯＳトランジ
スタのソース／ドレイン拡散層となるｐ型高濃度拡散層
３２がそれぞれ得られる。
スタ及びＣＣＤのソース／ドレイン拡散層形成予定部上
にあるシリコン酸化膜１６や２４等を選択的に除去す
る。この後、ホトレジスト２６を剥離する。次いで、Ｎ
チャネルＭＯＳトランジスタ及びＣＣＤのソース／ドレ
イン拡散層を形成するために、図示せぬホトレジストを
マスクに選択的にヒ素のイオン注入を行う。次いで、レ
ジストを剥離した後、温度９００℃程度にて薄い酸化膜
を形成する。次いで、ＰチャネルＭＯＳトランジスタの
ソース／ドレイン拡散層を形成するために、図示せぬホ
トレジストをマスクとして選択的に例えばボロンのイオ
ン注入を行う。これらのイオン注入によりＮチャネルＭ
ＯＳトランジスタのソース／ドレイン拡散層となるｎ型
高濃度拡散層３４、ＣＣＤのソース／ドレイン拡散層と
なるｎ型高濃度拡散層３６、ＰチャネルＭＯＳトランジ
スタのソース／ドレイン拡散層となるｐ型高濃度拡散層
３２がそれぞれ得られる。
【００２９】次に、図８に示すように、基板の全面にＣ
ＶＤ法によりＣＶＤシリコン酸化膜を形成する。次い
で、このＣＶＤシリコン酸化膜上にＢＰＳＧ膜を、原料
ガスを変える等して連続的に堆積する。これによりＣＶ
Ｄシリコン酸化膜とＢＰＳＧ膜とから成る層間絶縁膜３
８が形成される。次いで、温度９５０℃程度にて熱処理
する。この熱処理により層間絶縁膜３８は平滑化、及び
ＢＰＳＧ膜によるリンゲッタが行われ、又、同時にＰ型
高濃度拡散層３２、Ｎ型高濃度拡散層３４及び３６が活
性化される。次いで、写真蝕刻技術及びＲＩＥ技術を用
いて、例えばＰ型高濃度拡散層３２やＮ型高濃度拡散層
３４及び３６等に通じるコンタクト孔を選択的に開口す
る。次いで、層間絶縁膜３８の上にスパッタ技術を用い
て、例えばアルミニウムとシリコンとから成る合金を被
着させる。次いで、この合金膜を写真蝕刻技術及びＲＩ
Ｅ技術を用いてパターニングし、所望の金属配線４０を
形成する。この後、温度４５０℃程度、窒素と水素との
混合ガス（ホーミングガス）雰囲気中で約１５分間、金
属配線４０を構成する合金をシンタ処理する。以上のよ
うな方法により第１の実施例に係わるＣＭＯＳ−ＣＣＤ
集積回路装置が形成される。
ＶＤ法によりＣＶＤシリコン酸化膜を形成する。次い
で、このＣＶＤシリコン酸化膜上にＢＰＳＧ膜を、原料
ガスを変える等して連続的に堆積する。これによりＣＶ
Ｄシリコン酸化膜とＢＰＳＧ膜とから成る層間絶縁膜３
８が形成される。次いで、温度９５０℃程度にて熱処理
する。この熱処理により層間絶縁膜３８は平滑化、及び
ＢＰＳＧ膜によるリンゲッタが行われ、又、同時にＰ型
高濃度拡散層３２、Ｎ型高濃度拡散層３４及び３６が活
性化される。次いで、写真蝕刻技術及びＲＩＥ技術を用
いて、例えばＰ型高濃度拡散層３２やＮ型高濃度拡散層
３４及び３６等に通じるコンタクト孔を選択的に開口す
る。次いで、層間絶縁膜３８の上にスパッタ技術を用い
て、例えばアルミニウムとシリコンとから成る合金を被
着させる。次いで、この合金膜を写真蝕刻技術及びＲＩ
Ｅ技術を用いてパターニングし、所望の金属配線４０を
形成する。この後、温度４５０℃程度、窒素と水素との
混合ガス（ホーミングガス）雰囲気中で約１５分間、金
属配線４０を構成する合金をシンタ処理する。以上のよ
うな方法により第１の実施例に係わるＣＭＯＳ−ＣＣＤ
集積回路装置が形成される。
【００３０】上記構成の装置によれば、ＭＯＳトランジ
スタのゲート絶縁膜の膜厚に関係なく、ＣＣＤのゲート
絶縁膜を厚く、かつシリコン窒化膜／シリコン酸化膜で
構成できる。これにより、ＣＣＤの第１／第２転送ゲー
ト２０及び３０と基板１０との間の耐圧が上がる。更に
第１転送ゲート２０と第２転送ゲート３０との間の耐圧
も、シリコン窒化膜を酸化障壁として厚く形成された第
２シリコン酸化膜２２により向上する。これらの結果、
ＣＣＤの耐圧は全体的に向上する。又、第１転送ゲート
２０のゲート絶縁膜と第２転送ゲート３０のゲート絶縁
膜とが同一のものにて構成されるため、第１／第２転送
ゲートのゲート絶縁膜それぞれにおいて、ゲート絶縁膜
の膜質や膜厚の相違等がなくなり、高信頼性、高性能な
ＣＣＤを得ることができる。又、歩留りも良くなる。
スタのゲート絶縁膜の膜厚に関係なく、ＣＣＤのゲート
絶縁膜を厚く、かつシリコン窒化膜／シリコン酸化膜で
構成できる。これにより、ＣＣＤの第１／第２転送ゲー
ト２０及び３０と基板１０との間の耐圧が上がる。更に
第１転送ゲート２０と第２転送ゲート３０との間の耐圧
も、シリコン窒化膜を酸化障壁として厚く形成された第
２シリコン酸化膜２２により向上する。これらの結果、
ＣＣＤの耐圧は全体的に向上する。又、第１転送ゲート
２０のゲート絶縁膜と第２転送ゲート３０のゲート絶縁
膜とが同一のものにて構成されるため、第１／第２転送
ゲートのゲート絶縁膜それぞれにおいて、ゲート絶縁膜
の膜質や膜厚の相違等がなくなり、高信頼性、高性能な
ＣＣＤを得ることができる。又、歩留りも良くなる。
【００３１】一方、ＭＯＳトランジスタにより構成され
たＣＭＯＳ回路部にあっては、ＣＣＤのゲート絶縁膜と
は別の第３シリコン酸化膜によるゲート絶縁膜を得るこ
とができる。このため、その膜厚をＣＣＤのゲート酸化
膜形成に干渉されることなく、任意に設定できるととも
に、その膜厚を薄くすることもできる。これによりＭＯ
Ｓトランジスタの微細化を図れ、ＣＭＯＳ−ＣＣＤ集積
回路装置において機能追加／拡大、動作の高速化を容易
に実現できるようになる。 ［第２の実施例］
たＣＭＯＳ回路部にあっては、ＣＣＤのゲート絶縁膜と
は別の第３シリコン酸化膜によるゲート絶縁膜を得るこ
とができる。このため、その膜厚をＣＣＤのゲート酸化
膜形成に干渉されることなく、任意に設定できるととも
に、その膜厚を薄くすることもできる。これによりＭＯ
Ｓトランジスタの微細化を図れ、ＣＭＯＳ−ＣＣＤ集積
回路装置において機能追加／拡大、動作の高速化を容易
に実現できるようになる。 ［第２の実施例］
【００３２】第２の実施例はこの発明を、出力回路（オ
ペアンプ等を含む）等のアナログ系回路のために高耐圧
型のＭＯＳトランジスタを備えたＣＭＯＳ−ＣＣＤ集積
回路装置に適用した例である。
ペアンプ等を含む）等のアナログ系回路のために高耐圧
型のＭＯＳトランジスタを備えたＣＭＯＳ−ＣＣＤ集積
回路装置に適用した例である。
【００３３】図９〜図16はそれぞれ、この発明の第２の
実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製造工
程順に示す断面図である。図９〜図16において、図１〜
図８と同一の部分については同一の参照符号を付す。
実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製造工
程順に示す断面図である。図９〜図16において、図１〜
図８と同一の部分については同一の参照符号を付す。
【００３４】先ず、図９に示すように、図１にて説明し
た方法と同様な方法により、ｐ型シリコン基板１０に、
ｎ型ウェル１２及び５０をそれぞれ形成する。次いで、
フィールド酸化膜１４を形成した後、露出するシリコン
基板１０の表面に、第１シリコン酸化膜１６を形成し、
この上に連続的にシリコン窒化膜１８を形成する。
た方法と同様な方法により、ｐ型シリコン基板１０に、
ｎ型ウェル１２及び５０をそれぞれ形成する。次いで、
フィールド酸化膜１４を形成した後、露出するシリコン
基板１０の表面に、第１シリコン酸化膜１６を形成し、
この上に連続的にシリコン窒化膜１８を形成する。
【００３５】次に、図10に示すように、図２にて説明し
た方法と同様な方法により、基板の上に、ＣＶＤ法によ
りアンドープの第１層ポリシリコンを約４００［ｎｍ］
程度の厚みに堆積させ、この後、ｎ+型化する（導体
化）。次いで、ｎ+型化された第１層ポリシリコンを写
真蝕刻技術及びＲＩＥ技術を用いてパターニングし、Ｃ
ＣＤの第１転送ゲート２０、及び高耐圧型Ｐチャネル／
ＮチャネルＭＯＳトランジスタのゲート５２をそれぞれ
形成する。
た方法と同様な方法により、基板の上に、ＣＶＤ法によ
りアンドープの第１層ポリシリコンを約４００［ｎｍ］
程度の厚みに堆積させ、この後、ｎ+型化する（導体
化）。次いで、ｎ+型化された第１層ポリシリコンを写
真蝕刻技術及びＲＩＥ技術を用いてパターニングし、Ｃ
ＣＤの第１転送ゲート２０、及び高耐圧型Ｐチャネル／
ＮチャネルＭＯＳトランジスタのゲート５２をそれぞれ
形成する。
【００３６】次に、図11に示すように、図３にて説明し
た方法と同様な方法により、基板の上に、シリコン窒化
膜１８を酸化障壁に用いて第１転送ゲート２０、ゲート
５２の表面のみを選択的にかつ比較的厚めに酸化し、第
２シリコン酸化膜２２を形成する。
た方法と同様な方法により、基板の上に、シリコン窒化
膜１８を酸化障壁に用いて第１転送ゲート２０、ゲート
５２の表面のみを選択的にかつ比較的厚めに酸化し、第
２シリコン酸化膜２２を形成する。
【００３７】次に、図12に示すように、図４にて説明し
た方法と同様な方法により、高耐圧型以外（以下通常型
と称す）のＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタ形成予定部上にあるシリコン窒化
膜１８及び第１シリコン酸化膜１６をそれぞれ除去す
る。
た方法と同様な方法により、高耐圧型以外（以下通常型
と称す）のＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタ形成予定部上にあるシリコン窒化
膜１８及び第１シリコン酸化膜１６をそれぞれ除去す
る。
【００３８】次に、図13に示すように、図５にて説明し
た方法と同様な方法により、例えば通常型ＭＯＳトラン
ジスタ形成予定部に第３シリコン酸化膜２４を形成し、
次いで、基板の上に、ＣＶＤ法によりアンドープの第２
層ポリシリコンを約４００［ｎｍ］程度の厚みに堆積さ
せ、この後、ｎ+型化する。次いで、ｎ+型化された第２
層ポリシリコンをホトレジスト２６をマスクにＲＩＥ技
術を用いてパターニングし、通常型Ｐチャネル／Ｎチャ
ネルＭＯＳトランジスタのゲート２８及びＣＣＤの第２
転送ゲート３０を形成する。
た方法と同様な方法により、例えば通常型ＭＯＳトラン
ジスタ形成予定部に第３シリコン酸化膜２４を形成し、
次いで、基板の上に、ＣＶＤ法によりアンドープの第２
層ポリシリコンを約４００［ｎｍ］程度の厚みに堆積さ
せ、この後、ｎ+型化する。次いで、ｎ+型化された第２
層ポリシリコンをホトレジスト２６をマスクにＲＩＥ技
術を用いてパターニングし、通常型Ｐチャネル／Ｎチャ
ネルＭＯＳトランジスタのゲート２８及びＣＣＤの第２
転送ゲート３０を形成する。
【００３９】次に、図14に示すように、図６にて説明し
た方法と同様な方法により、シリコン窒化膜とシリコン
酸化膜との選択比が高いエッチング剤を用い、ホトレジ
スト２６及びシリコン酸化膜をマスクにして高耐圧型Ｍ
ＯＳトランジスタのソース／ドレイン拡散層及びＣＣＤ
のソース／ドレイン拡散層形成予定部上にあるシリコン
窒化膜１８を選択的に除去する。
た方法と同様な方法により、シリコン窒化膜とシリコン
酸化膜との選択比が高いエッチング剤を用い、ホトレジ
スト２６及びシリコン酸化膜をマスクにして高耐圧型Ｍ
ＯＳトランジスタのソース／ドレイン拡散層及びＣＣＤ
のソース／ドレイン拡散層形成予定部上にあるシリコン
窒化膜１８を選択的に除去する。
【００４０】次に、図15に示すように、図７にて説明し
た方法と同様な方法により、高耐圧型／通常型ＭＯＳト
ランジスタ及びＣＣＤのソース／ドレイン拡散層形成予
定部上にあるシリコン酸化膜１６や２４等を選択的に除
去する。この後、ＮチャネルＭＯＳトランジスタ及びＣ
ＣＤのソース／ドレイン拡散層を形成するために、図示
せぬホトレジストをマスクに選択的にヒ素のイオン注入
を行う。次いで、レジストを剥離した後、温度９００℃
程度にて薄い酸化膜を形成する。次いで、ＰチャネルＭ
ＯＳトランジスタのソース／ドレイン拡散層を形成する
ために、図示せぬホトレジストをマスクとして選択的に
例えばボロンのイオン注入を行う。これらのイオン注入
によりＮチャネルＭＯＳトランジスタのソース／ドレイ
ン拡散層となるｎ型高濃度拡散層３４及び５６、ＣＣＤ
のソース／ドレイン拡散層となるｎ型高濃度拡散層３
６、ＰチャネルＭＯＳトランジスタのソース／ドレイン
拡散層となるｐ型高濃度拡散層３２及び５４がそれぞれ
得られる。
た方法と同様な方法により、高耐圧型／通常型ＭＯＳト
ランジスタ及びＣＣＤのソース／ドレイン拡散層形成予
定部上にあるシリコン酸化膜１６や２４等を選択的に除
去する。この後、ＮチャネルＭＯＳトランジスタ及びＣ
ＣＤのソース／ドレイン拡散層を形成するために、図示
せぬホトレジストをマスクに選択的にヒ素のイオン注入
を行う。次いで、レジストを剥離した後、温度９００℃
程度にて薄い酸化膜を形成する。次いで、ＰチャネルＭ
ＯＳトランジスタのソース／ドレイン拡散層を形成する
ために、図示せぬホトレジストをマスクとして選択的に
例えばボロンのイオン注入を行う。これらのイオン注入
によりＮチャネルＭＯＳトランジスタのソース／ドレイ
ン拡散層となるｎ型高濃度拡散層３４及び５６、ＣＣＤ
のソース／ドレイン拡散層となるｎ型高濃度拡散層３
６、ＰチャネルＭＯＳトランジスタのソース／ドレイン
拡散層となるｐ型高濃度拡散層３２及び５４がそれぞれ
得られる。
【００４１】次に、図16に示すように、基板の全面にＣ
ＶＤ法によりＣＶＤシリコン酸化膜とＢＰＳＧ膜とから
成る層間絶縁膜３８を形成する。次いで、熱処理し、層
間絶縁膜３８は平滑化、及びＢＰＳＧ膜によるリンゲッ
タを行なうと共にＰ型高濃度拡散層３２、５４、Ｎ型高
濃度拡散層３４、３６、５６を活性化させる。次いで、
例えばＰ型高濃度拡散層３２、５６やＮ型高濃度拡散層
３４、３６、５６等に通じるコンタクト孔を選択的に開
口する。この後、層間絶縁膜３８の上に、例えばアルミ
ニウムとシリコンとから成る合金を被着させ、次いで、
この合金膜をパターニングし、所望の金属配線４０を形
成する。この後、金属配線４０を構成する合金をシンタ
処理する。以上のような方法により第２の実施例に係わ
るＣＭＯＳ−ＣＣＤ集積回路装置が形成される。
ＶＤ法によりＣＶＤシリコン酸化膜とＢＰＳＧ膜とから
成る層間絶縁膜３８を形成する。次いで、熱処理し、層
間絶縁膜３８は平滑化、及びＢＰＳＧ膜によるリンゲッ
タを行なうと共にＰ型高濃度拡散層３２、５４、Ｎ型高
濃度拡散層３４、３６、５６を活性化させる。次いで、
例えばＰ型高濃度拡散層３２、５６やＮ型高濃度拡散層
３４、３６、５６等に通じるコンタクト孔を選択的に開
口する。この後、層間絶縁膜３８の上に、例えばアルミ
ニウムとシリコンとから成る合金を被着させ、次いで、
この合金膜をパターニングし、所望の金属配線４０を形
成する。この後、金属配線４０を構成する合金をシンタ
処理する。以上のような方法により第２の実施例に係わ
るＣＭＯＳ−ＣＣＤ集積回路装置が形成される。
【００４２】上記構成の装置によれば、第１の実施例と
同様に、ＣＣＤのゲート絶縁膜に比較的厚い絶縁膜を、
通常型のＭＯＳトランジスタのゲート絶縁膜にそれより
薄い絶縁膜をそれぞれ形成でき、ＣＣＤの耐圧向上、Ｃ
ＭＯＳ回路部の微細化を実現できる。更にＣＣＤのゲー
ト絶縁膜を構成したシリコン窒化膜／シリコン酸化膜を
利用し、これをゲート絶縁膜としたＭＯＳトランジスタ
を形成することにより、工程が増すことなく、高耐圧型
のＭＯＳトランジスタを同一チップ内に形成できる。こ
の高耐圧型のＭＯＳトランジスタは高耐圧使用、特に出
力回路（オペアンプ等を含む）等の所謂ＣＭＯＳアナロ
グ回路に用いられ、又、上記通常型のＭＯＳトランジス
タはＣＭＯＳデジタル回路に用いらる。これにより、Ｃ
ＭＯＳアナログ回路を高耐圧なＭＯＳトランジスタで、
又、ＣＭＯＳデジタル回路を高集積、高速動作なＭＯＳ
トランジスタでそれぞれ形成でき、ＣＭＯＳ−ＣＣＤ集
積回路装置の一層の高性能化を可能とできる。
同様に、ＣＣＤのゲート絶縁膜に比較的厚い絶縁膜を、
通常型のＭＯＳトランジスタのゲート絶縁膜にそれより
薄い絶縁膜をそれぞれ形成でき、ＣＣＤの耐圧向上、Ｃ
ＭＯＳ回路部の微細化を実現できる。更にＣＣＤのゲー
ト絶縁膜を構成したシリコン窒化膜／シリコン酸化膜を
利用し、これをゲート絶縁膜としたＭＯＳトランジスタ
を形成することにより、工程が増すことなく、高耐圧型
のＭＯＳトランジスタを同一チップ内に形成できる。こ
の高耐圧型のＭＯＳトランジスタは高耐圧使用、特に出
力回路（オペアンプ等を含む）等の所謂ＣＭＯＳアナロ
グ回路に用いられ、又、上記通常型のＭＯＳトランジス
タはＣＭＯＳデジタル回路に用いらる。これにより、Ｃ
ＭＯＳアナログ回路を高耐圧なＭＯＳトランジスタで、
又、ＣＭＯＳデジタル回路を高集積、高速動作なＭＯＳ
トランジスタでそれぞれ形成でき、ＣＭＯＳ−ＣＣＤ集
積回路装置の一層の高性能化を可能とできる。
【００４３】尚、上記各実施例は一例であって、この発
明の主旨を逸脱しない範囲で様々な変更が可能であるこ
とはもちろんである。例えばゲートを構成する導体層に
ｎ+型のポリシリコンを用いたが、この他に例えば高融
点金属硅化物（シリサイド）、高融点金属硅化物とポリ
シリコンとの積層膜（ポリサイド）等を用いることも可
能である。又、これらのような導体層で構成されたゲー
トの表面のみを選択的に酸化するための酸化障壁として
シリコン窒化膜を用いたが、この他の耐酸化性の膜を用
いることも可能である。この時、耐酸化性の膜は、なる
べくシリコン窒化膜と同じように絶縁性を持ち、ＣＣＤ
や高耐圧型のＭＯＳトランジスタのゲート絶縁膜として
応用できるものが、製造工程の簡略化や耐圧向上の意味
から望ましい。上記の他、更に種々の変更が可能である
ことは勿論である。
明の主旨を逸脱しない範囲で様々な変更が可能であるこ
とはもちろんである。例えばゲートを構成する導体層に
ｎ+型のポリシリコンを用いたが、この他に例えば高融
点金属硅化物（シリサイド）、高融点金属硅化物とポリ
シリコンとの積層膜（ポリサイド）等を用いることも可
能である。又、これらのような導体層で構成されたゲー
トの表面のみを選択的に酸化するための酸化障壁として
シリコン窒化膜を用いたが、この他の耐酸化性の膜を用
いることも可能である。この時、耐酸化性の膜は、なる
べくシリコン窒化膜と同じように絶縁性を持ち、ＣＣＤ
や高耐圧型のＭＯＳトランジスタのゲート絶縁膜として
応用できるものが、製造工程の簡略化や耐圧向上の意味
から望ましい。上記の他、更に種々の変更が可能である
ことは勿論である。
【００４４】
【発明の効果】以上詳記したようにこの発明によれば、
ＣＣＤの歩留り及び信頼性をそれぞれ損なうことなく、
ＭＯＳトランジスタの微細化を図ることができる、電荷
結合素子を持つ半導体集積回路装置の製造方法を提供で
きる。
ＣＣＤの歩留り及び信頼性をそれぞれ損なうことなく、
ＭＯＳトランジスタの微細化を図ることができる、電荷
結合素子を持つ半導体集積回路装置の製造方法を提供で
きる。
【図１】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第１の断面図。
路装置の製造工程中の第１の断面図。
【図２】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第２の断面図。
路装置の製造工程中の第２の断面図。
【図３】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第３の断面図。
路装置の製造工程中の第３の断面図。
【図４】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第４の断面図。
路装置の製造工程中の第４の断面図。
【図５】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第５の断面図。
路装置の製造工程中の第５の断面図。
【図６】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第６の断面図。
路装置の製造工程中の第６の断面図。
【図７】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第７の断面図。
路装置の製造工程中の第７の断面図。
【図８】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第８の断面図。
路装置の製造工程中の第８の断面図。
【図９】この発明の第２の実施例に関わる半導体集積回
路装置の製造工程中の第１の断面図。
路装置の製造工程中の第１の断面図。
【図１０】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第２の断面図。
回路装置の製造工程中の第２の断面図。
【図１１】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第３の断面図。
回路装置の製造工程中の第３の断面図。
【図１２】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第４の断面図。
回路装置の製造工程中の第４の断面図。
【図１３】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第５の断面図。
回路装置の製造工程中の第５の断面図。
【図１４】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第６の断面図。
回路装置の製造工程中の第６の断面図。
【図１５】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第７の断面図。
回路装置の製造工程中の第７の断面図。
【図１６】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第８の断面図。
回路装置の製造工程中の第８の断面図。
【図１７】従来の半導体集積回路装置の断面図。
【図１８】従来の半導体集積回路装置であり図17中の破
線枠内の拡大図。
線枠内の拡大図。
１０…ｐ型シリコン基板、１６…第１シリコン酸化膜、
１８…シリコン窒化膜、２０…第１転送ゲート、２２…
第２シリコン酸化膜、２４…第３シリコン窒化膜、２８
…ゲート、３０…第２転送ゲート。
１８…シリコン窒化膜、２０…第１転送ゲート、２２…
第２シリコン酸化膜、２４…第３シリコン窒化膜、２８
…ゲート、３０…第２転送ゲート。
Claims (2)
- 【請求項１】 半導体基板の表面に、第１の酸化膜を形
成する工程と、 前記第１の酸化膜上に、耐酸化性絶縁膜を形成する工程
と、 前記半導体基板の上方に第１の導電層を形成し、形成さ
れた第１の導電層をパターニングして電荷結合素子の第
１転送ゲート電極を、前記耐酸化性絶縁膜上に形成する
工程と、 前記耐酸化性絶縁膜上に形成された前記第１転送ゲート
電極の表面を、絶縁ゲート型トランジスタの形成予定部
を前記耐酸化性絶縁膜で覆った状態で、前記耐酸化性絶
縁膜を酸化障壁に用いて酸化し、前記第１転送ゲート電
極の表面に、第２の酸化膜を形成する工程と、 前記耐酸化性絶縁膜および前記第１の酸化膜の、前記絶
縁ゲート型トランジスタの形成予定部に存在する部分を
除去し、前記半導体基板の表面を露出させ、露出部を得
る工程と、 前記露出部を酸化し、前記露出部に前記第２の酸化膜よ
りも薄い、第３の酸化膜を形成する工程と、 前記半導体基板の上方に第２の導体層を形成し、形成さ
れた第２の導体層をパターニングして前記絶縁ゲート型
トランジスタのゲート電極を、前記第３の酸化膜上に、
および前記電荷結合素子の、前記第２の酸化膜によって
前記第１転送ゲートと電気的に絶縁される第２転送ゲー
ト電極を、前記耐酸化性絶縁膜上に、形成する工程と を
具備することを特徴とする電荷結合素子を持つ半導体集
積回路装置の製造方法。 - 【請求項２】 半導体基板の表面に、第１の酸化膜を形
成する工程と、 前記第１の酸化膜上に、耐酸化性絶縁膜を形成する工程
と、 前記半導体基板の上方に第１の導電層を形成し、形成さ
れた第１の導電層をパターニングして電荷結合素子の第
１転送ゲート電極および高耐圧型の絶縁ゲート型トラン
ジスタのゲート電極をそれぞれ、前記耐酸化性絶縁膜上
に形成する工程と、 前記耐酸化性絶縁膜上に形成された少なくとも前記第１
転送ゲート電極の表面 を、低耐圧型の絶縁ゲート型トラ
ンジスタの形成予定部を前記耐酸化性絶縁膜で覆った状
態で、前記耐酸化性絶縁膜を酸化障壁に用いて酸化し、
少なくとも前記第１転送ゲート電極の表面に、第２の酸
化膜を形成する工程と、 前記耐酸化性絶縁膜および前記第１の酸化膜の、前記低
耐圧型の絶縁ゲート型トランジスタの形成予定部に存在
する部分を除去し、前記半導体基板の表面を露出させ、
露出部を得る工程と、 前記露出部を酸化し、前記露出部に前記第２の酸化膜よ
りも薄い、第３の酸化膜を形成する工程と、 前記半導体基板の上方に第２の導体層を形成し、形成さ
れた第２の導体層をパターニングして前記低耐圧型の絶
縁ゲート型トランジスタのゲート電極および前記電荷結
合素子の、前記第２の酸化膜によって前記第１転送ゲー
トと電気的に絶縁される第２転送ゲート電極をそれぞ
れ、前記耐酸化性絶縁膜上に形成する工程と を具備する
ことを特徴とする電荷結合素子を持つ半導体集積回路装
置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054817A JP2642523B2 (ja) | 1991-03-19 | 1991-03-19 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
| US07/845,267 US5321282A (en) | 1991-03-19 | 1992-03-03 | Integrated circuit having a charge coupled device and MOS transistor and method for manufacturing thereof |
| EP92302072A EP0505081B1 (en) | 1991-03-19 | 1992-03-11 | Method of manufacturing an integrated circuit having a charge coupled device |
| DE69226212T DE69226212T2 (de) | 1991-03-19 | 1992-03-11 | Herstellungsverfahren einer integrierten Schaltung mit einer Ladungsverschiebeanordnung |
| KR1019920004112A KR920018985A (ko) | 1991-03-19 | 1992-03-13 | 전하결합소자를 갖춘 집적회로 및 그 제조방법. |
| US08/212,143 US5489545A (en) | 1991-03-19 | 1994-03-14 | Method of manufacturing an integrated circuit having a charge coupled device and a MOS transistor |
| KR2019960007410U KR0128746Y1 (en) | 1991-03-19 | 1996-04-08 | Integrated circuit having a charge coupled device |
| HK98111859A HK1011115A1 (en) | 1991-03-19 | 1998-11-09 | Method of manufacturing an integrated circuit having a integrated circuit having a charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054817A JP2642523B2 (ja) | 1991-03-19 | 1991-03-19 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290447A JPH04290447A (ja) | 1992-10-15 |
| JP2642523B2 true JP2642523B2 (ja) | 1997-08-20 |
Family
ID=12981249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054817A Expired - Fee Related JP2642523B2 (ja) | 1991-03-19 | 1991-03-19 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5321282A (ja) |
| EP (1) | EP0505081B1 (ja) |
| JP (1) | JP2642523B2 (ja) |
| KR (1) | KR920018985A (ja) |
| DE (1) | DE69226212T2 (ja) |
| HK (1) | HK1011115A1 (ja) |
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|---|---|---|---|---|
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| US5858844A (en) * | 1995-06-07 | 1999-01-12 | Advanced Micro Devices, Inc. | Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process |
| US5900654A (en) * | 1995-07-17 | 1999-05-04 | Spratt; James P. | Radiation hardened charge coupled device |
| US5879954A (en) * | 1996-05-20 | 1999-03-09 | Raytheon Company | Radiation-hard isoplanar cryo-CMOS process suitable for sub-micron devices |
| US6440782B1 (en) * | 1996-09-03 | 2002-08-27 | Hughes Electronics | Radiation-hard silicon cryo-CMOS process suitable for charge-coupled devices, and a device made according to this process |
| JP3214432B2 (ja) | 1998-02-04 | 2001-10-02 | 日本電気株式会社 | 固体撮像装置の製造方法 |
| US6548363B1 (en) * | 2000-04-11 | 2003-04-15 | Taiwan Semiconductor Manufacturing Company | Method to reduce the gate induced drain leakage current in CMOS devices |
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2005116744A (ja) * | 2003-10-07 | 2005-04-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US20100193459A1 (en) * | 2007-04-12 | 2010-08-05 | Todd Housley | Nursing bottle with recessed storage area |
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|---|---|---|---|---|
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| US3859717A (en) * | 1970-12-21 | 1975-01-14 | Rockwell International Corp | Method of manufacturing control electrodes for charge coupled circuits and the like |
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| US3837907A (en) * | 1972-03-22 | 1974-09-24 | Bell Telephone Labor Inc | Multiple-level metallization for integrated circuits |
| DE2314260A1 (de) * | 1972-05-30 | 1973-12-13 | Ibm | Ladungsgekoppelte halbleiteranordnung und verfahren zu ihrer herstellung |
| US3834959A (en) * | 1972-06-30 | 1974-09-10 | Ibm | Process for the formation of selfaligned silicon and aluminum gates |
| US3931674A (en) * | 1974-02-08 | 1976-01-13 | Fairchild Camera And Instrument Corporation | Self aligned CCD element including two levels of electrodes and method of manufacture therefor |
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