JPH04290447A - 電荷結合素子を持つ半導体集積回路装置の製造方法 - Google Patents
電荷結合素子を持つ半導体集積回路装置の製造方法Info
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- JPH04290447A JPH04290447A JP3054817A JP5481791A JPH04290447A JP H04290447 A JPH04290447 A JP H04290447A JP 3054817 A JP3054817 A JP 3054817A JP 5481791 A JP5481791 A JP 5481791A JP H04290447 A JPH04290447 A JP H04290447A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は電荷結合素子およびそ
の形成方法と、電荷結合素子を持つ半導体集積回路装置
およびその製造方法に係わり、特に転送ゲート電極間の
絶縁性を改善した電荷結合素子およびその形成方法と、
そのような電荷結合素子を持つ半導体集積回路装置およ
びその製造方法に関する。
の形成方法と、電荷結合素子を持つ半導体集積回路装置
およびその製造方法に係わり、特に転送ゲート電極間の
絶縁性を改善した電荷結合素子およびその形成方法と、
そのような電荷結合素子を持つ半導体集積回路装置およ
びその製造方法に関する。
【０００２】
【従来の技術】図１７は、従来のＣＣＤとＭＯＳトラン
ジスタとを同一チップ内に集積形成した半導体集積回路
装置の断面図である。図１８は図１７中の破線枠２００
内の拡大図である。図１７及び図１８に示すような集積
回路装置を、本明細書では以下、ＣＭＯＳ−ＣＣＤ集積
回路装置と呼ぶ。
ジスタとを同一チップ内に集積形成した半導体集積回路
装置の断面図である。図１８は図１７中の破線枠２００
内の拡大図である。図１７及び図１８に示すような集積
回路装置を、本明細書では以下、ＣＭＯＳ−ＣＣＤ集積
回路装置と呼ぶ。
【０００３】図１７に示すように、従来のＣＭＯＳ−Ｃ
ＣＤ集積回路装置では、そのＣＣＤが次のように構成さ
れている。即ち、第１層ポリシリコンにより構成された
第１転送ゲート電極１００が基板１０２の上方に形成さ
れ、これらの直下にはそれぞれ、基板１０２を酸化する
ことにより得られた第１ゲート絶縁膜１０４が形成され
ている。これら第１転送ゲート電極１００の相互間には
第２層ポリシリコンにより構成された第２転送ゲート電
極１０６がそれぞれ形成されており、これらの直下には
それぞれ、第１転送ゲート１００形成後に基板１０２を
、再度酸化することにより得られた第２ゲート絶縁膜１
０８が形成されている。又、Ｎチャネル／ＰチャネルＭ
ＯＳトランジスタのゲート電極１１０はそれぞれ、第１
層あるいは第２層のポリシリコンにより形成され、これ
らの直下にはそれぞれ、ＣＣＤの第１ゲート絶縁膜１０
４あるいは第２ゲート絶縁膜１０８のいずれかと同一の
工程にて形成されたゲート絶縁膜１１２が形成されてい
る。
ＣＤ集積回路装置では、そのＣＣＤが次のように構成さ
れている。即ち、第１層ポリシリコンにより構成された
第１転送ゲート電極１００が基板１０２の上方に形成さ
れ、これらの直下にはそれぞれ、基板１０２を酸化する
ことにより得られた第１ゲート絶縁膜１０４が形成され
ている。これら第１転送ゲート電極１００の相互間には
第２層ポリシリコンにより構成された第２転送ゲート電
極１０６がそれぞれ形成されており、これらの直下には
それぞれ、第１転送ゲート１００形成後に基板１０２を
、再度酸化することにより得られた第２ゲート絶縁膜１
０８が形成されている。又、Ｎチャネル／ＰチャネルＭ
ＯＳトランジスタのゲート電極１１０はそれぞれ、第１
層あるいは第２層のポリシリコンにより形成され、これ
らの直下にはそれぞれ、ＣＣＤの第１ゲート絶縁膜１０
４あるいは第２ゲート絶縁膜１０８のいずれかと同一の
工程にて形成されたゲート絶縁膜１１２が形成されてい
る。
【０００４】ところで、ＣＭＯＳ−ＣＣＤ集積回路装置
において、その機能を追加／拡大したり、動作を高速化
させたりするには、ＭＯＳトランジスタにより構成され
ているＣＭＯＳ回路部分の集積度を上げる（微細化）の
が最も効果的である。
において、その機能を追加／拡大したり、動作を高速化
させたりするには、ＭＯＳトランジスタにより構成され
ているＣＭＯＳ回路部分の集積度を上げる（微細化）の
が最も効果的である。
【０００５】しかし、従来のＣＭＯＳ−ＣＣＤ集積回路
装置では、ＭＯＳトランジスタのゲート絶縁膜１１２が
、ＣＣＤの第１ゲート絶縁膜１０４もしくは第２ゲート
絶縁膜１０８のいずれかと同一の工程にて形成されてい
る。このためにＣＭＯＳ回路部の集積度を上げようとし
てＭＯＳトランジスタのゲート絶縁膜１１２の膜厚を薄
くすれば、これに伴ってＣＣＤの第１ゲート絶縁膜１０
４あるいは第２のゲート絶縁膜１０８のいずれかが薄く
なってしまう。この結果、例えば図１８の円２０２内に
示される部分において、極めて薄い絶縁膜が基板と転送
ゲートの間、あるいは転送ゲート相互間に形成され、Ｃ
ＣＤの電気的な耐圧が低下する。このようなＣＣＤでは
、耐圧が低い部分で絶縁破壊が起きやすく、またその歩
留りも低下してしまう。
装置では、ＭＯＳトランジスタのゲート絶縁膜１１２が
、ＣＣＤの第１ゲート絶縁膜１０４もしくは第２ゲート
絶縁膜１０８のいずれかと同一の工程にて形成されてい
る。このためにＣＭＯＳ回路部の集積度を上げようとし
てＭＯＳトランジスタのゲート絶縁膜１１２の膜厚を薄
くすれば、これに伴ってＣＣＤの第１ゲート絶縁膜１０
４あるいは第２のゲート絶縁膜１０８のいずれかが薄く
なってしまう。この結果、例えば図１８の円２０２内に
示される部分において、極めて薄い絶縁膜が基板と転送
ゲートの間、あるいは転送ゲート相互間に形成され、Ｃ
ＣＤの電気的な耐圧が低下する。このようなＣＣＤでは
、耐圧が低い部分で絶縁破壊が起きやすく、またその歩
留りも低下してしまう。
【０００６】
【発明が解決しようとする課題】以上説明したような点
より、ＣＭＯＳ−ＣＣＤ集積回路装置では、ＣＣＤの耐
圧を確保するためにゲート絶縁膜の膜厚を比較的厚くせ
ざるを得ない。また、従来の製造方法では厚く形成され
たゲート絶縁膜がＭＯＳトランジスタのゲート絶縁膜と
共有されてしまうため、ＭＯＳトランジスタにおいては
微細化が図りにくい。
より、ＣＭＯＳ−ＣＣＤ集積回路装置では、ＣＣＤの耐
圧を確保するためにゲート絶縁膜の膜厚を比較的厚くせ
ざるを得ない。また、従来の製造方法では厚く形成され
たゲート絶縁膜がＭＯＳトランジスタのゲート絶縁膜と
共有されてしまうため、ＭＯＳトランジスタにおいては
微細化が図りにくい。
【０００７】この発明は上記のような点に鑑み為された
もので、その目的は、ＣＣＤの歩留り及び信頼性をそれ
ぞれ損なうことなく、ＭＯＳトランジスタの微細化を図
ることができる半導体集積回路装置とその製造方法、お
よび電荷結合素子とその形成方法を提供することにある
。
もので、その目的は、ＣＣＤの歩留り及び信頼性をそれ
ぞれ損なうことなく、ＭＯＳトランジスタの微細化を図
ることができる半導体集積回路装置とその製造方法、お
よび電荷結合素子とその形成方法を提供することにある
。
【０００８】
【課題を解決するための手段】この発明に係わる半導体
集積回路装置の第１の態様は、主表面を持つ半導体基板
と、前記主表面上に酸化膜から成る第１のゲート絶縁膜
を介して形成された、絶縁ゲート型トランジスタのゲー
ト電極と、前記主表面上に窒化膜を含む絶縁膜から成る
第２のゲート絶縁膜を介して形成された、電荷結合素子
の複数の第１転送ゲート電極と、前記複数の第１転送ゲ
ート電極の相互間の前記第２のゲート絶縁膜上に形成さ
れた、電荷結合素子の少なくとも１つの第２転送ゲート
電極と、を具備することを特徴とする。
集積回路装置の第１の態様は、主表面を持つ半導体基板
と、前記主表面上に酸化膜から成る第１のゲート絶縁膜
を介して形成された、絶縁ゲート型トランジスタのゲー
ト電極と、前記主表面上に窒化膜を含む絶縁膜から成る
第２のゲート絶縁膜を介して形成された、電荷結合素子
の複数の第１転送ゲート電極と、前記複数の第１転送ゲ
ート電極の相互間の前記第２のゲート絶縁膜上に形成さ
れた、電荷結合素子の少なくとも１つの第２転送ゲート
電極と、を具備することを特徴とする。
【０００９】また、この発明の半導体集積回路装置の第
２の態様は、主表面を持つ半導体基板と、前記主表面上
に酸化膜から成る第１のゲート絶縁膜を介して形成され
た、絶縁ゲート型トランジスタの第１のゲート電極と、
前記主表面上に窒化膜を含む絶縁膜から成る第２のゲー
ト絶縁膜を介して形成された、絶縁ゲート型トランジス
タの第２のゲート電極と、前記主表面上に窒化膜を含む
絶縁膜から成る第３のゲート絶縁膜を介して形成された
、電荷結合素子の複数の第１転送ゲート電極と、前記複
数の第１転送ゲート電極の相互間の前記第３のゲート絶
縁膜上に形成された、電荷結合素子の少なくとも１つの
第２転送ゲート電極と、を具備することを特徴とする。
２の態様は、主表面を持つ半導体基板と、前記主表面上
に酸化膜から成る第１のゲート絶縁膜を介して形成され
た、絶縁ゲート型トランジスタの第１のゲート電極と、
前記主表面上に窒化膜を含む絶縁膜から成る第２のゲー
ト絶縁膜を介して形成された、絶縁ゲート型トランジス
タの第２のゲート電極と、前記主表面上に窒化膜を含む
絶縁膜から成る第３のゲート絶縁膜を介して形成された
、電荷結合素子の複数の第１転送ゲート電極と、前記複
数の第１転送ゲート電極の相互間の前記第３のゲート絶
縁膜上に形成された、電荷結合素子の少なくとも１つの
第２転送ゲート電極と、を具備することを特徴とする。
【００１０】さらに第１、第２の態様の半導体集積回路
装置において、前記第１転送ゲート電極表面には酸化膜
が形成され、この酸化膜は、前記電荷結合素子のゲート
絶縁膜が持つ窒化膜を酸化障壁として形成されたもので
構成されることを特徴とする。
装置において、前記第１転送ゲート電極表面には酸化膜
が形成され、この酸化膜は、前記電荷結合素子のゲート
絶縁膜が持つ窒化膜を酸化障壁として形成されたもので
構成されることを特徴とする。
【００１１】さらに第１、第２の態様の半導体集積回路
装置において、前記第１転送ゲート電極表面には酸化膜
が形成されており、この酸化膜の膜厚は、前記絶縁ゲー
ト型トランジスタの第１のゲート絶縁膜の膜厚より厚い
ことを特徴とする。
装置において、前記第１転送ゲート電極表面には酸化膜
が形成されており、この酸化膜の膜厚は、前記絶縁ゲー
ト型トランジスタの第１のゲート絶縁膜の膜厚より厚い
ことを特徴とする。
【００１２】さらに第１、第２の態様の半導体集積回路
装置において、前記第１転送ゲート電極表面には酸化膜
が形成されており、前記少なくとも１つの第２転送ゲー
ト電極は、前記第１転送ゲート電極上に、前記酸化膜を
介してオ−バ−ハングすることを特徴とする。
装置において、前記第１転送ゲート電極表面には酸化膜
が形成されており、前記少なくとも１つの第２転送ゲー
ト電極は、前記第１転送ゲート電極上に、前記酸化膜を
介してオ−バ−ハングすることを特徴とする。
【００１３】また、この発明に係わる電荷結合素子は、
半導体基板上に形成された耐酸化性絶縁膜を含むゲート
絶縁膜と、このゲート絶縁膜上に形成された第１転送ゲ
ート電極と、この第１転送ゲート電極の表面に形成され
た酸化膜と、前記ゲート絶縁膜上に形成された第２転送
ゲート電極と、を具備することを特徴とする。
半導体基板上に形成された耐酸化性絶縁膜を含むゲート
絶縁膜と、このゲート絶縁膜上に形成された第１転送ゲ
ート電極と、この第１転送ゲート電極の表面に形成され
た酸化膜と、前記ゲート絶縁膜上に形成された第２転送
ゲート電極と、を具備することを特徴とする。
【００１４】また、この発明に係わる半導体集積回路装
置の製造方法の第１の態様によれば、半導体基板の表面
を酸化する工程と、前記酸化された基板上に耐酸化性絶
縁膜を形成する工程と、前記耐酸化性絶縁膜上に第１の
導電層を形成し、この第１の導電層をパターニングして
電荷結合素子の第１転送ゲート電極を形成する工程と、
前記耐酸化性絶縁膜を酸化障壁として前記第１の導電層
の表面を酸化する工程と、前記耐酸化性絶縁膜および酸
化された基板の表面に形成された酸化膜をそれぞれ選択
的に除去し、基板表面露出部を得る工程と、前記露出部
に露出した基板の表面を酸化する工程と、前記基板の上
方に第２の導電層を形成し、この第２の導体層をパター
ニングして電荷結合素子の第２転送ゲート電極および絶
縁ゲート型トランジスタのゲート電極を形成する工程と
、を具備することを特徴とする。
置の製造方法の第１の態様によれば、半導体基板の表面
を酸化する工程と、前記酸化された基板上に耐酸化性絶
縁膜を形成する工程と、前記耐酸化性絶縁膜上に第１の
導電層を形成し、この第１の導電層をパターニングして
電荷結合素子の第１転送ゲート電極を形成する工程と、
前記耐酸化性絶縁膜を酸化障壁として前記第１の導電層
の表面を酸化する工程と、前記耐酸化性絶縁膜および酸
化された基板の表面に形成された酸化膜をそれぞれ選択
的に除去し、基板表面露出部を得る工程と、前記露出部
に露出した基板の表面を酸化する工程と、前記基板の上
方に第２の導電層を形成し、この第２の導体層をパター
ニングして電荷結合素子の第２転送ゲート電極および絶
縁ゲート型トランジスタのゲート電極を形成する工程と
、を具備することを特徴とする。
【００１５】また、この発明に係わる半導体集積回路装
置の製造方法の第２の態様によれば、半導体基板の表面
を酸化する工程と、前記酸化された基板上に耐酸化性絶
縁膜を形成する工程と、前記耐酸化性絶縁膜上に第１の
導電層を形成し、この第１の導電層をパターニングして
電荷結合素子の第１転送ゲート電極および絶縁ゲート型
トランジスタの第１のゲート電極を形成する工程と、前
記耐酸化性絶縁膜を酸化障壁として前記第１の導電層の
表面を酸化する工程と、前記耐酸化性絶縁膜および酸化
された基板の表面に形成された酸化膜をそれぞれ選択的
に除去し、基板表面露出部を得る工程と、前記露出部に
露出した基板の表面を酸化する工程と、前記基板の上方
に第２の導電層を形成し、この第２の導体層をパターニ
ングして電荷結合素子の第２転送ゲート電極および絶縁
ゲート型トランジスタの第２のゲート電極を形成する工
程と、を具備することを特徴とする。
置の製造方法の第２の態様によれば、半導体基板の表面
を酸化する工程と、前記酸化された基板上に耐酸化性絶
縁膜を形成する工程と、前記耐酸化性絶縁膜上に第１の
導電層を形成し、この第１の導電層をパターニングして
電荷結合素子の第１転送ゲート電極および絶縁ゲート型
トランジスタの第１のゲート電極を形成する工程と、前
記耐酸化性絶縁膜を酸化障壁として前記第１の導電層の
表面を酸化する工程と、前記耐酸化性絶縁膜および酸化
された基板の表面に形成された酸化膜をそれぞれ選択的
に除去し、基板表面露出部を得る工程と、前記露出部に
露出した基板の表面を酸化する工程と、前記基板の上方
に第２の導電層を形成し、この第２の導体層をパターニ
ングして電荷結合素子の第２転送ゲート電極および絶縁
ゲート型トランジスタの第２のゲート電極を形成する工
程と、を具備することを特徴とする。
【００１６】また、この発明に係わる電荷結合素子の形
成方法は、半導体基板上に耐酸化性絶縁膜を含むゲート
絶縁膜を形成し、前記ゲート絶縁膜上に電荷転送素子の
第１転送ゲート電極を形成し、前記第１転送ゲート電極
の表面を前記耐酸化性絶縁膜を酸化障壁として選択的に
酸化し、前記ゲート絶縁膜上に第２転送ゲート電極を形
成することを特徴とする。
成方法は、半導体基板上に耐酸化性絶縁膜を含むゲート
絶縁膜を形成し、前記ゲート絶縁膜上に電荷転送素子の
第１転送ゲート電極を形成し、前記第１転送ゲート電極
の表面を前記耐酸化性絶縁膜を酸化障壁として選択的に
酸化し、前記ゲート絶縁膜上に第２転送ゲート電極を形
成することを特徴とする。
【００１７】
【作用】上記第１、第２の態様の装置、電荷結合素子そ
れぞれにあっては、特に電荷結合素子のゲート絶縁膜が
窒化膜を含む絶縁膜により構成され、また絶縁ゲート型
トランジスタのゲート絶縁膜が酸化膜により構成される
。このため、電荷結合素子及び絶縁ゲート型トランジス
タにおいて、ゲート絶縁膜に互いに異なった膜厚を持た
せることができる。さらに、電荷結合素子においては、
そのゲート絶縁膜が窒化膜（耐酸化性膜）を含むことか
ら耐圧が向上し、一方、絶縁ゲート型トランジスタでは
微細化し易くなる。
れぞれにあっては、特に電荷結合素子のゲート絶縁膜が
窒化膜を含む絶縁膜により構成され、また絶縁ゲート型
トランジスタのゲート絶縁膜が酸化膜により構成される
。このため、電荷結合素子及び絶縁ゲート型トランジス
タにおいて、ゲート絶縁膜に互いに異なった膜厚を持た
せることができる。さらに、電荷結合素子においては、
そのゲート絶縁膜が窒化膜（耐酸化性膜）を含むことか
ら耐圧が向上し、一方、絶縁ゲート型トランジスタでは
微細化し易くなる。
【００１８】又、特に第２の態様では、電荷結合素子と
同じ窒化膜を含む絶縁膜により構成されたゲート絶縁膜
を持つ絶縁ゲート型トランジスタを持つことにより、該
トランジスタにおいて、高耐圧／低耐圧の二種類の耐圧
型を持たせることができる。尚、低耐圧型とは、耐圧が
低くなったということではなく、微細化されたもの、あ
るいは微細化を行い易い構造を持つ絶縁ゲート型トラン
ジスタのことを指す。
同じ窒化膜を含む絶縁膜により構成されたゲート絶縁膜
を持つ絶縁ゲート型トランジスタを持つことにより、該
トランジスタにおいて、高耐圧／低耐圧の二種類の耐圧
型を持たせることができる。尚、低耐圧型とは、耐圧が
低くなったということではなく、微細化されたもの、あ
るいは微細化を行い易い構造を持つ絶縁ゲート型トラン
ジスタのことを指す。
【００１９】上記第１、第２の態様の製造方法、電荷結
合素子の形成方法それぞれにあっては、特に第１転送ゲ
ートの表面を前記耐酸化性膜を酸化障壁として選択的に
酸化することにより、第１転送ゲートと第２転送ゲート
相互間に比較的厚い酸化膜を形成できる。これにより、
第１、第２転送ゲート相互間の耐圧を向上できる。更に
半導体基板の絶縁ゲート型トランジスタを形成する領域
から前記耐酸化性膜等を除去し、ここを酸化して、新た
に酸化膜を形成することにより、絶縁ゲート型トランジ
スタのゲート絶縁膜を、電荷結合素子のゲート絶縁膜と
別に形成することができる。そして、これらのゲート絶
縁膜の膜厚をそれぞれ任意に設定できるようになり、絶
縁ゲート型トランジスタにおいては、特にゲート絶縁膜
を薄く形成でき微細化が図り易い。
合素子の形成方法それぞれにあっては、特に第１転送ゲ
ートの表面を前記耐酸化性膜を酸化障壁として選択的に
酸化することにより、第１転送ゲートと第２転送ゲート
相互間に比較的厚い酸化膜を形成できる。これにより、
第１、第２転送ゲート相互間の耐圧を向上できる。更に
半導体基板の絶縁ゲート型トランジスタを形成する領域
から前記耐酸化性膜等を除去し、ここを酸化して、新た
に酸化膜を形成することにより、絶縁ゲート型トランジ
スタのゲート絶縁膜を、電荷結合素子のゲート絶縁膜と
別に形成することができる。そして、これらのゲート絶
縁膜の膜厚をそれぞれ任意に設定できるようになり、絶
縁ゲート型トランジスタにおいては、特にゲート絶縁膜
を薄く形成でき微細化が図り易い。
【００２０】又、特に第２の態様では、第１の酸化膜及
び耐酸化性膜の除去パタ−ン、及び第１の導体膜の除去
パターンを変更するだけで、耐酸化性膜を含むゲート絶
縁膜を持つ高耐圧の絶縁ゲート型トランジスタも形成で
きる。これにより、同一の基板上に、高耐圧／低耐圧の
二種類の耐圧型を持つ絶縁ゲート型トランジスタをそれ
ぞれ、簡単に形成することができる。
び耐酸化性膜の除去パタ−ン、及び第１の導体膜の除去
パターンを変更するだけで、耐酸化性膜を含むゲート絶
縁膜を持つ高耐圧の絶縁ゲート型トランジスタも形成で
きる。これにより、同一の基板上に、高耐圧／低耐圧の
二種類の耐圧型を持つ絶縁ゲート型トランジスタをそれ
ぞれ、簡単に形成することができる。
【００２１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。 ［第１の実施例］図１〜図８はそれぞれ、この発明の第
１の実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製
造工程順に示す断面図である。
り説明する。 ［第１の実施例］図１〜図８はそれぞれ、この発明の第
１の実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製
造工程順に示す断面図である。
【００２２】先ず、図１に示すように、例えば比抵抗が
２０［Ω・ｃｍ］程度のｐ型のシリコン基板１０のＰチ
ャネルＭＯＳトランジスタ形成予定部に、例えばｎ型不
純物イオンを注入する。次いで、注入されたイオンを例
えば熱拡散させ、ｎ型ウェル１２を形成する。次いで、
一般的な素子分離法の一つであるＬＯＣＯＳ方式により
、基板１０の表面に反転防止層１３並びにフィールド酸
化膜１４を形成する。次いで、露出するシリコン基板１
０の表面を、例えば温度９５０℃程度、塩酸と酸素との
混合酸化雰囲気中にて酸化し、厚み７０［ｎｍ］程度の
第１シリコン酸化膜１６を形成する。次いで、ＬＰＣＶ
Ｄ法等による気相反応により第１シリコン酸化膜１６等
の上に、シリコン窒化膜１８を７０［ｎｍ］程度の厚み
に堆積する。これら酸化膜１６及び窒化膜１８で構成さ
れた積層絶縁膜は後に、ＣＣＤのゲート絶縁膜となる。
２０［Ω・ｃｍ］程度のｐ型のシリコン基板１０のＰチ
ャネルＭＯＳトランジスタ形成予定部に、例えばｎ型不
純物イオンを注入する。次いで、注入されたイオンを例
えば熱拡散させ、ｎ型ウェル１２を形成する。次いで、
一般的な素子分離法の一つであるＬＯＣＯＳ方式により
、基板１０の表面に反転防止層１３並びにフィールド酸
化膜１４を形成する。次いで、露出するシリコン基板１
０の表面を、例えば温度９５０℃程度、塩酸と酸素との
混合酸化雰囲気中にて酸化し、厚み７０［ｎｍ］程度の
第１シリコン酸化膜１６を形成する。次いで、ＬＰＣＶ
Ｄ法等による気相反応により第１シリコン酸化膜１６等
の上に、シリコン窒化膜１８を７０［ｎｍ］程度の厚み
に堆積する。これら酸化膜１６及び窒化膜１８で構成さ
れた積層絶縁膜は後に、ＣＣＤのゲート絶縁膜となる。
【００２３】次に、図２に示すように、基板１０のＣＣ
Ｄ形成予定部に図示せぬホトレジストをマスクに、例え
ばＣＣＤが埋込みチャネル型ＣＣＤとなるように、ｎ型
不純物であるリンをイオン注入する（この注入状態は特
に図示せず）。次いで、基板１０の上方に、ＣＶＤ法に
よりアンドープの第１層ポリシリコンを約４００［ｎｍ
］程度の厚みに堆積させる。次いで、温度９５０℃程度
にて第１層ポリシリコンにｎ型不純物であるリンを拡散
させてｎ＋型化する（導体化）。次いで、ｎ＋型化され
た第１層ポリシリコンを写真蝕刻技術及びＲＩＥ技術を
用いてパターニングし、ＣＣＤの第１転送ゲート電極２
０を形成する。
Ｄ形成予定部に図示せぬホトレジストをマスクに、例え
ばＣＣＤが埋込みチャネル型ＣＣＤとなるように、ｎ型
不純物であるリンをイオン注入する（この注入状態は特
に図示せず）。次いで、基板１０の上方に、ＣＶＤ法に
よりアンドープの第１層ポリシリコンを約４００［ｎｍ
］程度の厚みに堆積させる。次いで、温度９５０℃程度
にて第１層ポリシリコンにｎ型不純物であるリンを拡散
させてｎ＋型化する（導体化）。次いで、ｎ＋型化され
た第１層ポリシリコンを写真蝕刻技術及びＲＩＥ技術を
用いてパターニングし、ＣＣＤの第１転送ゲート電極２
０を形成する。
【００２４】次に、図３に示すように、例えば温度９５
０℃程度、塩酸と酸素との混合酸化雰囲気中にてシリコ
ン窒化膜１８を酸化障壁に用いてｎ＋型第１層ポリシリ
コンより成る第１転送ゲート電極２０の表面を選択的に
、かつ比較的厚めに酸化する。これにより、第１転送ゲ
ート２０の表面に第２シリコン酸化膜２２が形成される
。この酸化膜２２は後に、ＣＣＤの第１転送ゲートと第
２転送ゲートとを絶縁する絶縁膜になる。
０℃程度、塩酸と酸素との混合酸化雰囲気中にてシリコ
ン窒化膜１８を酸化障壁に用いてｎ＋型第１層ポリシリ
コンより成る第１転送ゲート電極２０の表面を選択的に
、かつ比較的厚めに酸化する。これにより、第１転送ゲ
ート２０の表面に第２シリコン酸化膜２２が形成される
。この酸化膜２２は後に、ＣＣＤの第１転送ゲートと第
２転送ゲートとを絶縁する絶縁膜になる。
【００２５】次に、図４に示すように、図示せぬホトレ
ジストをマスクに、ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタ形成予定部上にあるシリ
コン窒化膜１８を除去する。さらに引き続いて第１シリ
コン酸化膜１６も除去する。
ジストをマスクに、ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタ形成予定部上にあるシリ
コン窒化膜１８を除去する。さらに引き続いて第１シリ
コン酸化膜１６も除去する。
【００２６】次に、図５に示すように、露出したシリコ
ン基板１０の表面を、例えば温度９５０℃程度、塩酸と
酸素との混合酸化雰囲気中に酸化し、厚み４５［ｎｍ］
程度の第３シリコン酸化膜２４を形成する。この酸化膜
２４は後に、Ｐチャネル／ＮチャネルＭＯＳトランジス
タのゲート絶縁膜となる。次いで、Ｐチャネル／Ｎチャ
ネルＭＯＳトランジスタのしきい値を制御するためのイ
オン注入、及びＣＣＤの電位障壁（図示せぬ第２転送ゲ
ート直下に形成される）を作るためのイオン注入をそれ
ぞれ、ホトレジストで注入領域を限定して行う。これら
のイオン注入に用いるイオン種はともに例えばボロンで
ある。次いで、基板１０の上方に、ＣＶＤ法によりアン
ドープの第２層ポリシリコンを約４００［ｎｍ］程度の
厚みに堆積する。次いで、温度９５０℃程度にて、第２
層ポリシリコンにｎ型不純物であるリンを拡散させてｎ
＋型化する。次いで、ｎ＋型化された第２層ポリシリコ
ンをホトレジスト２６をマスクに、ＲＩＥ技術を用いて
パターニングし、Ｐチャネル／ＮチャネルＭＯＳトラン
ジスタのゲート２８及びＣＣＤの第２転送ゲート３０を
形成する。
ン基板１０の表面を、例えば温度９５０℃程度、塩酸と
酸素との混合酸化雰囲気中に酸化し、厚み４５［ｎｍ］
程度の第３シリコン酸化膜２４を形成する。この酸化膜
２４は後に、Ｐチャネル／ＮチャネルＭＯＳトランジス
タのゲート絶縁膜となる。次いで、Ｐチャネル／Ｎチャ
ネルＭＯＳトランジスタのしきい値を制御するためのイ
オン注入、及びＣＣＤの電位障壁（図示せぬ第２転送ゲ
ート直下に形成される）を作るためのイオン注入をそれ
ぞれ、ホトレジストで注入領域を限定して行う。これら
のイオン注入に用いるイオン種はともに例えばボロンで
ある。次いで、基板１０の上方に、ＣＶＤ法によりアン
ドープの第２層ポリシリコンを約４００［ｎｍ］程度の
厚みに堆積する。次いで、温度９５０℃程度にて、第２
層ポリシリコンにｎ型不純物であるリンを拡散させてｎ
＋型化する。次いで、ｎ＋型化された第２層ポリシリコ
ンをホトレジスト２６をマスクに、ＲＩＥ技術を用いて
パターニングし、Ｐチャネル／ＮチャネルＭＯＳトラン
ジスタのゲート２８及びＣＣＤの第２転送ゲート３０を
形成する。
【００２７】次に、図６に示すように、シリコン窒化膜
とシリコン酸化膜との選択比が高いエッチング剤を用い
、ホトレジスト２６及びシリコン酸化膜をマスクにして
ＣＣＤのソース／ドレイン拡散層形成予定部上にあるシ
リコン窒化膜１８を選択的に除去する。
とシリコン酸化膜との選択比が高いエッチング剤を用い
、ホトレジスト２６及びシリコン酸化膜をマスクにして
ＣＣＤのソース／ドレイン拡散層形成予定部上にあるシ
リコン窒化膜１８を選択的に除去する。
【００２８】次に、図７に示すように、ＭＯＳトランジ
スタ及びＣＣＤのソース／ドレイン拡散層形成予定部上
にあるシリコン酸化膜１６や２４等を選択的に除去する
。この後、ホトレジスト２６を剥離する。次いで、Ｎチ
ャネルＭＯＳトランジスタ及びＣＣＤのソース／ドレイ
ン拡散層を形成するために、図示せぬホトレジストをマ
スクに選択的にヒ素のイオン注入を行う。次いで、レジ
ストを剥離した後、温度９００℃程度にて薄い酸化膜を
形成する。次いで、ＰチャネルＭＯＳトランジスタのソ
ース／ドレイン拡散層を形成するために、図示せぬホト
レジストをマスクとして選択的に例えばボロンのイオン
注入を行う。これらのイオン注入によりＮチャネルＭＯ
Ｓトランジスタのソース／ドレイン拡散層となるｎ型高
濃度拡散層３４、ＣＣＤのソース／ドレイン拡散層とな
るｎ型高濃度拡散層３６、ＰチャネルＭＯＳトランジス
タのソース／ドレイン拡散層となるｐ型高濃度拡散層３
２がそれぞれ得られる。
スタ及びＣＣＤのソース／ドレイン拡散層形成予定部上
にあるシリコン酸化膜１６や２４等を選択的に除去する
。この後、ホトレジスト２６を剥離する。次いで、Ｎチ
ャネルＭＯＳトランジスタ及びＣＣＤのソース／ドレイ
ン拡散層を形成するために、図示せぬホトレジストをマ
スクに選択的にヒ素のイオン注入を行う。次いで、レジ
ストを剥離した後、温度９００℃程度にて薄い酸化膜を
形成する。次いで、ＰチャネルＭＯＳトランジスタのソ
ース／ドレイン拡散層を形成するために、図示せぬホト
レジストをマスクとして選択的に例えばボロンのイオン
注入を行う。これらのイオン注入によりＮチャネルＭＯ
Ｓトランジスタのソース／ドレイン拡散層となるｎ型高
濃度拡散層３４、ＣＣＤのソース／ドレイン拡散層とな
るｎ型高濃度拡散層３６、ＰチャネルＭＯＳトランジス
タのソース／ドレイン拡散層となるｐ型高濃度拡散層３
２がそれぞれ得られる。
【００２９】次に、図８に示すように、基板の全面にＣ
ＶＤ法によりＣＶＤシリコン酸化膜を形成する。次いで
、このＣＶＤシリコン酸化膜上にＢＰＳＧ膜を、原料ガ
スを変える等して連続的に堆積する。これによりＣＶＤ
シリコン酸化膜とＢＰＳＧ膜とから成る層間絶縁膜３８
が形成される。次いで、温度９５０℃程度にて熱処理す
る。この熱処理により層間絶縁膜３８は平滑化、及びＢ
ＰＳＧ膜によるリンゲッタが行われ、又、同時にＰ型高
濃度拡散層３２、Ｎ型高濃度拡散層３４及び３６が活性
化される。次いで、写真蝕刻技術及びＲＩＥ技術を用い
て、例えばＰ型高濃度拡散層３２やＮ型高濃度拡散層３
４及び３６等に通じるコンタクト孔を選択的に開口する
。次いで、層間絶縁膜３８の上にスパッタ技術を用いて
、例えばアルミニウムとシリコンとから成る合金を被着
させる。次いで、この合金膜を写真蝕刻技術及びＲＩＥ
技術を用いてパターニングし、所望の金属配線４０を形
成する。この後、温度４５０℃程度、窒素と水素との混
合ガス（ホーミングガス）雰囲気中で約１５分間、金属
配線４０を構成する合金をシンタ処理する。以上のよう
な方法により第１の実施例に係わるＣＭＯＳ−ＣＣＤ集
積回路装置が形成される。
ＶＤ法によりＣＶＤシリコン酸化膜を形成する。次いで
、このＣＶＤシリコン酸化膜上にＢＰＳＧ膜を、原料ガ
スを変える等して連続的に堆積する。これによりＣＶＤ
シリコン酸化膜とＢＰＳＧ膜とから成る層間絶縁膜３８
が形成される。次いで、温度９５０℃程度にて熱処理す
る。この熱処理により層間絶縁膜３８は平滑化、及びＢ
ＰＳＧ膜によるリンゲッタが行われ、又、同時にＰ型高
濃度拡散層３２、Ｎ型高濃度拡散層３４及び３６が活性
化される。次いで、写真蝕刻技術及びＲＩＥ技術を用い
て、例えばＰ型高濃度拡散層３２やＮ型高濃度拡散層３
４及び３６等に通じるコンタクト孔を選択的に開口する
。次いで、層間絶縁膜３８の上にスパッタ技術を用いて
、例えばアルミニウムとシリコンとから成る合金を被着
させる。次いで、この合金膜を写真蝕刻技術及びＲＩＥ
技術を用いてパターニングし、所望の金属配線４０を形
成する。この後、温度４５０℃程度、窒素と水素との混
合ガス（ホーミングガス）雰囲気中で約１５分間、金属
配線４０を構成する合金をシンタ処理する。以上のよう
な方法により第１の実施例に係わるＣＭＯＳ−ＣＣＤ集
積回路装置が形成される。
【００３０】上記構成の装置によれば、ＭＯＳトランジ
スタのゲート絶縁膜の膜厚に関係なく、ＣＣＤのゲート
絶縁膜を厚く、かつシリコン窒化膜／シリコン酸化膜で
構成できる。これにより、ＣＣＤの第１／第２転送ゲー
ト２０及び３０と基板１０との間の耐圧が上がる。更に
第１転送ゲート２０と第２転送ゲート３０との間の耐圧
も、シリコン窒化膜を酸化障壁として厚く形成された第
２シリコン酸化膜２２により向上する。これらの結果、
ＣＣＤの耐圧は全体的に向上する。又、第１転送ゲート
２０のゲート絶縁膜と第２転送ゲート３０のゲート絶縁
膜とが同一のものにて構成されるため、第１／第２転送
ゲートのゲート絶縁膜それぞれにおいて、ゲート絶縁膜
の膜質や膜厚の相違等がなくなり、高信頼性、高性能な
ＣＣＤを得ることができる。又、歩留りも良くなる。
スタのゲート絶縁膜の膜厚に関係なく、ＣＣＤのゲート
絶縁膜を厚く、かつシリコン窒化膜／シリコン酸化膜で
構成できる。これにより、ＣＣＤの第１／第２転送ゲー
ト２０及び３０と基板１０との間の耐圧が上がる。更に
第１転送ゲート２０と第２転送ゲート３０との間の耐圧
も、シリコン窒化膜を酸化障壁として厚く形成された第
２シリコン酸化膜２２により向上する。これらの結果、
ＣＣＤの耐圧は全体的に向上する。又、第１転送ゲート
２０のゲート絶縁膜と第２転送ゲート３０のゲート絶縁
膜とが同一のものにて構成されるため、第１／第２転送
ゲートのゲート絶縁膜それぞれにおいて、ゲート絶縁膜
の膜質や膜厚の相違等がなくなり、高信頼性、高性能な
ＣＣＤを得ることができる。又、歩留りも良くなる。
【００３１】一方、ＭＯＳトランジスタにより構成され
たＣＭＯＳ回路部にあっては、ＣＣＤのゲート絶縁膜と
は別の第３シリコン酸化膜によるゲート絶縁膜を得るこ
とができる。このため、その膜厚をＣＣＤのゲート酸化
膜形成に干渉されることなく、任意に設定できるととも
に、その膜厚を薄くすることもできる。これによりＭＯ
Ｓトランジスタの微細化を図れ、ＣＭＯＳ−ＣＣＤ集積
回路装置において機能追加／拡大、動作の高速化を容易
に実現できるようになる。 ［第２の実施例］
たＣＭＯＳ回路部にあっては、ＣＣＤのゲート絶縁膜と
は別の第３シリコン酸化膜によるゲート絶縁膜を得るこ
とができる。このため、その膜厚をＣＣＤのゲート酸化
膜形成に干渉されることなく、任意に設定できるととも
に、その膜厚を薄くすることもできる。これによりＭＯ
Ｓトランジスタの微細化を図れ、ＣＭＯＳ−ＣＣＤ集積
回路装置において機能追加／拡大、動作の高速化を容易
に実現できるようになる。 ［第２の実施例］
【００３２】第２の実施例はこの発明を、出力回路（オ
ペアンプ等を含む）等のアナログ系回路のために高耐圧
型のＭＯＳトランジスタを備えたＣＭＯＳ−ＣＣＤ集積
回路装置に適用した例である。
ペアンプ等を含む）等のアナログ系回路のために高耐圧
型のＭＯＳトランジスタを備えたＣＭＯＳ−ＣＣＤ集積
回路装置に適用した例である。
【００３３】図９〜図１６はそれぞれ、この発明の第２
の実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製造
工程順に示す断面図である。図９〜図１６において、図
１〜図８と同一の部分については同一の参照符号を付す
。
の実施例に係わるＣＭＯＳ−ＣＣＤ集積回路装置を製造
工程順に示す断面図である。図９〜図１６において、図
１〜図８と同一の部分については同一の参照符号を付す
。
【００３４】先ず、図９に示すように、図１にて説明し
た方法と同様な方法により、ｐ型シリコン基板１０に、
ｎ型ウェル１２及び５０をそれぞれ形成する。次いで、
フィールド酸化膜１４を形成した後、露出するシリコン
基板１０の表面に、第１シリコン酸化膜１６を形成し、
この上に連続的にシリコン窒化膜１８を形成する。
た方法と同様な方法により、ｐ型シリコン基板１０に、
ｎ型ウェル１２及び５０をそれぞれ形成する。次いで、
フィールド酸化膜１４を形成した後、露出するシリコン
基板１０の表面に、第１シリコン酸化膜１６を形成し、
この上に連続的にシリコン窒化膜１８を形成する。
【００３５】次に、図１０に示すように、図２にて説明
した方法と同様な方法により、基板の上に、ＣＶＤ法に
よりアンドープの第１層ポリシリコンを約４００［ｎｍ
］程度の厚みに堆積させ、この後、ｎ＋型化する（導体
化）。次いで、ｎ＋型化された第１層ポリシリコンを写
真蝕刻技術及びＲＩＥ技術を用いてパターニングし、Ｃ
ＣＤの第１転送ゲート２０、及び高耐圧型Ｐチャネル／
ＮチャネルＭＯＳトランジスタのゲート５２をそれぞれ
形成する。
した方法と同様な方法により、基板の上に、ＣＶＤ法に
よりアンドープの第１層ポリシリコンを約４００［ｎｍ
］程度の厚みに堆積させ、この後、ｎ＋型化する（導体
化）。次いで、ｎ＋型化された第１層ポリシリコンを写
真蝕刻技術及びＲＩＥ技術を用いてパターニングし、Ｃ
ＣＤの第１転送ゲート２０、及び高耐圧型Ｐチャネル／
ＮチャネルＭＯＳトランジスタのゲート５２をそれぞれ
形成する。
【００３６】次に、図１１に示すように、図３にて説明
した方法と同様な方法により、基板の上に、シリコン窒
化膜１８を酸化障壁に用いて第１転送ゲート２０、ゲー
ト５２の表面のみを選択的にかつ比較的厚めに酸化し、
第２シリコン酸化膜２２を形成する。
した方法と同様な方法により、基板の上に、シリコン窒
化膜１８を酸化障壁に用いて第１転送ゲート２０、ゲー
ト５２の表面のみを選択的にかつ比較的厚めに酸化し、
第２シリコン酸化膜２２を形成する。
【００３７】次に、図１２に示すように、図４にて説明
した方法と同様な方法により、高耐圧型以外（以下通常
型と称す）のＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタ形成予定部上にあるシリコン窒
化膜１８及び第１シリコン酸化膜１６をそれぞれ除去す
る。
した方法と同様な方法により、高耐圧型以外（以下通常
型と称す）のＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタ形成予定部上にあるシリコン窒
化膜１８及び第１シリコン酸化膜１６をそれぞれ除去す
る。
【００３８】次に、図１３に示すように、図５にて説明
した方法と同様な方法により、例えば通常型ＭＯＳトラ
ンジスタ形成予定部に第３シリコン酸化膜２４を形成し
、次いで、基板の上に、ＣＶＤ法によりアンドープの第
２層ポリシリコンを約４００［ｎｍ］程度の厚みに堆積
させ、この後、ｎ＋型化する。次いで、ｎ＋型化された
第２層ポリシリコンをホトレジスト２６をマスクにＲＩ
Ｅ技術を用いてパターニングし、通常型Ｐチャネル／Ｎ
チャネルＭＯＳトランジスタのゲート２８及びＣＣＤの
第２転送ゲート３０を形成する。
した方法と同様な方法により、例えば通常型ＭＯＳトラ
ンジスタ形成予定部に第３シリコン酸化膜２４を形成し
、次いで、基板の上に、ＣＶＤ法によりアンドープの第
２層ポリシリコンを約４００［ｎｍ］程度の厚みに堆積
させ、この後、ｎ＋型化する。次いで、ｎ＋型化された
第２層ポリシリコンをホトレジスト２６をマスクにＲＩ
Ｅ技術を用いてパターニングし、通常型Ｐチャネル／Ｎ
チャネルＭＯＳトランジスタのゲート２８及びＣＣＤの
第２転送ゲート３０を形成する。
【００３９】次に、図１４に示すように、図６にて説明
した方法と同様な方法により、シリコン窒化膜とシリコ
ン酸化膜との選択比が高いエッチング剤を用い、ホトレ
ジスト２６及びシリコン酸化膜をマスクにして高耐圧型
ＭＯＳトランジスタのソース／ドレイン拡散層及びＣＣ
Ｄのソース／ドレイン拡散層形成予定部上にあるシリコ
ン窒化膜１８を選択的に除去する。
した方法と同様な方法により、シリコン窒化膜とシリコ
ン酸化膜との選択比が高いエッチング剤を用い、ホトレ
ジスト２６及びシリコン酸化膜をマスクにして高耐圧型
ＭＯＳトランジスタのソース／ドレイン拡散層及びＣＣ
Ｄのソース／ドレイン拡散層形成予定部上にあるシリコ
ン窒化膜１８を選択的に除去する。
【００４０】次に、図１５に示すように、図７にて説明
した方法と同様な方法により、高耐圧型／通常型ＭＯＳ
トランジスタ及びＣＣＤのソース／ドレイン拡散層形成
予定部上にあるシリコン酸化膜１６や２４等を選択的に
除去する。この後、ＮチャネルＭＯＳトランジスタ及び
ＣＣＤのソース／ドレイン拡散層を形成するために、図
示せぬホトレジストをマスクに選択的にヒ素のイオン注
入を行う。次いで、レジストを剥離した後、温度９００
℃程度にて薄い酸化膜を形成する。次いで、Ｐチャネル
ＭＯＳトランジスタのソース／ドレイン拡散層を形成す
るために、図示せぬホトレジストをマスクとして選択的
に例えばボロンのイオン注入を行う。これらのイオン注
入によりＮチャネルＭＯＳトランジスタのソース／ドレ
イン拡散層となるｎ型高濃度拡散層３４及び５６、ＣＣ
Ｄのソース／ドレイン拡散層となるｎ型高濃度拡散層３
６、ＰチャネルＭＯＳトランジスタのソース／ドレイン
拡散層となるｐ型高濃度拡散層３２及び５４がそれぞれ
得られる。
した方法と同様な方法により、高耐圧型／通常型ＭＯＳ
トランジスタ及びＣＣＤのソース／ドレイン拡散層形成
予定部上にあるシリコン酸化膜１６や２４等を選択的に
除去する。この後、ＮチャネルＭＯＳトランジスタ及び
ＣＣＤのソース／ドレイン拡散層を形成するために、図
示せぬホトレジストをマスクに選択的にヒ素のイオン注
入を行う。次いで、レジストを剥離した後、温度９００
℃程度にて薄い酸化膜を形成する。次いで、Ｐチャネル
ＭＯＳトランジスタのソース／ドレイン拡散層を形成す
るために、図示せぬホトレジストをマスクとして選択的
に例えばボロンのイオン注入を行う。これらのイオン注
入によりＮチャネルＭＯＳトランジスタのソース／ドレ
イン拡散層となるｎ型高濃度拡散層３４及び５６、ＣＣ
Ｄのソース／ドレイン拡散層となるｎ型高濃度拡散層３
６、ＰチャネルＭＯＳトランジスタのソース／ドレイン
拡散層となるｐ型高濃度拡散層３２及び５４がそれぞれ
得られる。
【００４１】次に、図１６に示すように、基板の全面に
ＣＶＤ法によりＣＶＤシリコン酸化膜とＢＰＳＧ膜とか
ら成る層間絶縁膜３８を形成する。次いで、熱処理し、
層間絶縁膜３８は平滑化、及びＢＰＳＧ膜によるリンゲ
ッタを行なうと共にＰ型高濃度拡散層３２、５４、Ｎ型
高濃度拡散層３４、３６、５６を活性化させる。次いで
、例えばＰ型高濃度拡散層３２、５６やＮ型高濃度拡散
層３４、３６、５６等に通じるコンタクト孔を選択的に
開口する。この後、層間絶縁膜３８の上に、例えばアル
ミニウムとシリコンとから成る合金を被着させ、次いで
、この合金膜をパターニングし、所望の金属配線４０を
形成する。この後、金属配線４０を構成する合金をシン
タ処理する。以上のような方法により第２の実施例に係
わるＣＭＯＳ−ＣＣＤ集積回路装置が形成される。
ＣＶＤ法によりＣＶＤシリコン酸化膜とＢＰＳＧ膜とか
ら成る層間絶縁膜３８を形成する。次いで、熱処理し、
層間絶縁膜３８は平滑化、及びＢＰＳＧ膜によるリンゲ
ッタを行なうと共にＰ型高濃度拡散層３２、５４、Ｎ型
高濃度拡散層３４、３６、５６を活性化させる。次いで
、例えばＰ型高濃度拡散層３２、５６やＮ型高濃度拡散
層３４、３６、５６等に通じるコンタクト孔を選択的に
開口する。この後、層間絶縁膜３８の上に、例えばアル
ミニウムとシリコンとから成る合金を被着させ、次いで
、この合金膜をパターニングし、所望の金属配線４０を
形成する。この後、金属配線４０を構成する合金をシン
タ処理する。以上のような方法により第２の実施例に係
わるＣＭＯＳ−ＣＣＤ集積回路装置が形成される。
【００４２】上記構成の装置によれば、第１の実施例と
同様に、ＣＣＤのゲート絶縁膜に比較的厚い絶縁膜を、
通常型のＭＯＳトランジスタのゲート絶縁膜にそれより
薄い絶縁膜をそれぞれ形成でき、ＣＣＤの耐圧向上、Ｃ
ＭＯＳ回路部の微細化を実現できる。更にＣＣＤのゲー
ト絶縁膜を構成したシリコン窒化膜／シリコン酸化膜を
利用し、これをゲート絶縁膜としたＭＯＳトランジスタ
を形成することにより、工程が増すことなく、高耐圧型
のＭＯＳトランジスタを同一チップ内に形成できる。こ
の高耐圧型のＭＯＳトランジスタは高耐圧使用、特に出
力回路（オペアンプ等を含む）等の所謂ＣＭＯＳアナロ
グ回路に用いられ、又、上記通常型のＭＯＳトランジス
タはＣＭＯＳデジタル回路に用いらる。これにより、Ｃ
ＭＯＳアナログ回路を高耐圧なＭＯＳトランジスタで、
又、ＣＭＯＳデジタル回路を高集積、高速動作なＭＯＳ
トランジスタでそれぞれ形成でき、ＣＭＯＳ−ＣＣＤ集
積回路装置の一層の高性能化を可能とできる。
同様に、ＣＣＤのゲート絶縁膜に比較的厚い絶縁膜を、
通常型のＭＯＳトランジスタのゲート絶縁膜にそれより
薄い絶縁膜をそれぞれ形成でき、ＣＣＤの耐圧向上、Ｃ
ＭＯＳ回路部の微細化を実現できる。更にＣＣＤのゲー
ト絶縁膜を構成したシリコン窒化膜／シリコン酸化膜を
利用し、これをゲート絶縁膜としたＭＯＳトランジスタ
を形成することにより、工程が増すことなく、高耐圧型
のＭＯＳトランジスタを同一チップ内に形成できる。こ
の高耐圧型のＭＯＳトランジスタは高耐圧使用、特に出
力回路（オペアンプ等を含む）等の所謂ＣＭＯＳアナロ
グ回路に用いられ、又、上記通常型のＭＯＳトランジス
タはＣＭＯＳデジタル回路に用いらる。これにより、Ｃ
ＭＯＳアナログ回路を高耐圧なＭＯＳトランジスタで、
又、ＣＭＯＳデジタル回路を高集積、高速動作なＭＯＳ
トランジスタでそれぞれ形成でき、ＣＭＯＳ−ＣＣＤ集
積回路装置の一層の高性能化を可能とできる。
【００４３】尚、上記各実施例は一例であって、この発
明の主旨を逸脱しない範囲で様々な変更が可能であるこ
とはもちろんである。例えばゲートを構成する導体層に
ｎ＋型のポリシリコンを用いたが、この他に例えば高融
点金属硅化物（シリサイド）、高融点金属硅化物とポリ
シリコンとの積層膜（ポリサイド）等を用いることも可
能である。又、これらのような導体層で構成されたゲー
トの表面のみを選択的に酸化するための酸化障壁として
シリコン窒化膜を用いたが、この他の耐酸化性の膜を用
いることも可能である。この時、耐酸化性の膜は、なる
べくシリコン窒化膜と同じように絶縁性を持ち、ＣＣＤ
や高耐圧型のＭＯＳトランジスタのゲート絶縁膜として
応用できるものが、製造工程の簡略化や耐圧向上の意味
から望ましい。上記の他、更に種々の変更が可能である
ことは勿論である。
明の主旨を逸脱しない範囲で様々な変更が可能であるこ
とはもちろんである。例えばゲートを構成する導体層に
ｎ＋型のポリシリコンを用いたが、この他に例えば高融
点金属硅化物（シリサイド）、高融点金属硅化物とポリ
シリコンとの積層膜（ポリサイド）等を用いることも可
能である。又、これらのような導体層で構成されたゲー
トの表面のみを選択的に酸化するための酸化障壁として
シリコン窒化膜を用いたが、この他の耐酸化性の膜を用
いることも可能である。この時、耐酸化性の膜は、なる
べくシリコン窒化膜と同じように絶縁性を持ち、ＣＣＤ
や高耐圧型のＭＯＳトランジスタのゲート絶縁膜として
応用できるものが、製造工程の簡略化や耐圧向上の意味
から望ましい。上記の他、更に種々の変更が可能である
ことは勿論である。
【００４４】
【発明の効果】以上詳記したようにこの発明によれば、
ＣＣＤの歩留り及び信頼性をそれぞれ損なうことなく、
ＭＯＳトランジスタの微細化を図ることができ、機能追
加／拡大、動作の高速化を実現できる半導体集積回路装
置とその製造方法、及び電荷電化結合素子とその形成方
法を提供できる。
ＣＣＤの歩留り及び信頼性をそれぞれ損なうことなく、
ＭＯＳトランジスタの微細化を図ることができ、機能追
加／拡大、動作の高速化を実現できる半導体集積回路装
置とその製造方法、及び電荷電化結合素子とその形成方
法を提供できる。
【図１】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第１の断面図。
路装置の製造工程中の第１の断面図。
【図２】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第２の断面図。
路装置の製造工程中の第２の断面図。
【図３】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第３の断面図。
路装置の製造工程中の第３の断面図。
【図４】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第４の断面図。
路装置の製造工程中の第４の断面図。
【図５】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第５の断面図。
路装置の製造工程中の第５の断面図。
【図６】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第６の断面図。
路装置の製造工程中の第６の断面図。
【図７】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第７の断面図。
路装置の製造工程中の第７の断面図。
【図８】この発明の第１の実施例に関わる半導体集積回
路装置の製造工程中の第８の断面図。
路装置の製造工程中の第８の断面図。
【図９】この発明の第２の実施例に関わる半導体集積回
路装置の製造工程中の第１の断面図。
路装置の製造工程中の第１の断面図。
【図１０】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第２の断面図。
回路装置の製造工程中の第２の断面図。
【図１１】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第３の断面図。
回路装置の製造工程中の第３の断面図。
【図１２】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第４の断面図。
回路装置の製造工程中の第４の断面図。
【図１３】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第５の断面図。
回路装置の製造工程中の第５の断面図。
【図１４】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第６の断面図。
回路装置の製造工程中の第６の断面図。
【図１５】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第７の断面図。
回路装置の製造工程中の第７の断面図。
【図１６】この発明の第２の実施例に関わる半導体集積
回路装置の製造工程中の第８の断面図。
回路装置の製造工程中の第８の断面図。
【図１７】従来の半導体集積回路装置の断面図。
【図１８】従来の半導体集積回路装置であり図１７中の
破線枠内の拡大図。
破線枠内の拡大図。
１０…ｐ型シリコン基板、１６…第１シリコン酸化膜、
１８…シリコン窒化膜、２０…第１転送ゲート、２２…
第２シリコン酸化膜、２４…第３シリコン窒化膜、２８
…ゲート、３０…第２転送ゲート。
１８…シリコン窒化膜、２０…第１転送ゲート、２２…
第２シリコン酸化膜、２４…第３シリコン窒化膜、２８
…ゲート、３０…第２転送ゲート。
Claims (12)
- 【請求項１】 主表面を持つ半導体基板と、前記主表
面上に酸化膜から成る第１のゲート絶縁膜を介して形成
された、絶縁ゲート型トランジスタのゲート電極と、前
記主表面上に窒化膜を含む絶縁膜から成る第２のゲート
絶縁膜を介して形成された、電荷結合素子の複数の第１
転送ゲート電極と、前記複数の第１転送ゲート電極の相
互間の前記第２のゲート絶縁膜上に形成された、電荷結
合素子の少なくとも１つの第２転送ゲート電極と、を、
具備することを特徴とする電荷結合素子を持つ半導体集
積回路装置。 - 【請求項２】 前記第１転送ゲート電極表面には酸化
膜が形成されており、この酸化膜は、前記第２のゲート
絶縁膜が持つ窒化膜を酸化障壁として形成されたもので
構成されることを特徴とする請求項１に記載の電荷結合
素子を持つ半導体集積回路装置。 - 【請求項３】 前記第１転送ゲート電極表面には酸化
膜が形成されており、この酸化膜の膜厚は、前記第１の
ゲート絶縁膜の膜厚より厚いことを特徴とする請求項１
に記載の電荷結合素子を持つ半導体集積回路装置。 - 【請求項４】 前記第１転送ゲート電極表面には酸化
膜が形成されており、前記少なくとも１つの第２転送ゲ
ート電極は、前記第１転送ゲート電極上に、前記酸化膜
を介してオーバーハングすることを特徴とする請求項１
に記載の電荷結合素子を持つ半導体集積回路装置。 - 【請求項５】 主表面を持つ半導体基板と、前記主表
面上に酸化膜から成る第１のゲート絶縁膜を介して形成
された、絶縁ゲート型トランジスタの第１のゲート電極
と、前記主表面上に窒化膜を含む絶縁膜から成る第２の
ゲート絶縁膜を介して形成された、絶縁ゲート型トラン
ジスタの第２のゲート電極と、前記主表面上に窒化膜を
含む絶縁膜から成る第３のゲート絶縁膜を介して形成さ
れた、電荷結合素子の複数の第１転送ゲート電極と、前
記複数の第１転送ゲート電極の相互間の前記第３のゲー
ト絶縁膜上に形成された、電荷結合素子の少なくとも１
つの第２転送ゲート電極と、を、具備することを特徴と
する電荷結合素子を持つ半導体集積回路装置。 - 【請求項６】 前記第１転送ゲート電極表面には酸化
膜が形成されており、この酸化膜は、前記第３のゲート
絶縁膜が持つ窒化膜を酸化障壁として形成されたもので
構成されることを特徴とする請求項５に記載の電荷結合
素子を持つ半導体集積回路装置。 - 【請求項７】 前記第１転送ゲート電極表面には酸化
膜が形成されており、この酸化膜の膜厚は、前記第１の
ゲート絶縁膜の膜厚より厚いことを特徴とする請求項５
に記載の電荷結合素子を持つ半導体集積回路装置。 - 【請求項８】 前記第１転送ゲート電極表面には酸化
膜が形成されており、前記少なくとも１つの第２転送ゲ
ート電極は、前記第１転送ゲート電極上に、前記酸化膜
を介してオーバーハングすることを特徴とする請求項５
に記載の電荷結合素子を持つ半導体集積回路装置。 - 【請求項９】 半導体基板の表面を酸化する工程と、
前記酸化された基板上に耐酸化性絶縁膜を形成する工程
と、前記耐酸化性絶縁膜上に第１の導電層を形成し、こ
の第１の導電層をパターニングして電荷結合素子の第１
転送ゲート電極を形成する工程と、前記耐酸化性絶縁膜
を酸化障壁として前記第１の導電層の表面を酸化する工
程と、前記耐酸化性絶縁膜および酸化された基板の表面
に形成された酸化膜をそれぞれ選択的に除去し、基板表
面露出部を得る工程と、前記露出部に露出した基板の表
面を酸化する工程と、前記基板の上方に第２の導電層を
形成し、この第２の導体層をパターニングして電荷結合
素子の第２転送ゲート電極および絶縁ゲート型トランジ
スタのゲート電極を形成する工程と、を、具備すること
を特徴とする電荷結合素子を持つ半導体集積回路装置の
製造方法。 - 【請求項１０】 半導体基板の表面を酸化する工程と
、前記酸化された基板上に耐酸化性絶縁膜を形成する工
程と、前記耐酸化性絶縁膜上に第１の導電層を形成し、
この第１の導電層をパターニングして電荷結合素子の第
１転送ゲート電極および絶縁ゲート型トランジスタの第
１のゲート電極を形成する工程と、前記耐酸化性絶縁膜
を酸化障壁として前記第１の導電層の表面を酸化する工
程と、前記耐酸化性絶縁膜および酸化された基板の表面
に形成された酸化膜をそれぞれ選択的に除去し、基板表
面露出部を得る工程と、前記露出部に露出した基板の表
面を酸化する工程と、前記基板の上方に第２の導電層を
形成し、この第２の導体層をパターニングして電荷結合
素子の第２転送ゲート電極および絶縁ゲート型トランジ
スタの第２のゲート電極を形成する工程と、を、具備す
ることを特徴とする電荷結合素子を持つ半導体集積回路
装置の製造方法。 - 【請求項１１】 半導体基板上に形成された耐酸化性
絶縁膜を含むゲート絶縁膜と、前記ゲート絶縁膜上に形
成された第１転送ゲート電極と、前記第１転送ゲート電
極の表面に形成された酸化膜と、前記ゲート絶縁膜上に
形成された第２転送ゲート電極と、を具備することを特
徴とする電荷結合素子。 - 【請求項１２】 半導体基板上に耐酸化性絶縁膜を含
むゲート絶縁膜を形成し、前記ゲート絶縁膜上に電荷転
送素子の第１転送ゲート電極を形成し、前記第１転送ゲ
ート電極の表面を前記耐酸化性絶縁膜を酸化障壁として
選択的に酸化し、前記ゲート絶縁膜上に第２転送ゲート
電極を形成することを特徴とする電荷結合素子の形成方
法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054817A JP2642523B2 (ja) | 1991-03-19 | 1991-03-19 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
| US07/845,267 US5321282A (en) | 1991-03-19 | 1992-03-03 | Integrated circuit having a charge coupled device and MOS transistor and method for manufacturing thereof |
| DE69226212T DE69226212T2 (de) | 1991-03-19 | 1992-03-11 | Herstellungsverfahren einer integrierten Schaltung mit einer Ladungsverschiebeanordnung |
| EP92302072A EP0505081B1 (en) | 1991-03-19 | 1992-03-11 | Method of manufacturing an integrated circuit having a charge coupled device |
| KR1019920004112A KR920018985A (ko) | 1991-03-19 | 1992-03-13 | 전하결합소자를 갖춘 집적회로 및 그 제조방법. |
| US08/212,143 US5489545A (en) | 1991-03-19 | 1994-03-14 | Method of manufacturing an integrated circuit having a charge coupled device and a MOS transistor |
| KR2019960007410U KR0128746Y1 (en) | 1991-03-19 | 1996-04-08 | Integrated circuit having a charge coupled device |
| HK98111859A HK1011115A1 (en) | 1991-03-19 | 1998-11-09 | Method of manufacturing an integrated circuit having a integrated circuit having a charge coupled device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054817A JP2642523B2 (ja) | 1991-03-19 | 1991-03-19 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290447A true JPH04290447A (ja) | 1992-10-15 |
| JP2642523B2 JP2642523B2 (ja) | 1997-08-20 |
Family
ID=12981249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054817A Expired - Fee Related JP2642523B2 (ja) | 1991-03-19 | 1991-03-19 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5321282A (ja) |
| EP (1) | EP0505081B1 (ja) |
| JP (1) | JP2642523B2 (ja) |
| KR (1) | KR920018985A (ja) |
| DE (1) | DE69226212T2 (ja) |
| HK (1) | HK1011115A1 (ja) |
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|---|---|---|---|---|
| JPH0567767A (ja) * | 1991-03-06 | 1993-03-19 | Matsushita Electron Corp | 固体撮像装置およびその製造方法 |
| US5858844A (en) * | 1995-06-07 | 1999-01-12 | Advanced Micro Devices, Inc. | Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process |
| US5900654A (en) * | 1995-07-17 | 1999-05-04 | Spratt; James P. | Radiation hardened charge coupled device |
| US5879954A (en) * | 1996-05-20 | 1999-03-09 | Raytheon Company | Radiation-hard isoplanar cryo-CMOS process suitable for sub-micron devices |
| US6440782B1 (en) * | 1996-09-03 | 2002-08-27 | Hughes Electronics | Radiation-hard silicon cryo-CMOS process suitable for charge-coupled devices, and a device made according to this process |
| JP3214432B2 (ja) | 1998-02-04 | 2001-10-02 | 日本電気株式会社 | 固体撮像装置の製造方法 |
| US6548363B1 (en) * | 2000-04-11 | 2003-04-15 | Taiwan Semiconductor Manufacturing Company | Method to reduce the gate induced drain leakage current in CMOS devices |
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2005116744A (ja) * | 2003-10-07 | 2005-04-28 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US20100193459A1 (en) * | 2007-04-12 | 2010-08-05 | Todd Housley | Nursing bottle with recessed storage area |
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