KR920018985A - 전하결합소자를 갖춘 집적회로 및 그 제조방법. - Google Patents

전하결합소자를 갖춘 집적회로 및 그 제조방법. Download PDF

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Abstract

내용 없음

Description

전하결합소자를 갖춘 집적회로 및 그 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제8도는 각각 본 발명의 제1실시예에 따른 집적회로를 제조 공정순으로 나타낸 단면도.

Claims (23)

  1. 제1 및 제2영역을 포함하는 주표면을 갖춘 반도체기판(10)과, 상기 제1영역의 표면상에 형성된 비산화절연막(18), 상기 제2영역의 표면상에 형성된 제1의 소정두께를 갖는 MOS 트랜지스터의 게이트절연막(24), 상기 비산화절연막(18)상에 선택적으로 형성된 전하결합소자의 하부 게이트전극(20), 상기 하부 게이트 전극(20)과 접촉되어 형성된 제2의 소정두께를 갖는 산화막(22) 및 상기 비사화절연막(18) 및 산화막(22)상에 연속적으로 형성된 전하결합수자의 상부 게이트전극(30)을 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 MOS트랜지스터를 갖춘 집적회로.
  2. 제1항에 있어서, 상기 반도체기판(10)과 상기 비산화절연막(18) 사이에 형성된 제2산화막(16)을 더 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 MOS 트랜지스터를 갖춘 집적회로.
  3. 제1항에 있어서, 상기 게이트절연막(24)이 상기 산화막(22)보다 더 얇은 것을 특징으로 하는 전하결합소자와 MOS 트랜지스터를 갖춘 집적회로.
  4. 제1항에 있어서, 상기 비산화절연막(18)은 실리콘질화막이고, 상기 산화막(22)은 실리콘산화막인 것을 특징으로 하는 전하결합소자와 MOS 트랜지스터를 갖춘 집적회로.
  5. 제1, 제2 및 제3영역을 포함하는 주표면을 갖춘 반도체기판(10)과, 상기 제1 및 제2영역의 표면상에 형성된 비산화절연막(18), 상기 제3영역의 표면상에 형성된 제1의 소정두께를 갖는 제1 MOS 트랜지스터의 게이트절연막(24), 상기 제1영역의 비산화절연막(18)상에 선택적으로 형성된 전하결합소자의 하부 게이트전극(20), 상기 하부게이트전극(2)과 접촉되어 형성된 제2의 소정두께를 갖는 산화막(22), 상기 비산화절연막(18) 및 산화막(22)상에 연속적으로 형성된 전하결합소자의 상부 게이트 전극(30) 및, 상기 제2영역의 비산화절연막(18)상에 형성된 제2 MOS 트랜지스터의 게이트전극(52)을 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로.
  6. 제5항에 있어서, 상기 반도체기판(10)과 비산화절연막(18) 사이에 형성된 제2산화막(16)을 더 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로.
  7. 제5항에 있어서, 상기 게이트절연막(24)이 상기 산화막(22)보다 더 얇은 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로.
  8. 제5항에 있어서, 상기 비산화절연막(18)은 실리콘질화막이고, 상기 산화막(22)은 리콘산화막인 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로.
  9. 주표면을 갖춘 반도체기판(10)과, 상기 표면상에 형성된 제1실리콘산화막(16), 상기 제1실리콘 산화막(16)상에 형성된 실리콘 질화막(18), 상기 실리콘질화막(18) 상게 선택적으로 형성된 제1폴리실리콘 게이트전극(20), 상기 제1폴리실리콘 게이트전극(20)과 접촉되어 형성된 제2실리콘 산화막(22) 및, 상기 실리콘질화막(18) 및 상기 제2실리콘산화막(22) 상에 연속적으로 형성된 제2폴리실리콘 게이트전극(30)을 구비하여 이루어진 것을 특징으로 하는 전하결합소자.
  10. 제1 및 제2영역을 포함하는 주표면을 갖춘 반도체기판(10)을 준비하는 단계와, 상기 제1영역의 표면상에 비산화절연막(18)을 형성하는 단계, 상기 비산화절연막(18)상에 실리콘층을 선택적으로 형성하는 단계, 상기 실리콘층을 열산화시킴으로써 제1의 소정두께를 가지면 산화막(22)으로 피복되는 전하결합소자의 하부 게이트전극(20)을 형성하는 단계, 상기 비산화절연막(18)과 산화막(22)의 상부에 전하결합소자의 상부 게이트전극(30)으로서의 도전층을 연속적으로 형성하는 단계 및, 상기 제2영역의 표면상에 소정두께를 갖는 MOS 트랜지스터의 게이트절연막(24)을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 MOS트랜지스터를 갖춘 집적회로의 제조방법.
  11. 제10항에 있어서, 상기 실리콘층이 MOS 트랜지스터의 게이트전극으로서 상기 제2영역의 표면상에도 형성되어 있는 것을 특징으로 하는 전하 결합소자와 MOS트랜지스터를 갖춘 집적회로의 제조방법.
  12. 제10항에 있어서, 상기 도전층이 MOS 트랜지스터의 게이트전극(28)으로서 상기 제2영역의 표면상에도 형성어 있는 것을 특징으로 하는 전하 결합소자와 MOS트랜지스터를 갖춘 집적회로의 제조방법.
  13. 제10항에 있어서, 사기 반도체기판(10)과 상기 비산화절연막(18)사이에 제2산화막(16)을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 전하 결합소자와 MOS트랜지스터를 갖춘 집적회로의 제조방법.
  14. 제10항에 있어서, 상기 게이트절연막(24)이 상기 산화막(22)보다 더 얇은 것을 특징으로 하는 전하결합소자와 MOS트랜지스터를 갖춘 집적회로 제조방법.
  15. 제10항에 있어서, 상기 비산화절연막(18)은 실리콘질화막이고, 상기 산화막(22)은 실리콘산화막인 것을 특징으로 하는 전하결합소자와 MOS트랜지스터를 갖춘 집적회로의 제조방법.
  16. 제1, 제2 및 제3영역을 포함하는 주표면을 갖춘 반도체기판(10)을 준비하는 단계와, 상기 제1 및 제2영역의 표면상에 비산화절연막(18)을 형성하는 단계, 상기 제1영역의 비산화절연막(18)상에 제1실리콘층을 선택적으로 형성하는 단계, 상기 제2영역의 비산화절연막(18)상에 제1 MOS트랜지스터의 게이트 전극(52)으로서의 제2실리콘층을 선택적으로 형성하는 단계, 상기 제1실리콘층을 열산화시킴으로써 소정의 두께를 가지면서 산화막(22)으로 피복되는 전하결합소자의 하부 게이트전극(20)을 형성하는 단계, 상기 비산화절연막(18)과 산화막(22)의 상부에 전하결합소자의 상부 게이트전극(30)으로서의 도전층을 연속적으로 형성하는 단계 및, 상기 제3영역의 표면상에 소정의 두께를 갖는 제2 MOS 트랜지스터의 게이트 절연막(24)을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로.
  17. 제16항에 있어서, 상기 도전층이 제2 MOS 트랜지스터의 게이트 전극(28)으로서의 상기 제3영역의 표면상에도 형성되어 있는 것을 특징으로 하는 전하결합소자와 제1 및 제2MOS 트랜지스터를 갖춘 집적회로의 제조방법.
  18. 제16항에 있어서, 상기 반도체기판(10)과 상기 비산화절연막(18)사이에 제2산화막(16)을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 전하결합소자와, 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로의 제조방법.
  19. 제16항에 있어서, 상기 게이트절연막(24)이 상기 산화막(22)보다 더 얇은 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로의 제조방법.
  20. 제16항에 있어서, 상기 비산화절연막(18)은 실리콘질화막이고, 상기 산화막(22)은 실리콘산화막인 것을 특징으로 하는 전하결합소자와 제1 및 제2 MOS 트랜지스터를 갖춘 집적회로의 제조방법.
  21. 제1 및 제2영역을 포함하는 주표면을 갖춘 반도체기판(10)을 준비하는 단계와, 상기 반도체기판(10)의 제1영역상에 제1의 소정두께를 갖는 전하결합소자의 게이트절연막(16,18)을 형성하는 단계 및, 상기 반도체 기판(10)의 제2영역상에 제2의 소정두께를 갖는 MOS 트랜지스터의 게이트 절연막(24)을 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 전하결합소자와 MOS 트랜지스터를 갖춘 집적회로의 제조방법.
  22. 제21항에 있어서, 상기 전하결합소자의 게이트절연막(16,18)이 상기 MOS 트랜지스터의 게이트절연막(24)보다 더 얇은 것을 특징으로 하는 전하결합소자와 MOS 트랜지스터를 갖춘 집적회로의 제조방법.
  23. 제21항에 있어서, 상기 전하결합소자의 게이트절연막(16,18)은 실리콘질화막이고, 상기 MOS 트랜지스터의 게이트절연막(24)은 실리콘산화막인 것을 특징으로 하는 전하결합소자와 MOS 트랜지스터를 갖춘 집적회로의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920004112A 1991-03-19 1992-03-13 전하결합소자를 갖춘 집적회로 및 그 제조방법. KR920018985A (ko)

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