JP2005116744A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、ＬＯＣＯＳ層とトレンチ絶縁層を併用して用いることにより、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、高耐圧トランジスタ１００と低電圧駆動トランジスタ２００とが同一の半導体層１０に設けられた半導体装置であって、
前記半導体層１０と、
前記半導体層１０に設けられた前記高耐圧トランジスタ１００の電界緩和のためのＬＯＣＯＳ層からなるオフセット絶縁層２０と、
前記半導体層１０に設けられた前記低電圧駆動トランジスタ２００形成領域を画定するためのトレンチ絶縁層２８と、を含み、
前記オフセット絶縁層２０の上面の少なくとも一部は、前記半導体層１０の表面とほぼ同一の高さである。
【選択図】 図１

Description

本発明は、ドレイン耐圧の異なるＭＯＳトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一半導体層上に備える半導体装置およびその製造方法に関する。
現在、高耐圧化が図られた電界効果トランジスタとして、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）オフセット構造を有する電界効果トランジスタがある。ＬＯＣＯＳオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである。
また、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるＩＣの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用の低電圧駆動トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。前述した電界緩和のためのＬＯＣＯＳ層を設けた高耐圧トランジスタと、低電圧駆動トランジスタとを同一の基板上に形成する場合には、たとえば、素子分離のためのＬＯＣＯＳ層と、電界緩和のためのＬＯＣＯＳ層とが同一の工程で形成されている。
しかし、近年の半導体装置の微細化の要請により、素子分離領域の形成方法は、ＬＯＣＯＳ法からＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法に移行しつつあり、高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層をもＳＴＩ法で形成したトレンチ絶縁層で代用する方法が提案されている。このように、電界緩和のためのＬＯＣＯＳ層をトレンチ絶縁層で形成する場合には、次のような現象が起こることがある。高耐圧トランジスタのゲート絶縁層は、耐圧を確保するために膜厚が厚いゲート絶縁層が用いられる。トレンチ絶縁層からなるオフセット層の上に、膜厚の厚いゲート絶縁層を形成する場合、トレンチ絶縁層の上端部の上に形成されるゲート絶縁層の膜厚が薄くなるシンニングという現象が起きることがある。このようにシンニングが起こることにより、均一な膜厚のゲート絶縁層の形成が困難となり、半導体装置の信頼性に影響を与えることがある。本発明の目的は、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、ＬＯＣＯＳ層とトレンチ絶縁層を併用して用いることにより、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
１．半導体装置
本発明の半導体装置は、高耐圧トランジスタと低電圧駆動トランジスタとが同一の半導体層に設けられた半導体装置であって、
前記半導体層と、
前記半導体層に設けられた前記高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層からなるオフセット絶縁層と、
前記半導体層に設けられた前記低電圧駆動トランジスタ形成領域を画定するためのトレンチ絶縁層と、を含み、
前記オフセット絶縁層の上面の少なくとも一部は、前記半導体層の表面とほぼ同一の高さである。
本発明の半導体装置によれば、高耐圧トランジスタのオフセット絶縁層であるＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部と半導体層の表面とは、ほぼ同一の高さである。ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層は、選択熱酸化法により形成されるため、その上面が半導体層の表面よりせり上がって形成される。そのため、半導体層の面内に高低差が生じてしまう。ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層とトレンチ絶縁層とを同一の半導体層に設ける場合には、たとえば、トレンチ絶縁層がＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層形成時の熱処理にさらされて、ストレスを受けることなどを防ぐために、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成した後にトレンチ絶縁層を形成される。このとき、半導体層の面内に高低差が残存していると、トレンチに絶縁層を埋め込んだ後のＣＭＰ工程を良好に行なうことができず、十分な平坦化が図れないことがある。しかし、本発明の半導体装置では、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部は、半導体層の表面とほぼ同一の高さであるため、面内の平坦性を向上させることができる。なお、半導体層の表面とほぼ同一の高さとは、ＣＭＰなどの平坦化工程において影響を与えない範囲の高低差であればよい。その結果、本発明の半導体装置によれば、信頼性の高い半導体装置を提供することができる。
本発明の半導体装置は、さらに下記の態様をとることができる。
（Ａ）本発明の半導体装置において、前記オフセット絶縁層の上面の全面は、前記半導体層の表面とほぼ同一の高さであることができる。
（Ｂ）本発明の半導体装置において、前記半導体層には、前記高耐圧トランジスタの形成領域を囲むガードリングが設けられていることができる。この態様によれば、次のような利点がある。たとえば、高耐圧トランジスタの形成領域を画定するためにＬＯＣＯＳ層を用いる場合、本実施の形態の半導体装置では、ＬＯＣＯＳ層の上面を半導体層の表面とほぼ同一の高さにするために、少なくとも一部が除去されることとなる。そのため、十分な耐圧を確保できなくなってしまうことがある。しかし、この態様によれば、高耐圧トランジスタの素子分離をガードリングで行なうことによりそのような問題を回避することができる。
（Ｃ）本発明の半導体装置において、前記半導体層には、前記高耐圧トランジスタの形成領域を画定するための素子分離として、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層が設けられていることができる。
（Ｄ）本発明の半導体装置において、前記半導体層には、前記高耐圧トランジスタの形成領域を画定するための素子分離として、トレンチ絶縁層が設けられていることができる。
２．半導体装置の製造方法
２−１．本発明の半導体装置の製造方法は、
（ａ）半導体層にＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、
（ｂ）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部をエッチングする工程と、
（ｃ）前記半導体層にトレンチ絶縁層を形成する工程と、を含む。
本発明の半導体装置の製造方法によれば、半導体層に形成されたＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部をエッチングした後に、トレンチ絶縁層の形成が行なわれる。通常、ＬＯＣＯＳ層は、選択熱酸化法を用いて形成されているため基板表面よりせり上がって形成される。このように、基板表面に高低差がある状態でトレンチ絶縁層を形成する際に必要なＣＭＰ工程を行なうと、エッチングレートに差が生じてしまい良好にＣＭＰ（平坦化）を行なうことができない。しかし、本発明の半導体装置の製造方法によれば、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成した後に、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部をエッチングしているため、半導体層の表面の高低差を減少させることができる。そのため、トレンチ絶縁層の形成時に良好にＣＭＰを行なうことができる。その結果、トレンチ絶縁層とＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を併用した半導体装置においても、良好な性能を有する半導体装置を製造することができる。
２−２．本発明の半導体装置の製造方法は、
（ａ）半導体層に高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、
（ｂ）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部を除去し、オフセット絶縁層を形成する工程と、
（ｃ）前記半導体層に低電圧駆動トランジスタの形成領域を画定するためのトレンチ絶縁層を形成する工程と、を含む。
本発明の半導体装置の製造方法によれば、半導体層に形成された高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部をエッチングした後に、低電圧駆動トランジスタ領域を画定するためのトレンチ絶縁層の形成が行なわれている。通常、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層は、選択熱酸化法を用いて形成されているため基板表面よりせり上がって形成される。このように、基板表面に高低差がある状態でトレンチ絶縁層を形成する際に必要なＣＭＰ工程を行なうと、エッチングレートに差が生じてしまい良好にＣＭＰ（平坦化）を行なうことができない。しかし、本発明の半導体装置の製造方法によれば、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成した後に、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部をエッチングしているため、半導体層の表面の高低差を減少させることができる。そのため、トレンチ絶縁層の形成時に良好にＣＭＰを行なうことができる。その結果、トレンチ絶縁層とＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層とを併用した半導体装置を製造することができ、良好な性能を有する半導体装置を製造することができる。
本発明の半導体装置の製造方法は、さらに下記の態様をとることができる。
（Ａ）本発明の半導体装置の製造方法において、前記（ａ）は、
（ａ−１）前記半導体層上に耐酸化膜を形成する工程と、
（ａ−２）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の形成領域の前記耐酸化膜を除去する工程と、
（ａ−３）前記耐酸化膜をマスクとして熱酸化を行うことにより、前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、を含み、
前記（ｂ）は、残存する前記耐酸化膜をマスクとして、前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面をエッチングすること、を含むことができる。
（Ｂ）本発明の半導体装置の製造方法において、前記（ａ）は、
（ａ−１）半導体層上に耐酸化膜を形成する工程と、
（ａ−２）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の形成領域の前記耐酸化膜を除去する工程と、
（ａ‐３）前記耐酸化膜をマスクとして熱酸化を行うことにより、前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、を含み、
さらに、前記（ｂ）の前に、残存する前記耐酸化膜を除去すること、を含むことができる。
（Ｃ）本発明の半導体装置の製造方法において、前記（ｃ）は、
（ｃ−１）前記半導体層にトレンチを形成する工程と、
（ｃ−２）前記トレンチが形成された半導体層上方に絶縁層を形成する工程と、
（ｃ−３）前記絶縁層をＣＭＰ法により平坦化する工程と、
を含むことができる。
（Ｄ）本発明の半導体装置の製造方法において、前記（ｂ）の前記エッチングは、等方性エッチングにより行なわれることができる。
次に、本発明の実施の形態の一例について説明する。
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。本実施の形態の半導体装置は、半導体層である半導体基板１０上に、Ｐチャネル高耐圧トランジスタ１００とＰチャネル低電圧駆動トランジスタ２００とが混載されている。半導体基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとが設けられている。なお、図１には２つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。また、以下の説明において単に「ＬＯＣＯＳ層」という場合、選択熱酸化法により半導体基板１０に形成された絶縁層のことをいい、セミリセスＬＯＣＯＳ層を含むものである。
１．１ 高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。上述したように、高耐圧トランジスタ領域１０ＨＶには、高耐圧トランジスタ１００が設けられる。
高耐圧トランジスタ１００は、ゲート絶縁層６０と、オフセット絶縁層２０と、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。オフセット絶縁層２０は、セミリセスＬＯＣＯＳ層からなり、その上面が半導体基板１０の表面とほぼ同一の高さになるように形成されている。ここで、ほぼ同一の高さとは、本実施の形態の半導体装置の製造工程中に行なわれるＣＭＰ工程を良好に行なうことができる程度の高低差の範囲内にあることをいう。
ゲート絶縁層６０は、膜厚の厚いゲート絶縁層６０ａと、低耐圧トランジスタ２００のゲート絶縁層６２との積層膜であり、チャネル領域となるＮ型のウェル３０と、オフセット絶縁層２０と、オフセット絶縁層２０の両側にある半導体層１０とを覆うように形成されている。ゲート電極７０は、ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
高耐圧トランジスタ１００は、ソース／ドレイン領域であるＰ型の高濃度不純物層５２の外側を囲むように高濃度の不純物層からなるガードリング領域５６が設けられている。ガードリング領域５６の下方には、ガードリング領域５６を構成する不純物層より低濃度のＮ型の低濃度不純物層５４が設けられている。ガードリング領域５６と、ソース／ドレイン領域である高濃度不純物層５２とは、分離絶縁層２１により分離されている。
１．２ 低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域１０ＬＶについて説明する。低電圧駆動トランジスタ領域１０ＬＶは、ＳＴＩ法により形成されたトレンチ絶縁層２８からなる素子分離領域２１０により画定されている。低電圧駆動トランジスタ領域１０ＬＶには、Ｐチャネル低電圧駆動トランジスタ２００が設けられる。
低電圧駆動トランジスタ２００は、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とで、ＬＤＤ構造を有するソース／ドレイン領域を構成する。
高耐圧トランジスタ１００と低電圧駆動トランジスタ２００の上方には、層間絶縁層１２０，１３０が積層されている。層間絶縁層１３０の上方には、高電位が与えられる配線層１３４が設けられている。配線層１３４とソース／ドレイン領域５２とは、コンタクト層１３２を介して電気的に接続されている。また、層間絶縁層１２０の上方には、電位が固定された配線層１２４が設けられている。配線層１２４とガードリング領域５６とは、コンタクト層１２４を介して電気的に接続されている。
本実施の形態の半導体装置によれば、高耐圧トランジスタ１００のオフセット絶縁層２０は、半導体基板１０の表面とほぼ同一の高さを有するセミリセスＬＯＣＯＳ層からなる。通常、ＬＯＣＯＳ層は、その上面が半導体基板１０の表面よりせり上がって形成されるため、半導体基板１０の面内に高低差が生じてしまう。ＬＯＣＯＳ層とトレンチ絶縁層とを同一の半導体層１０に設ける場合には、トレンチ絶縁層がＬＯＣＯＳ層の形成に必要な熱酸化の雰囲気にさらされることによりストレスを受けることなどを防ぐために、ＬＯＣＯＳ層を形成した後にトレンチ絶縁層が形成される。そして、ＬＯＣＯＳ層形成後の半導体基板１０の面内には高低差が生じているため、トレンチに絶縁層を埋め込んだ後のＣＭＰ工程を良好に行なうことができず、十分な平坦化が図れないことがある。しかし、本実施の形態の半導体装置では、オフセット絶縁層２０は、その上面の少なくとも一部が半導体基板１０の表面の高さとほぼ同一であるセミリセスＬＯＣＯＳ層からなるため、面内の平坦性を向上させることができる。その結果、本発明の半導体装置によれば、信頼性の高い半導体装置を提供することができる。
さらに、低電圧駆動トランジスタ形成領域１０ＬＶの素子分離領域２１０を、トレンチ絶縁層２８により行なっていることで、半導体装置の微細化をも図ることができる。
２．半導体装置の製造方法
次に、本実施の形態の半導体装置の製造方法について、図２〜２２を参照しながら説明する。図２〜２２は、本実施の形態の半導体装置の製造方法の工程を模式的に示す断面図である。
（１）まず、図２に示すように、高耐圧トランジスタ形成領域１０ＨＶにおいて、電界緩和のためのオフセット絶縁層２０と、ガードリングを形成する領域を分離するための分離絶縁層２１とを形成する。
まず、半導体基板１０の上に、ＣＶＤ法により、酸化窒化シリコン層１２を形成する。酸化窒化シリコン層の膜厚１２は、たとえば、８〜１２ｎｍである。ついで、酸化窒化シリコン層１２の上に、ＣＶＤ法により、耐酸化膜の役割を果す窒化シリコン層１４を形成する。ついで、窒化シリコン層１４の上に、オフセット絶縁層２０および分離絶縁層２１を形成する領域に開口を有するレジスト層Ｒ１（マスク層）を形成する。
（２）次に、図３に示すように、このレジスト層Ｒ１をマスクとして、窒化シリコン層１４、酸化窒化シリコン層１２および半導体基板１０をエッチングする。これにより、半導体基板１０に溝部１６を形成する。ついで、レジスト層Ｒ１を除去する。
（３）次に、図４に示すように、窒化シリコン層１４をマスクとして選択熱酸化法により、セミリセスＬＯＣＯＳ層２０ａを形成する。
（４）次に、図５に示すように、窒化シリコン膜１４を除去する。窒化シリコン膜１４の除去は、たとえば、熱燐酸により行なうことができる。
（５）次に、図６に示すように、ＬＯＣＯＳ層２０ａの上面が半導体基板１０の表面とほぼ同一の高さになるように、ＬＯＣＯＳ層２０ａの上面を除去することにより、オフセット絶縁層２０および分離絶縁層２１が形成される。ＬＯＣＯＳ層２０ａの上面の除去は、公知のエッチング技術により行なわれ、異方性エッチングもしくは等方性エッチングのいずれによっても行なうことができる。特に、等方性のウェットエッチングにより行なう場合は、次のような利点があり好ましい。たとえば、異方性ドライエッチングなどによりＬＯＣＯＳ層２０ａの上面の除去を行なう場合、除去された部分のＬＯＣＯＳ層２０ａの表面には、急峻な段差が形成され、ＣＭＰ時の膜残りが懸念されることがある。一方、等方性エッチングを用いた場合、ＬＯＣＯＳ層２０ａの除去された部分の表面が、なだらかな形状（曲面を有する形状）となり、ＣＭＰ時の膜残りの懸念が解消され、且つ、ＬＯＣＯＳ層２０ａの上面をより平坦化することができる。等方性エッチングによって行なう場合は、たとえば、希フッ酸などを用いてウェットエッチングを行うことが好ましい。
このＬＯＣＯＳ層２０ａのエッチングは、エッチングされた後のＬＯＣＯＳ層２０ａの上面が、半導体基板１０の表面の高さとほぼ同一になるように行なう。ここで、半導体基板１０の表面とほぼ同一の高さとは、後述する工程で行なわれるＣＭＰ工程を良好に行なうことができる程度の高低差の範囲内になることをいう。また、後述の犠牲酸化膜１８を形成する前に、半導体基板１０の表面を清浄な面とするためにライトエッチングが行なわれるが、（５）のＬＯＣＯＳ層２０ａの上面のエッチングと、ライトエッチングの工程を兼ねて行なうことができる。
（６）次に、図７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のウェル３０の形成を行なう。まず、半導体基板１０の全面に犠牲酸化膜１８を形成する。犠牲酸化膜１８としては、たとえば、酸化シリコン膜を形成する。ついで、所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入する。ついで、レジスト層Ｒ２をたとえばアッシングにより除去し、注入されたＮ型不純物を熱処理により熱拡散させる。これにより、半導体基板１０内にＮ型のウェル３０を形成する。
（７）次に、高耐圧トランジスタの電界緩和のためのオフセット領域の低濃度不純物層を形成する。まず、図８に示すように、所定のパターンを有するレジスト層Ｒ３を形成する。このレジスト層Ｒ３をマスクとして、半導体基板１０にＰ型不純物を導入することにより、不純物層５０ａを形成する。その後、レジスト層Ｒ３を除去する。
（８）次に、ガードリング領域５６の下方に設けられる低濃度不純物層５４（図１参照）のための不純物を半導体基板１０に導入する。まず、図９に示すように、所定のパターンを有するレジスト層Ｒ４を形成する。このレジスト層Ｒ４をマスクとして、半導体基板１０にＮ型不純物を導入することにより、不純物層５４ａを形成する。
（９）次に、図１０に示すように、公知の技術により熱処理を施すことにより不純物層５０ａ，５４ａが拡散され、高耐圧トランジスタ１００のオフセット領域となるＰ型の低濃度不純物層５０と、ガードリング領域５６のオフセット領域となるＮ型の低濃度不純物層５４が形成される。その後、犠牲酸化膜１８を公知の方法により除去する。
（１０）次に、低電圧駆動トランジスタ形成領域１０ＬＶを画定するために、トレンチ絶縁層２８を形成する（図１参照）。まず、図１１に示すように、半導体基板１０の全面にパッド酸化膜２２を形成する。ついで、パッド酸化膜２２の上方にストッパ絶縁層２４を形成する。ストッパ絶縁層２４としては、窒化シリコン膜を、たとえば、ＣＶＤ法により形成することができる。ついで、ストッパ絶縁層２４の上に、第２の素子分離領域２１０が形成される領域に開口を有するマスク層としてレジスト層Ｒ５を形成する。
（１１）次に、レジスト層Ｒ５をマスクとして、図１２に示すように、ストッパ絶縁層２４、パッド酸化膜２２および半導体基板１０を公知のエッチング技術によりエッチングする。これにより、トレンチ２６が形成される。
（１２）次に、トレンチ２６の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。ついで、図１３に示すように、トレンチ２６を埋め込むように、絶縁層２８ａを全面に堆積する。絶縁層２８ａの形成方法としては、たとえば、ＣＶＤ法、高密度プラズマＣＶＤ法などが用いられる。
（１３）次に、堆積された絶縁層２８ａを半導体基板１０の表面とほぼ同じ高さとなるまで除去する。これにより、図１４に示すように、トレンチ絶縁層２８を形成することができる。絶縁層２８ａのエッチングは、たとえば、ＣＭＰ法により行なう。また、必要に応じて、このＣＭＰ法を行なう前に、絶縁層２８ａの表面の高低差をなくすために、ＳＯＧ層などの平坦化絶縁層の形成を行なうことができる。
（１４）次に、図１５に示すように、少なくとも高耐圧トランジスタ１００のゲート絶縁層６０を形成する領域以外を覆うように保護膜２９を形成する。保護膜２９としては、たとえば、窒化シリコン膜を用いることができる。保護膜２９の形成としては、まず、半導体基板１０の全面に窒化シリコン膜（図示せず）を形成する。ついで、後の工程でゲート絶縁層６０が形成される領域に開口を有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、窒化シリコン膜をパターニングすることにより、保護膜２９が形成される。
ついで、図１５に示すように、高耐圧トランジスタ領域１０ＨＶにおいてゲート絶縁層６０を形成する。ゲート絶縁層６０は、選択熱酸化法により形成することができる。ゲート絶縁層６０の膜厚は、たとえば、１６００Åとすることができる。ついで、残存している窒化シリコン膜２６を除去する。なお、工程（１４）では、保護膜２９を形成した後に、チャネルドーピングを行なってもよい。
（１５）次に、図１６に示すように、低電圧駆動トランジスタ領域１０ＬＶのウェルの形成を行なう。まず、低電圧駆動トランジスタ形成領域１０ＬＶ以外を覆うようにレジスト層Ｒ６を形成する。ついで、このレジスト層Ｒ６をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって注入することにより、Ｎ型のウェル３４が形成される。ついで、レジスト層Ｒ６を、たとえば、アッシングにより除去する。
（１６）次に、図１７に示すように、低電圧駆動トランジスタ２００のためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åとすることができる。また、ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
ついで、図１７に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。
（１７）次に、図１８に示すように、導電層７０ａをパターニングしてゲート電極７０を形成する。まず、導電層７０ａの上に、所定のパターンを有するレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ポリシリコン層をパターニングすることにより、ゲート電極７０が形成される。
（１８）次に、図１９に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、低電源圧トランジスタ２００のための低濃度不純物層５１を形成する。低濃度不純物層５１の形成では、まず、所定のパターンを有するレジスト層Ｒ７を形成する。ついで、レジスト層Ｒ７をマスクとして、Ｐ型の不純物を注入することにより形成することができる。
（１９）次に、図２０に示すように、ゲート電極７０の側面にサイドウォール絶縁層７２を形成する。サイドウォール絶縁層７２の形成では、まず、全面に絶縁層（図示せず）を形成する。ついで、この絶縁層を異方性エッチングすることにより形成される。
（２０）次に、図２１に示すように、高耐圧トランジスタ領域１０ＨＶおよび低電圧駆動トランジスタ領域１０ＬＶの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、ソース／ドレイン領域となるＰ型の高濃度不純物層５２の形成を行なう。
（２１）次に、図２２に示すように、高耐圧トランジスタ１００の素子分離の役割を果すガードリング領域５６の形成を行なう。まず、ガードリング領域５６の形成領域以外を覆うように、レジスト層Ｒ８を形成する。ついで、レジスト層Ｒ８をマスクとして、Ｎ型不純物層を半導体基板に導入し、ガードリング領域５６を形成する。また、ガードリング領域５６の形成は、高耐圧トランジスタ１００の逆導電型のトランジスタ（図示せず）のＮ型のソース、ドレイン領域の形成と同一工程で形成する事ができる。
（２２）次に、図１に参照されるように、複数の層間絶縁層１２０，１３０と配線層１２２，１３２とコンタクト層１２４，１３４とを公知の技術により形成することにより、図１に示す半導体装置を製造することができる。
本実施の形態の半導体装置の製造方法によれば、高耐圧トランジスタ１００の電界緩和のためのオフセット絶縁層２０は、ＬＯＣＯＳ層２０ａを形成した後にその上面が半導体基板１０の表面の高さとほぼ同一になるまでエッチングをすることにより形成される。ＬＯＣＯＳ層２０ａは、選択熱酸化法を用いて形成されているため半導体基板１０の表面よりせり上がって形成される。このように、半導体基板１０の表面に高低差がある状態でトレンチ絶縁層を形成する際に必要なＣＭＰ工程を行なう場合、エッチングレートに差が生じてしまい良好にＣＭＰ（平坦化）を行なうことができない。しかし、本実施の形態の半導体装置の製造方法によれば、ＬＯＣＯＳ層２０ａの上面が半導体基板１０の表面とほぼ同一の高さとなるようにエッチングを行なっている。そのため、トレンチ絶縁層２８の形成時に行なわれるＣＭＰ工程を、半導体基板１０の面内の高低差が減少した状態で行なうことができる。その結果、ＬＯＣＯＳ法とＳＴＩ法とを併用した半導体装置においても、信頼性の高い半導体装置を製造することができる。
［変形例］
次に、本実施の形態の半導体装置の製造方法の変形例について図２３を参照しながら説明する。
本変形例においては、上述の実施の形態と比してＬＯＣＯＳ層２０ａの上面の少なくとも一部をエッチングする方法が異なる例である。以下の説明では、上述の実施の形態と異なる工程について説明する。
まず、上述の実施の形態と同様にして、工程（１）〜（３）を行ないＬＯＣＯＳ層２０ａを形成する。ついで、図２３に示すように、耐酸化膜である窒化シリコン膜１４を除去することなく、ＬＯＣＯＳ層２０ａの上面の一部のエッチングを行なう。このとき、窒化シリコン膜１４に覆われていない箇所のＬＯＣＯＳ層２０ａの上面が半導体基板１０の表面とほぼ同一の高さになるようにエッチングを行なう。このエッチングは、上述の実施の形態の工程（５）と同様にして行なうことができる。
ついで、窒化シリコン膜１４を除去し、上述の実施の形態の工程（６）〜（２２）を同様に行なうことにより本変形例にかかる半導体装置を製造することができる。
本変形例の半導体装置の製造方法によれば、上述の実施の形態の半導体装置の製造方法と同様の効果を有し、ＬＯＣＯＳ層２０ａの上面の少なくとも一部が半導体基板１０の表面と同一の高さになるようにエッチングされていることで、ＬＯＣＯＳ層２０ａと半導体基板１０の表面の高低差を減少させることができる。そのため、トレンチ絶縁層２８を形成する際に良好にＣＭＰを行なうことができる。その結果、ＬＯＣＯＳ法とＳＴＩ法とを併用した半導体装置の製造方法においても、信頼性の高い半導体装置を製造することができる。
また、この態様により得られる半導体装置では、ＬＯＣＯＳ層２０ａの上端部が窒化シリコン膜１４に覆われているためエッチングされることがない。この利点について、図２４を参照しながら説明する。図２４は、ＬＯＣＯＳ層の上端部のみを拡大し、ＬＯＣＯＳ層の上端部がエッチングされた場合の一形態を示す図である。ＬＯＣＯＳ層の上端部がエッチングされる場合において、ＬＯＣＯＳ層のバーズビーク状の形状を有する部分が除去されてしまうと、図２４に示すように、ＬＯＣＯＳ層の上端部に沿う直線Ａと、半導体基板１０の表面に沿う直線Ｂとのなす角θが３０°を超える場合がある。直線Ａと直線Ｂのなす角が３０°を超える形状のＬＯＣＯＳ層の上に膜厚の厚いゲート絶縁層を形成すると、ＬＯＣＯＳ層の上端部でシンニングが起きることがある。つまり、均一な膜厚を有するゲート絶縁層を形成することができず、半導体装置の信頼性を損ねることがある。しかし、本変形例によれば、ＬＯＣＯＳ層２０ａの上端部は、窒化膜に覆われており、エッチングされることがないため、上述のような問題を回避することができる。
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。以下に、本実施の形態の半導体装置の変形例について述べる。たとえば、本実施の形態では、オフセット絶縁層２０の形成方法として、セミリセスＬＯＣＯＳ法を用いる場合について説明したが、ＬＯＣＯＳ法により行なってもよい。
また、高耐圧トランジスタの素子分離をガードリングにより行なった例について説明したが、トレンチ絶縁層やＬＯＣＯＳ層などにより行なってもよい。また、本実施の形態の半導体装置では、１つの高耐圧トランジスタと１つの低電圧駆動トランジスタとが同一の半導体層に形成されている場合について説明したが、これに限定されず、同一半導体層上に各種類のトランジスタが複数形成されていてもよい。
本実施の形態の半導体装置を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本実施の形態の半導体装置の製造方法の一工程を模式的に示す断面図。 本変形例による半導体装置の製造方法の一工程を模式的に示す断面図。 本変形例による半導体装置の製造方法の利点を説明するための断面図。
符号の説明
１０ 半導体基板、１０ＨＶ 高耐圧トランジスタ形成領域、 １０ＬＶ 低電圧駆動トランジスタ ２０ オフセット絶縁層、 ２６ トレンチ、 ２８ トレンチ絶縁層、 ３０，３４ ウェル、 ５０，５１ Ｐ型の低濃度不純物層、 ５２ ソース／ドレイン領域、 ５４ Ｎ型の低濃度不純物層、 ５６ ガードリング領域 ６０，６２ ゲート絶縁層、 ７０ ゲート電極、 ７２ サイドウォール絶縁層、 １００ 高耐圧トランジスタ、 １２０，１３０ 層間絶縁層、 １２２，１３２ コンタクト層、 １２４，１３４ 配線層、 ２００ 低電圧駆動トランジスタ

Claims (11)

  1. 高耐圧トランジスタと低電圧駆動トランジスタとが同一の半導体層に設けられた半導体装置であって、
    前記半導体層と、
    前記半導体層に設けられた前記高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層からなるオフセット絶縁層と、
    前記半導体層に設けられた前記低電圧駆動トランジスタ形成領域を画定するためのトレンチ絶縁層と、を含み、
    前記オフセット絶縁層の上面の少なくとも一部は、前記半導体層の表面とほぼ同一の高さである、半導体装置。
  2. 請求項１において、
    前記オフセット絶縁層の上面の全面は、前記半導体層の表面とほぼ同一の高さである、半導体装置。
  3. 請求項１または２において、
    前記半導体層には、前記高耐圧トランジスタの形成領域を囲むガードリングが設けられている、半導体装置。
  4. 請求項１〜３のいずれかにおいて、
    前記半導体層には、前記高耐圧トランジスタの形成領域を画定するための素子分離として、ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層が設けられている、半導体装置。
  5. 請求項１〜３のいずれかにおいて、
    前記半導体層には、前記高耐圧トランジスタの形成領域を画定するための素子分離として、トレンチ絶縁層が設けられている、半導体装置。
  6. （ａ）半導体層にＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、
    （ｂ）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部をエッチングする工程と、
    （ｃ）前記半導体層にトレンチ絶縁層を形成する工程と、を含む、半導体装置の製造方法。
  7. （ａ）半導体層に高耐圧トランジスタの電界緩和のためにＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、
    （ｂ）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面の少なくとも一部を除去し、オフセット絶縁層を形成する工程と、
    （ｃ）前記半導体層に低電圧駆動トランジスタの形成領域を画定するためのトレンチ絶縁層を形成する工程と、を含む、半導体装置の製造方法。
  8. 請求項６または７において、
    前記（ａ）は、
    （ａ−１）前記半導体層上に耐酸化膜を形成する工程と、
    （ａ−２）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の形成領域の前記耐酸化膜を除去する工程と、
    （ａ‐３）前記耐酸化膜をマスクとして熱酸化を行うことにより、前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、を含み、
    前記（ｂ）は、残存する前記耐酸化膜をマスクとして、前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の上面をエッチングすること、を含む、半導体装置の製造方法。
  9. 請求項６または７において、
    前記（ａ）は、
    （ａ−１）半導体層上に耐酸化膜を形成する工程と、
    （ａ−２）前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層の形成領域の前記耐酸化膜を除去する工程と、
    （ａ‐３）前記耐酸化膜をマスクとして熱酸化を行うことにより、前記ＬＯＣＯＳ層もしくはセミリセスＬＯＣＯＳ層を形成する工程と、を含み、
    さらに、前記（ｂ）の前に、残存する前記耐酸化膜を除去すること、を含む、半導体装置の製造方法。
  10. 請求項６〜９のいずれかにおいて、
    前記（ｃ）は、
    （ｃ−１）前記半導体層にトレンチを形成する工程と、
    （ｃ−２）前記トレンチが形成された半導体層上方に絶縁層を形成する工程と、
    （ｃ−３）前記絶縁層をＣＭＰ法により平坦化する工程と、
    を含む、半導体装置の製造方法。
  11. 請求項６〜１０のいずれかにおいて、
    前記（ｂ）の前記エッチングは、等方性エッチングにより行なわれる、半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007081041A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
JP2007115995A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
JP2007115997A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
JP2008198777A (ja) * 2007-02-13 2008-08-28 Seiko Instruments Inc 半導体装置
US8072035B2 (en) 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2016046337A (ja) * 2014-08-21 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9397171B2 (en) 2014-02-24 2016-07-19 Seiko Epson Corporation Semiconductor device and manufacturing method for the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
JP2005051022A (ja) * 2003-07-28 2005-02-24 Seiko Epson Corp 半導体装置およびその製造方法
US7146596B2 (en) * 2003-08-29 2006-12-05 International Business Machines Corporation Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid
CN109698244B (zh) * 2017-10-24 2022-04-29 世界先进积体电路股份有限公司 半导体装置以及其制造方法
CN110265359B (zh) * 2019-06-27 2020-07-24 长江存储科技有限责任公司 半导体器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2642523B2 (ja) * 1991-03-19 1997-08-20 株式会社東芝 電荷結合素子を持つ半導体集積回路装置の製造方法
JP3485087B2 (ja) * 1999-12-27 2004-01-13 セイコーエプソン株式会社 半導体装置
JP2002170888A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004260073A (ja) * 2003-02-27 2004-09-16 Seiko Epson Corp 半導体装置およびその製造方法
JP4138601B2 (ja) * 2003-07-14 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8354728B2 (en) 2005-09-13 2013-01-15 Seiko Epson Corporation Semiconductor device
US7906821B2 (en) 2005-09-13 2011-03-15 Seiko Epson Corporation Semiconductor device
JP4711061B2 (ja) * 2005-09-13 2011-06-29 セイコーエプソン株式会社 半導体装置
JP2007081041A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
JP2007115995A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
JP2007115997A (ja) * 2005-10-21 2007-05-10 Seiko Epson Corp 半導体装置
JP2008198777A (ja) * 2007-02-13 2008-08-28 Seiko Instruments Inc 半導体装置
US8604526B2 (en) 2007-06-11 2013-12-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8072035B2 (en) 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8975127B2 (en) 2007-06-11 2015-03-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9184126B2 (en) 2007-06-11 2015-11-10 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9601433B2 (en) 2007-06-11 2017-03-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9812317B2 (en) 2007-06-11 2017-11-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US10096467B2 (en) 2007-06-11 2018-10-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9397171B2 (en) 2014-02-24 2016-07-19 Seiko Epson Corporation Semiconductor device and manufacturing method for the same
JP2016046337A (ja) * 2014-08-21 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

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Publication number Publication date
US20050087835A1 (en) 2005-04-28

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