JP2016046337A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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彰 満生
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知士 中山
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Shigeaki Shimizu
繁明 清水
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Abstract

【課題】凹部の近傍において電界集中が発生することを抑制する。【解決手段】基板SUBには、ゲート絶縁膜GI1が形成されている。さらに基板SUBには、ドレイン領域DR1が形成されている。基板SUBには、凹部RDが形成されている。凹部RDは、ゲート絶縁膜GI1とドレイン領域DR1の間に位置している。凹部RDには、絶縁膜DFが埋め込まれている。ゲート絶縁膜GI1側において絶縁膜DFには、凹部RD1が形成されている。そしてドレイン領域DR1のゲート絶縁膜GI1側では、凹部RDの内側面と基板SUBの表面によって形成される角CR1が丸まっている。【選択図】図3

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、例えばパワートランジスタに適用可能な技術である。
半導体装置では、半導体基板に複数のトランジスタが形成されることがある。この場合各トランジスタを電気的に絶縁するために、STI(Shallow Trench Isolation)が用いられることがある。
特許文献1には、STIの一例が記載されている。特許文献1では、まず、シリコン基板の表面に凹部を形成する。次いで、凹部に絶縁膜を埋め込む。次いで、シリコン基板の表面をエッチングする。これにより、上記した絶縁膜の上面をシリコン基板の表面よりも上に位置させる。次いで、熱酸化によりシリコン基板の表面に酸化膜を形成する。次いで、酸化膜を除去する。次いで、熱酸化によりシリコン基板の表面にゲート絶縁膜を形成する。特許文献1には、上記した絶縁膜(凹部)の近傍では、他の領域に比して酸素濃度が高いと記載されている。そして特許文献1には、ゲート絶縁膜の膜厚は、凹部の近傍において他の領域に比べて厚くなると記載されている。
特開2005−19703号公報
STIにおいて形成される凹部の近傍には、ゲート電極及びゲート絶縁膜が形成される場合がある。さらに上記した凹部の近傍には、高い電圧が印加される場合がある。そのような場合、凹部の近傍において電界集中が発生することを抑制する必要がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板及び第1トランジスタを備えている。第1トランジスタは、ゲート絶縁膜を備えている。さらにトランジスタは、ドレイン及びソースの一方となる第1不純物領域を備えている。基板には、第1凹部が形成されている。第1凹部は、ゲート絶縁膜と第1不純物領域の間に位置している。そして第1凹部の前記ゲート絶縁膜側では、第1凹部の内側面と基板の表面によって形成される第1角が丸まっている。
前記一実施の形態によれば、凹部の近傍において電界集中が発生することが抑制される。
第1の実施形態に係る半導体装置に用いられるトランジスタの構成を示す平面図である。 図1のA−A´断面図である。 図2に示した凹部を拡大した図である。 図2に示した凹部を拡大した図である。 図2の変形例を示す図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 図3に示した半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 図6〜図14に示した方法の変形例を示す図である。 図6〜図14に示した方法の変形例を示す図である。 図6〜図14に示した方法の変形例を示す図である。 図6〜図14に示した方法の変形例を示す図である。 図6〜図14に示した方法の変形例を示す図である。 図6〜図14に示した方法の変形例を示す図である。 第2の実施形態に係る半導体装置の構成を示す平面図である。 トランジスタの構成を示す断面図である。 トランジスタの構成を示す平面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。 図27に示した半導体装置の製造方法を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置に用いられるトランジスタTR1の構成を示す平面図である。図2は、図1のA−A´断面図である。図2に示すように、トランジスタTR1は、基板SUBを用いて形成されている。具体的には、基板SUBには、ウェルWL1が形成されている。そしてトランジスタTR1は、ウェルWL1を用いて形成されている。本図に示すように、トランジスタTR1は、ゲート電極GE1、ゲート絶縁膜GI1、ドレイン領域DR1(第1不純物領域)、ソース領域SR1(第2不純物領域)、LDD(Lightly−Doped Drain)領域LD1、LDS(Lightly−Doped Source)領域LS1、及びサイドウォールSW1を備えている。
図1を用いてトランジスタTR1の平面レイアウトについて説明する。トランジスタTR1では、ドレイン(ドレイン領域DR1)、ゲート電極GE1、及びソース(ソース領域SR1)が第1方向(X1方向)にこの順で並んでいる。そしてドレイン領域DR1、ゲート電極GE1、及びソース領域SR1それぞれは、第1方向(X1方向)に直交する第2方向(Y1方向)に延伸している。
基板SUBには、分離領域IRが形成されている。図2を用いて後述するように、分離領域IRは、基板SUBの凹部REC(図2)に埋め込まれた絶縁膜DF(図2)である。言い換えると、分離領域IRは、STIによって形成されている。図1に示すように、ドレイン領域DR1及びソース領域SR1は、分離領域IRによって平面視で囲まれている。この場合、図2を用いて後述するように、ドレイン領域DR1とゲート電極GE1の間に凹部RD(分離領域IR)が形成されている。同様に、ソース領域SR1とゲート電極GE1の間に凹部RS(分離領域IR)が形成されている。
図1に示すように、ドレイン領域DR1には、複数のコンタクトCT1が設けられている。これらのコンタクトCT1は、第2方向(Y1方向)に沿って配置されている。ソース領域SR1には、複数のコンタクトCT1が設けられている。これらのコンタクトCT1は、第2方向(Y1方向)に沿って配置されている。
本図に示すように、LDD領域LD1は、平面視でドレイン領域DR1を内側に含んでいる。同様に、LDS領域LS1は、平面視でソース領域SR1を内側に含んでいる。さらにLDD領域LD1は、ソース領域SR1側の側面がゲート電極GE1に入り込んでいる。同様に、LDS領域LS1は、ドレイン領域DR1側の側面がゲート電極GE1に入り込んでいる。
次に、図2を用いてトランジスタTR1の断面構造について説明する。本図に示すように、ウェルWL1には、LDD領域LD1及びLDS領域LS1が形成されている。LDD領域LD1には、ドレイン領域DR1が形成されている。LDS領域LS1には、ソース領域SR1が形成されている。LDD領域LD1及びLDS領域LS1の間には、ゲート絶縁膜GI1が形成されている。そしてドレイン領域DR1とゲート絶縁膜GI1の間には、凹部RD(第1凹部)が位置している。一方、ソース領域SR1とゲート絶縁膜GI1の間には、凹部RS(第3凹部)が位置している。
なお、LDD領域LD1及びLDS領域LS1は、ウェルWL1と反対の導電型を有する領域である。そしてドレイン領域DR1は、LDD領域LD1より浅く、かつ不純物濃度がLDD領域LD1より高い。同様に、ソース領域SR1は、LDS領域LS1より浅く、かつ不純物濃度がLDS領域LS1より高い。
凹部RDには、絶縁膜DF(第1絶縁膜)が埋め込まれている。同様に、凹部RSには、絶縁膜DF(第2絶縁膜)が埋め込まれている。絶縁膜DFは、例えば、シリコン酸化膜である。本図に示す例において、凹部RDの絶縁膜DF及び凹部RSの絶縁膜DFは、ゲート絶縁膜GI1と一体である。そして凹部RDの絶縁膜DFは、ゲート絶縁膜GI1側の領域に凹部RD1(第2凹部)を有している。同様に、凹部RSの絶縁膜DFは、ゲート絶縁膜GI1側の領域に凹部RS1(第4凹部)を有している。凹部RD1及び凹部RS1それぞれには、ゲート電極GE1の一部が埋め込まれている。
ゲート電極GE1は、基板SUB上に位置している。さらにゲート電極GE1の側面には、サイドウォールSW1が形成されている。なお、ゲート電極GE1は、例えばポリシリコンにより形成されている。サイドウォールSW1は、例えば、シリコン酸化膜又はシリコン窒化膜により形成されている。
トランジスタTR1は、絶縁層ILによって覆われている。絶縁層ILには、コンタクトCT1が埋め込まれている。ドレイン領域DR1側のコンタクトCT1は、ドレイン領域DR1に接続している。ソース領域SR1側のコンタクトCT1は、ソース領域SR1に接続している。
図3(a)は、図2に示した凹部RDを拡大した図である。図3(b)は、図3(a)におけるα部分の拡大図である。本図(a)に示すように、凹部RDのゲート絶縁膜GI1側では、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)が位置している。そして本図(b)に示すように、角CR1は丸まっている。これにより、角CR1での電界集中が抑制される。
詳細には、本図(a)に示すように、基板SUBの表面は、角CR1を除いて、一直線(第1直線)上に位置している。同様に、凹部RDのうちゲート絶縁膜GI1側の内側面は、角CR1を除いて、一直線(第2直線)上に位置している。この場合、角CR1は、上記した第1直線及び上記した第2直線のなす角の内側に位置するようになる。なお、第1直線及び第2直線のなす角度は、例えば、90度以上120度以下である。
さらに本図(a)に示すように、ゲート絶縁膜GI1及び絶縁膜DFは、一体となっている。そして凹部RDのゲート絶縁膜GI1側では、ゲート絶縁膜GI1及び絶縁膜DFを構成する絶縁膜が角CR1に沿って形成されている。これにより、凹部RD1は、上記した絶縁膜のうち角CR1に沿って形成されている部分を内側面に有するようになる。
なお、凹部RDの深さ(本図(a)では、基板SUBの厚さ方向において、ドレイン領域DR1の上面と凹部RDの底面の間の距離)は、例えば、200nm以上400nm以下である。さらに上記した第1直線(基板SUBの表面に沿った直線)及び上記した第2直線(凹部RDの内側面に沿った直線)のなす角度は、上記したように、例えば、90度以上120度以下である。そして凹部RDの深さ及び上記した角度が上記したようになる場合、角CR1は、曲率半径の最小値が例えば10nm以上200nm以下となるように丸まっている。
図4(a)は、図2に示した凹部RSを拡大した図である。図4(b)は、図4(a)におけるβ部分の拡大図である。本図(a)に示すように、凹部RSのゲート絶縁膜GI1側では、凹部RSの内側面と基板SUBの表面によって形成される角(角CR2)が位置している。そして本図(b)に示すように、角CR2は丸まっている。これにより、角CR2での電界集中が抑制される。
詳細には、本図(a)に示すように、基板SUBの表面は、角CR2を除いて、一直線(第3直線)上に位置している。同様に、凹部RSのうちゲート絶縁膜GI1側の内側面は、角CR2を除いて、一直線(第4直線)上に位置している。この場合、角CR2は、上記した第3直線及び上記した第4直線のなす角の内側に位置するようになる。なお、第3直線及び第4直線のなす角度は、例えば、90度以上120度以下である。
さらに本図(a)に示すように、ゲート絶縁膜GI1及び絶縁膜DFは、一体となっている。そして凹部RSのゲート絶縁膜GI1側では、ゲート絶縁膜GI1及び絶縁膜DFを構成する絶縁膜が角CR2に沿って形成されている。これにより、凹部RS1は、上記した絶縁膜のうち角CR2に沿って形成されている部分を内側面に有するようになる。
なお、凹部RSの深さ(本図(a)では、基板SUBの厚さ方向において、ソース領域SR1の上面と凹部RDの底面の間の距離)は、例えば、200nm以上400nm以下である。さらに上記した第3直線(基板SUBの表面に沿った直線)及び上記した第4直線(凹部RSの内側面に沿った直線)のなす角度は、上記したように、例えば、90度以上120度以下である。そして凹部RSの深さ及び上記した角度が上記したようになる場合、角CR2は、曲率半径の最小値が例えば10nm以上200nm以下となるように丸まっている。
図5は、図2の変形例を示す図である。ソース領域SR1とウェルWL1の間には、高い耐圧が要求されない場合がある。このような場合、本図に示すように、LDS領域LS1(図2)及び凹部RS(図2)を形成しなくてもよい。本図に示す例では、ゲート絶縁膜GI1は、ドレイン領域DR1側の端部がドレイン領域DR1に達している。
図6〜図14は、図3に示した半導体装置の製造方法を示す断面図である。まず、図2に示すように、基板SUBにウェルWL1を形成する。次いで、ウェルWL1にLDD領域LD1及びLDS領域LS1を形成する。
次いで、図6に示すように、基板SUB上に酸化膜OX1(例えば、シリコン酸化膜)、窒化膜NT1(例えば、シリコン窒化膜)(第1絶縁膜)、反射防止膜ARC、及びマスク膜MK1をこの順で積層する。次いで、リソグラフィにより、マスク膜MK1に開口OP1を形成する。
次いで、図7に示すように、マスク膜MK1をマスクとして、窒化膜NT1、酸化膜OX1、及び基板SUBをエッチングする。これにより、窒化膜NT1及び酸化膜OX1に開口OP2が形成される。さらに、開口OP2を介して基板SUBに凹部RDが形成される。次いで、マスク膜MK1及び反射防止膜ARCを除去する。
次いで、図8に示すように、基板SUB上及び窒化膜NT1上に絶縁膜DF(例えば、シリコン酸化膜)(第2絶縁膜)を形成する。これにより、凹部RD及び開口OP2が絶縁膜DFによって埋め込まれる。さらに、絶縁膜DFは、窒化膜NT1上に形成される。なお、絶縁膜DFは、例えば、CVD(Chemical Vapor Deposition)により形成される。
次いで、図9に示すように、絶縁膜DFの表層を除去する。これにより、窒化膜NT1上の絶縁膜DFが除去される。絶縁膜DFの除去には、例えば、CMP(Chemical Mechanical Polishing)を用いる。
次いで、図10に示すように、絶縁膜DFの表層をさらに除去する。これにより、絶縁膜DFの上面の高さを窒化膜NT1の上面の高さよりも低くする。さらに本図に示す例では、絶縁膜DFの上面の高さは、基板SUBの表面より高い。なお、絶縁膜DFの除去には、例えば、ウェットエッチングを用いる。
次いで、図11に示すように、絶縁膜DF上及び窒化膜NT1上に窒化膜NT2(例えば、シリコン窒化膜)(第3絶縁膜)を形成する。この場合、本図に示すように、窒化膜NT2は、凹部RDと重なる領域において凹部RE1を有するようになる。これは、絶縁膜DFの上面が窒化膜NT1の上面よりも低いためである。この場合、絶縁膜DFの上面と窒化膜NT1の上面の間には、段差が生まれる。そしてこの段差によって、窒化膜NT2の上面に、上記したように凹部RE1が形成される。なお、凹部RE1の深さは、例えば10nm以上100nm以下である。
次いで、図12に示すように、窒化膜NT2上にマスク膜MK2を形成する。この場合、マスク膜MK2は、凹部RE1の一部を平面視で内側に含む領域(第1領域RG1)を覆っている。言い換えると、マスク膜MK2は、凹部RE1の残りの部分を平面視で内側に含む領域(第2領域RG2)を覆っていない。この場合、第2領域RG2は、後の工程においてゲート絶縁膜GI1(図3)が形成される領域である。
次いで、図13に示すように、マスク膜MK2をマスクとして、窒化膜NT2、窒化膜NT1、酸化膜OX1、及び絶縁膜DFをエッチングする。これにより、第2領域RG2において、窒化膜NT2、窒化膜NT1、及び酸化膜OX1を除去する。さらに第2領域RG2において、絶縁膜DFの上面を凹部RDの上端よりも下に位置させる。この場合、第2領域RG2において、基板SUBの一部が除去される。そしてこの場合、詳細を後述するように、第2領域RG2において、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)が丸まる。次いで、マスク膜MK2を除去する。
角CR1が丸まる理由について説明する。図12に示したように、窒化膜NT2の上面には、凹部RE1によって段差が生じている。そして図12及び図13に示す例では、基板SUBの厚さ方向におけるエッチングがいずれの領域でもほぼ均一に進行する。この場合、窒化膜NT2の上記した段差の形状が基板SUBの表面に転写されるようになる。これにより、角CR1が丸まる。
次いで、図14に示すように、第1領域RG1に窒化膜NT2を残したまま、第2領域RG2において、例えば熱酸化により、基板SUBに酸化膜OX2を形成する。酸化膜OX2は、ゲート絶縁膜GI1になる絶縁膜である。この場合、酸化膜OX2(ゲート絶縁膜GI2)を側面に有する凹部(凹部RD1)が凹部RDの絶縁膜DFに形成される。次いで、ゲート電極GE1及びサイドウォールSW1を形成する。これにより、図3に示した半導体装置が製造される。
図15〜図19は、比較例に係る半導体装置の製造方法を示す断面図である。比較例は、以下の点を除いて、本実施形態と同様である。まず、比較例では、本実施形態と同様にして、図6〜図9に示した工程を実施する。
次いで、図15に示すように、窒化膜NT1(図9)を除去する。これにより、絶縁膜DFの上面が酸化膜OX1(基板SUB)の上面よりも上に位置するようになる。
次いで、図16に示すように、酸化膜OX1(基板SUB)上及び絶縁膜DF上に窒化膜NT2を形成する。この場合、本図に示すように、窒化膜NT2の上面は、凹部RD上において凸部CONを有するようになる。これは、絶縁膜DFの上面が酸化膜OX1(基板SUB)の上面よりも低いためである。この場合、絶縁膜DFの上面と酸化膜OX1(基板SUB)の上面の間には、段差が生まれる。そしてこの段差によって、窒化膜NT2の上面に、上記したように凸部CONが形成される。
次いで、図17に示すように、窒化膜NT2上にマスク膜MK2を形成する。この場合、マスク膜MK2は、凹部RDの一部を平面視で内側に含む領域(第1領域RG1)を覆っている。言い換えると、マスク膜MK2は、凹部RDの残りの部分を平面視で内側に含む領域(第2領域RG2)を覆っていない。この場合、第2領域RG2は、後の工程においてゲート絶縁膜GI1(図3)が形成される領域である。
次いで、図18に示すように、マスク膜MK2をマスクとして、窒化膜NT2、酸化膜OX1、及び絶縁膜DFをエッチングする。これにより、第2領域RG2において、窒化膜NT2及び酸化膜OX1を除去する。さらに第2領域RG2において、絶縁膜DFの上面を凹部RDの上端よりも下に位置させる。この場合、第2領域RG2において、基板SUBの一部が除去される。そしてこの場合、詳細を後述するように、第2領域RG2において、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)に突出部PROが形成される。突出部PROは、基板SUBの表面から上に向かって突出している。次いで、マスク膜MK2を除去する。
突出部PROが形成される理由について説明する。図17に示したように、窒化膜NT2の上面には、凸部CONによって段差が生じている。そして図17及び図18に示す例では、基板SUBの厚さ方向におけるエッチングがいずれの領域でもほぼ均一に進行する。そして図17に示すように、窒化膜NT2は、上記した段差が形成されている部分の膜厚(基板SUBの厚さ方向の厚さ)が他の部分の膜厚(基板SUBの厚さ方向の厚さ)よりも厚い。この場合、上記した段差が形成されている領域のエッチングは、残りの領域のエッチングに比して遅く基板SUBに達する。これにより、上記した段差が形成されている領域と残りの領域の間で、基板SUBのエッチング量に差が生じる。結果、突出部PROが形成される。
次いで、図19に示すように、第1領域RG1に窒化膜NT2を残したまま、第2領域RG2において、例えば熱酸化により、基板SUBに酸化膜OX2を形成する。酸化膜OX2は、ゲート絶縁膜GI1になる絶縁膜である。この場合、基板SUBの表面には、突出部PROが残っている。そしてこのような突出部PROは、電界集中の原因になり得る。
本実施形態(図6〜図14)と比較例(図15〜図19)を対比する。本実施形態では、図11に示すように、窒化膜NT2の上面は、凹部RD上において凹部RE1を有している。そして上記したように、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)は、凹部RE1に起因して丸まるようになる(図13)。これに対して、比較例では、図16に示すように、窒化膜NT2の上面は、凹部RD上において凸部CONを有している。そして上記したように、角CR1は、凸部CONに起因して突出部PROを有するようになる(図18)。この対比から明らかなように、角CR1が丸まるか又は突出部PROを有するかは、窒化膜NT2の上面の形状によって決定される。
さらに上記したように、本実施形態では、図13に示すように、角CR1が丸まっている。これにより、本実施形態では、角CR1での電界集中を抑制することができる。これに対して、比較例では、図18に示すように、角CR1が突出部PROを有している。これにより、比較例では、突出部PROが電界集中の原因になり得る。この対比から明らかなように、本実施形態では、比較例よりも、角CR1での電界集中を抑制することができる。
以上、本実施形態によれば、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)が丸まっている。これにより、角CR1での電界集中を効果的に抑制することができる。
図20〜図25は、図6〜図14に示した方法の変形例を示す図である。本変形例は、以下の点を除いて、本実施形態と同様である。まず、本変形例では、本実施形態と同様にして、図6〜図9に示した工程を実施する。
次いで、図20に示すように、絶縁膜DFの表層をさらに除去する。これにより、絶縁膜DFの上面の高さを凹部RDの上端の高さよりも低くする。なお、絶縁膜DFの除去には、例えば、ウェットエッチングを用いる。
次いで、図21に示すように、窒化膜NT1(図20)を除去する。
次いで、図22に示すように、酸化膜OX1(基板SUB)上及び絶縁膜DF上に窒化膜NT2(第3絶縁膜)を形成する。この場合、本図に示すように、窒化膜NT2は、凹部RDと重なる領域において凹部RE1を有するようになる。これは、絶縁膜DFの上面が酸化膜OX1(基板SUB)の上面よりも低いためである。この場合、絶縁膜DFの上面と酸化膜OX1(基板SUB)の上面の間には、段差が生まれる。そしてこの段差によって、窒化膜NT2の上面に、上記したように凹部RE1が形成される。
次いで、図23に示すように、窒化膜NT2上にマスク膜MK2を形成する。この場合、マスク膜MK2は、凹部RE1の一部を平面視で内側に含む領域(第1領域RG1)を覆っている。言い換えると、マスク膜MK2は、凹部RE1の残りの部分を平面視で内側に含む領域(第2領域RG2)を覆っていない。この場合、第2領域RG2は、後の工程においてゲート絶縁膜GI1(図3)が形成される領域である。
次いで、図24に示すように、マスク膜MK2をマスクとして、窒化膜NT2、酸化膜OX1、及び絶縁膜DFをエッチングする。これにより、第2領域RG2において、窒化膜NT2及び酸化膜OX1を除去する。さらに第2領域RG2において、絶縁膜DFの上面を凹部RDの上端よりも下に位置させる。この場合、第2領域RG2において、基板SUBの一部が除去される。そしてこの場合、本実施形態(例えば、図13)と同様にして、第2領域RG2において、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)が丸まる。次いで、マスク膜MK2を除去する。
次いで、図25に示すように、第1領域RG1に窒化膜NT2を残したまま、第2領域RG2において、例えば熱酸化により、基板SUBに酸化膜OX2を形成する。酸化膜OX2は、ゲート絶縁膜GI1になる絶縁膜である。この場合、酸化膜OX2(ゲート絶縁膜GI2)を側面に有する凹部(凹部RD1)が凹部RDの絶縁膜DFに形成される。
本変形例においても、本実施形態と同様にして、凹部RDの内側面と基板SUBの表面によって形成される角(角CR1)が丸まっている。これにより、角CR1での電界集中を効果的に抑制することができる。
(第2の実施形態)
図26は、第2の実施形態に係る半導体装置の構成を示す平面図である。本実施形態に係る半導体装置は、以下の点を除いて、第1の実施形態に係る半導体装置と同様の構成である。
本図に示す例において、半導体装置は、LCD(Liquid Crystal Display)ドライバである。詳細には、本図に示すように、半導体装置は、同一の基板SUBにアナログ領域ANR及びデジタル領域DGRを備えている。基板SUBは、半導体基板であり、例えば、シリコン基板又はSOI(Silicon On Insulator)基板である。そして基板SUBは、平面形状が矩形となっている。アナログ領域ANR及びデジタル領域DGRは、上記した矩形の長手方向に互いに対向している。なお、半導体装置の平面レイアウトは、本図に示す例に限定されるものではない。
アナログ領域ANRは、アナログ回路ANC(第1回路)を含んでいる。デジタル領域DGRは、デジタル回路DGC(第2回路)を含んでいる。アナログ回路ANCは、電源電位が第1電圧である。デジタル回路DGCは、電源電位が第2電圧である。第2電圧は、第1電圧より低い。例えば、第1電圧は約10Vであり、第2電圧は約1Vである。アナログ回路ANCは、例えば、LCDを駆動する電圧を生成する回路である。デジタル回路DGCは、例えば、ロジック回路である。
図27は、トランジスタTR1の構成及びトランジスタTR2の構成を示す断面図である。図28は、トランジスタTR2の構成を示す平面図である。図27に示したアナログ領域ANRは、図2に対応している。図27に示したデジタル領域DGRは、図28のB−B´断面に対応している。
本実施形態において、トランジスタTR1は、図26に示したアナログ回路ANCを構成している。トランジスタTR2は、図26に示したデジタル回路DGCを構成している。図27に示すように、トランジスタTR1及びトランジスタTR2は、同一の基板SUBを用いて形成されている。なお、本実施形態に係るトランジスタTR1は、第1の実施形態に係るトランジスタTR1と同様の構成である。
図27に示すように、基板SUBは、デジタル領域DGRにウェルWL2を有している。トランジスタTR2は、ウェルWL2を用いて形成されている。トランジスタTR2は、ゲート電極GE2、ゲート絶縁膜GI2、ドレイン領域DR2、ソース領域SR2、LDD領域LD2、LDS領域LS2、及びサイドウォールSW2を備えている。
図28を用いて、トランジスタTR2の平面レイアウトについて説明する。トランジスタTR2では、ドレイン(ドレイン領域DR2)、ゲート電極GE2、及びソース(ソース領域SR2)が第3方向(X2方向)にこの順で並んでいる。そしてドレイン領域DR2、ゲート電極GE2、及びソース領域SR2それぞれは、第3方向に直交する第4方向(Y2方向)に延伸している。なお、第3方向(X2方向)及び第4方向(Y2)は、第1方向(X1方向)及び第2方向(Y1方向)(図1)とそれぞれ同じでもよいし、又は第1方向(X1方向)及び第2方向(Y1方向)(図1)とそれぞれ異なっていてもよい。
上記したように、基板SUBには、分離領域IRが形成されている。本図に示すように、ドレイン領域DR2及びソース領域SR2は、分離領域IRによって規定されている。なお、本図に示す例では、ドレイン領域DR2とソース領域SR2の間には、分離領域IRは形成されていない。ドレイン領域DR2とソース領域SR2の間には、LDD領域LD2、ゲート電極GE2、及びLDS領域LS2が位置している。
ドレイン領域DR2には、複数のコンタクトCT2が設けられている。これらのコンタクトCT2は、第4方向(Y2方向)に沿って配置されている。ソース領域SR2には、複数のコンタクトCT2が設けられている。これらのコンタクトCT2は、第4方向(Y2方向)に沿って配置されている。
次に、図27を用いて、トランジスタTR2の断面構造について説明する。本図に示すように、トランジスタTR2は、基板SUB上にゲート電極GE2を有し、基板SUB(ウェルWL2)にドレイン領域DR2及びソース領域SR2を有している。
本図に示すように、LDD領域LD2は、ゲート電極GE2とドレイン領域DR2の間に位置している。LDD領域LD2は、ウェルWL2と反対の導電型を有する領域であり、かつドレイン領域DR2よりも不純物濃度が低い。同様に、LDS領域LS2は、ゲート電極GE2とソース領域SR2の間に位置している。LDS領域LS2は、ウェルWL2と反対の導電型を有する領域であり、かつソース領域SR2より不純物濃度が低い。
ゲート絶縁膜GI2は、基板SUBとゲート電極GE2の間に位置している。本実施形態において、ゲート絶縁膜GI2は、例えば、ゲート絶縁膜GI1と同じ種類の絶縁膜(例えば、シリコン酸化膜)である。そしてゲート絶縁膜GI2の膜厚T2は、ゲート絶縁膜GI1の膜厚T1よりも薄い。これは、デジタル回路DGCの電源電位(第2電圧)が上記したようにアナログ回路ANCの電源電位(第1電圧)よりも低いためである。言い換えると、トランジスタTR2(デジタル回路DGCを構成するトランジスタ)の耐圧は、トランジスタTR1(アナログ回路ANCを構成するトランジスタ)の耐圧よりも低くてもよい。これにより、ゲート絶縁膜GI2の膜厚T2をゲート絶縁膜GI1の膜厚T1よりも薄くすることができる。
さらに本図に示す例において、第3方向(X2方向)におけるゲート電極GE2の長さL2は、第1方向(X1)方向におけるゲート電極GE1の長さL1より短い。これは、上記と同様にして、トランジスタTR2の耐圧がトランジスタTR1の耐圧よりも低くてもよいためである。これにより、ゲート電極GE2の長さL2をゲート電極GE1の長さL1よりも短いものにすることができる。
トランジスタTR1と同様にして、トランジスタTR2は、絶縁層ILによって覆われている。絶縁層ILには、コンタクトCT2が埋め込まれている。ドレイン領域DR2側のコンタクトCT2は、ドレイン領域DR2に接続している。ソース領域SR2側のコンタクトCT2は、ソース領域SR2に接続している。
図29〜図39は、図27に示した半導体装置の製造方法を示す断面図である。まず、図29に示すように、基板SUBにウェルWL1,WL2を形成する。次いで、ウェルWL1にLDD領域LD1及びLDS領域LS1を形成する。次いで、基板SUB上に酸化膜OX1(例えば、シリコン酸化膜)、窒化膜NT1、反射防止膜ARC、及びマスク膜MK1をこの順で積層する。次いで、リソグラフィにより、マスク膜MK1に開口OP1を形成する。
次いで、図30に示すように、マスク膜MK1をマスクとして、窒化膜NT1、酸化膜OX1、及び基板SUBをエッチングする。これにより、窒化膜NT1及び酸化膜OX1に開口OP2が形成される。さらに、開口OP2を介して基板SUBに凹部RECが形成される。この場合、凹部RECは、アナログ領域ANRに凹部RD,RSを含んでいる。次いで、マスク膜MK1及び反射防止膜ARCを除去する。
次いで、図31に示すように、基板SUB上及び窒化膜NT1上に絶縁膜DFを形成する。これにより、凹部REC及び開口OP2が絶縁膜DFによって埋め込まれる。さらに、絶縁膜DFは、窒化膜NT1上に形成される。なお、絶縁膜DFは、例えば、CVD(Chemical Vapor Deposition)により形成される。
次いで、図32に示すように、絶縁膜DFの表層を除去する。これにより、窒化膜NT1上の絶縁膜DFが除去される。絶縁膜DFの除去には、例えば、CMP(Chemical Mechanical Polishing)を用いる。
次いで、図33に示すように、絶縁膜DFの表層をさらに除去する。これにより、絶縁膜DFの上面の高さを窒化膜NT1の上面の高さよりも低くする。さらに本図に示す例では、絶縁膜DFの上面の高さは、基板SUBの表面より高い。なお、絶縁膜DFの除去には、例えば、ウェットエッチングを用いる。
次いで、図34に示すように、絶縁膜DF上及び窒化膜NT1上に窒化膜NT2を形成する。この場合、第1の実施形態(図11)と同様にして、本図に示すように、窒化膜NT2は、凹部RECと重なる領域において凹部RE1を有するようになる。
次いで、図35に示すように、窒化膜NT2上にマスク膜MK2を形成する。マスク膜MK2は、第2領域RG2に開口OP3を有している。第2領域RG2は、後の工程においてゲート絶縁膜GI1(図27)が形成される領域である。マスク膜MK2は、第2領域RG2以外の領域(第1領域RG1)において、窒化膜NT2を覆っている。
次いで、図36に示すように、マスク膜MK2をマスクとして、窒化膜NT2、窒化膜NT1、酸化膜OX1、及び絶縁膜DFをエッチングする。これにより、第2領域RG2において、窒化膜NT2、窒化膜NT1、及び酸化膜OX1を除去する。さらに第2領域RG2において、絶縁膜DFの上面を凹部RECの上端よりも下に位置させる。この場合、第2領域RG2において、基板SUBの一部が除去される。そしてこの場合、第1の実施形態(例えば、図13)と同様にして、第2領域RG2において、凹部RECの内側面と基板SUBの表面によって形成される角(角CR1,CR2)が丸まる。次いで、マスク膜MK2を除去する。
本図に示す工程において、デジタル領域DGRの基板SUBは、窒化膜NT2によって覆われている。このため、本図に示した工程において、デジタル領域DGRの絶縁膜DFの上面は除去されない。これにより、図27に示したように、デジタル領域DGRの絶縁膜DFの上面は、凹部RD1の底面及び凹部RS1の底面よりも上に位置するようになる。
次いで、図37に示すように、第1領域RG1に窒化膜NT2を残したまま、第2領域RG2において、例えば熱酸化により、基板SUBに酸化膜OX2を形成する。酸化膜OX2は、ゲート絶縁膜GI1になる絶縁膜である。この場合、酸化膜OX2(ゲート絶縁膜GI2)を側面に有する凹部RD1,RS1がそれぞれ凹部RD,RSの絶縁膜DFに形成される。
次いで、図38に示すように、窒化膜NT2、窒化膜NT1、及び酸化膜OX1を除去する。次いで、例えば熱酸化により、基板SUBに酸化膜OX3を形成する。酸化膜OX3は、ゲート絶縁膜GI2(図27)になる絶縁膜である。次いで、基板SUB上に導電膜GEを形成する。導電膜GEは、ゲート電極GE1,GE2(図27)になる導電膜(例えば、ポリシリコン膜)である。
次いで、図39に示すように、導電膜GE及び酸化膜OX3(図38)をパターニングする。これにより、ゲート電極GE1,GE2及びゲート絶縁膜GI2を形成する。次いで、デジタル領域DGRにLDD領域LD2及びLDS領域LS2を形成する。次いで、サイドウォールSW1,SW2になる絶縁膜を基板SUB上に形成する。次いで、この絶縁膜をエッチバックする。これにより、サイドウォールSW1,SW2が形成される。次いで、ドレイン領域DR1及びソース領域SR1並びにドレイン領域DR2及びソース領域SR2を形成する。次いで、基板SUB上に絶縁層ILを形成する。次いで、絶縁層ILにコンタクトCT1,CT2を埋め込む。このようにして、図27に示した半導体装置が製造される。
本実施形態においても、第1の実施形態と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ANC アナログ回路
ANR アナログ領域
ARC 反射防止膜
CON 凸部
CR1 角
CR2 角
CT1 コンタクト
CT2 コンタクト
DF 絶縁膜
DGC デジタル回路
DGR デジタル領域
DR1 ドレイン領域
DR2 ドレイン領域
GE 導電膜
GE1 ゲート電極
GE2 ゲート電極
GI1 ゲート絶縁膜
GI2 ゲート絶縁膜
IL 絶縁層
IR 分離領域
LD1 LDD領域
LD2 LDD領域
LS1 LDS領域
LS2 LDS領域
MK1 マスク膜
MK2 マスク膜
NT1 窒化膜
NT2 窒化膜
OP1 開口
OP2 開口
OP3 開口
OX1 酸化膜
OX2 酸化膜
OX3 酸化膜
PRO 突出部
RD 凹部
RD1 凹部
RE1 凹部
REC 凹部
RG1 第1領域
RG2 第2領域
RS 凹部
RS1 凹部
SR1 ソース領域
SR2 ソース領域
SUB 基板
SW1 サイドウォール
SW2 サイドウォール
TR1 トランジスタ
TR2 トランジスタ
WL1 ウェル
WL2 ウェル

Claims (8)

  1. 基板と、
    ゲート絶縁膜及びゲート電極を有し、ドレイン及びソースが平面視で前記ゲート絶縁膜を介して互いに対向している第1トランジスタと、
    前記基板に形成され、前記ドレイン及び前記ソースの一方となる第1不純物領域と、
    前記基板に形成され、前記ゲート絶縁膜と前記第1不純物領域の間に位置している第1凹部と、
    前記第1凹部に埋め込まれた第1絶縁膜と、
    前記ゲート絶縁膜側において前記第1絶縁膜に形成された第2凹部と、
    を備え、
    前記第1凹部の前記ゲート絶縁膜側では、前記第1凹部の内側面と前記基板の表面によって形成される第1角が丸まっている半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記基板に形成され、前記ドレイン及び前記ソースの他方となる第2不純物領域と、
    前記基板に形成され、前記ゲート絶縁膜と前記第2不純物領域の間に位置している第3凹部と、
    前記第3凹部に埋め込まれた第2絶縁膜と、
    前記ゲート絶縁膜側において前記第2絶縁膜に形成された第4凹部と、
    を備え、
    前記第3凹部の前記ゲート絶縁膜側では、前記第3凹部の内側面と前記基板の表面によって形成される第2角が丸まっている半導体装置。
  3. 請求項1に記載の半導体装置において、
    ゲート絶縁膜及びゲート電極を有し、ドレイン及びソースが平面視で前記ゲート絶縁膜を介して互いに対向している第2トランジスタを備え、
    前記第1トランジスタは、電源電位が第1電圧である第1回路を構成しており、
    前記第2トランジスタは、電源電位が前記第1電圧より低い第2電圧である第2回路を構成しており、
    前記第1トランジスタの前記ゲート絶縁膜は、前記第2トランジスタの前記ゲート絶縁膜より厚い半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記基板に形成され、前記第2トランジスタを平面視で囲んでいる第5凹部と、
    前記第5凹部に埋め込まれた第3絶縁膜と、
    を備え、
    前記第3絶縁膜の上面は、前記第2凹部の底面よりも上に位置している半導体装置。
  5. 基板上に第1絶縁膜を形成する工程と、
    前記第1絶縁膜に開口を形成する工程と、
    前記開口を形成した後に前記第1絶縁膜をマスクとして前記基板をエッチングすることにより、前記基板に第1凹部を形成する工程と、
    前記第1凹部及び前記開口に第2絶縁膜を埋め込む工程と、
    前記第2絶縁膜をエッチングすることにより、前記第2絶縁膜の上面を前記開口の上端よりも下に位置させる工程と、
    前記第2絶縁膜をエッチングした後に絶縁膜を前記第1絶縁膜上及び第2絶縁膜上に形成することにより、前記開口と重なる領域に第2凹部を備える第3絶縁膜を形成する工程と、
    前記第2凹部の一部を平面視で内側に含む第1領域をマスク膜で覆い、かつ前記第2凹部の残りの部分を平面視で内側に含む第2領域を前記マスク膜で覆わない工程と、
    前記マスク膜をマスクとして前記第1絶縁膜、前記第2絶縁膜、及び前記第3絶縁膜をエッチングすることにより、前記第2領域において前記第1絶縁膜及び前記第3絶縁膜を除去するとともに前記第2領域において前記第2絶縁膜の上面を前記第1凹部の上端よりも下に位置させる工程と、
    前記マスク膜を除去する工程と、
    前記マスク膜を除去した後、前記第1領域に前記第3絶縁膜を残したまま前記第2領域において前記基板に酸化膜を形成する工程と、
    を備える半導体装置の製造方法。
  6. 請求項5に記載の半導体装置の製造方法において、
    前記第1絶縁膜は、シリコン窒化膜であり、
    前記第2絶縁膜は、シリコン酸化膜であり、
    前記第3絶縁膜は、シリコン窒化膜である半導体装置の製造方法。
  7. 基板上に第1絶縁膜を形成する工程と、
    前記第1絶縁膜に開口を形成する工程と、
    前記開口を形成した後に前記第1絶縁膜をマスクとして前記基板をエッチングすることにより、前記基板に第1凹部を形成する工程と、
    前記第1凹部及び前記開口に第2絶縁膜を埋め込む工程と、
    前記第2絶縁膜をエッチングすることにより、前記第2絶縁膜の上面を前記第1凹部の上端よりも下に位置させる工程と、
    前記第2絶縁膜をエッチングした後に前記第1絶縁膜を除去する工程と、
    前記第1絶縁膜を除去した後に前記基板上及び前記第2絶縁膜上に絶縁膜を形成することにより、前記第1凹部と重なる領域に第2凹部を備える第3絶縁膜を形成する工程と、
    前記第2凹部の一部を平面視で内側に含む第1領域をマスク膜で覆い、かつ前記第2凹部の残りの部分を平面視で内側に含む第2領域を前記マスク膜で覆わない工程と、
    前記マスク膜をマスクとして前記第2絶縁膜及び前記第3絶縁膜をエッチングすることにより、前記第2領域において前記第3絶縁膜を除去するとともに前記第2領域において前記第2絶縁膜の上面を前記第1凹部の上端よりも下に位置させる工程と、
    前記マスク膜を除去する工程と、
    前記マスク膜を除去した後、前記第1領域に前記第3絶縁膜を残したまま前記第2領域において前記基板に酸化膜を形成する工程と、
    を備える半導体装置の製造方法。
  8. 請求項7に記載の半導体装置の製造方法において、
    前記第1絶縁膜は、シリコン窒化膜であり、
    前記第2絶縁膜は、シリコン酸化膜であり、
    前記第3絶縁膜は、シリコン窒化膜である半導体装置の製造方法。
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