KR100724578B1 - 매립 게이트를 갖는 반도체소자의 제조방법 - Google Patents

매립 게이트를 갖는 반도체소자의 제조방법 Download PDF

Info

Publication number
KR100724578B1
KR100724578B1 KR1020060073666A KR20060073666A KR100724578B1 KR 100724578 B1 KR100724578 B1 KR 100724578B1 KR 1020060073666 A KR1020060073666 A KR 1020060073666A KR 20060073666 A KR20060073666 A KR 20060073666A KR 100724578 B1 KR100724578 B1 KR 100724578B1
Authority
KR
South Korea
Prior art keywords
gate
active region
liner
forming
trench
Prior art date
Application number
KR1020060073666A
Other languages
English (en)
Inventor
김봉수
김윤기
서형원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060073666A priority Critical patent/KR100724578B1/ko
Priority to US11/563,365 priority patent/US20080029810A1/en
Priority to JP2007101682A priority patent/JP2008042163A/ja
Application granted granted Critical
Publication of KR100724578B1 publication Critical patent/KR100724578B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

게이트에 중첩된 활성영역 양 측벽들 상의 라이너(liner)를 보존할 수 있는 반도체소자의 제조방법을 제공한다. 반도체기판에 활성영역을 한정하는 소자분리 트렌치를 형성한다. 상기 활성영역의 측벽에 라이너(liner)를 형성한다. 상기 소자분리 트렌치를 채우는 소자분리막을 형성한다. 상기 라이너 및 상기 소자분리막을 갖는 반도체기판 상에 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 활성영역을 가로지르는 게이트 트렌치를 형성한다. 상기 게이트 트렌치에 게이트를 형성한다. 상기 게이트를 형성한 후에 상기 하드마스크 패턴을 제거한다. 상기 게이트 상에 게이트 캐핑 패턴을 형성한다.

Description

매립 게이트를 갖는 반도체소자의 제조방법{Method of fabricating semiconductor device having buried gate}
도 1은 종래의 매립 게이트를 갖는 반도체소자를 설명하기 위한 평면도이다.
도 2 내지 도 4는 종래의 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 도 2 내지 도 4에 있어서, 영역 1은 도 1의 절단선 I-I'를 따라 취해진 단면도이고, 영역 2는 도 1의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이며, 영역 3은 도 1의 절단선 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 5는 본 발명의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 공정흐름도이다.
도 6은 본 발명의 실시 예들에 따른 반도체소자를 설명하기 위한 평면도이다.
도 7A, 8A, 9A, 10A, 11A, 12A 및 13A는 본 발명의 제 1 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도들이다.
도 7B, 8B, 9B, 10B, 11B, 12B 및 13B는 본 발명의 제 1 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.
14A는 본 발명의 제 2 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
14B는 본 발명의 제 2 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.
15A는 본 발명의 제 3 실시 예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도이다.
15B는 본 발명의 제 3 실시 예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅶ-Ⅶ'을 따라 취해진 단면도이다.
**도면의 주요부분에 대한 부호의 설명**
11, 51 : 반도체기판
43 : 버퍼 패턴 44 : 마스크 패턴
45 : 트렌치 마스크 패턴
13, 53 : 활성영역 53T : 소자분리 트렌치
55 : 내측 라이너 56 : 외측 라이너
14, 57 : 라이너(liner)
57S : 라이너 보존구역
15, 59 : 소자분리막
17, 65 : 하드마스크 패턴
19, 66 : 게이트 트렌치 66' : 상부 게이트 트렌치
21 : 틈(gap)
23, 71, 81, 91 : 게이트 유전막 73 : 게이트도전막
25, 73', 83, 93 : 게이트전극
25E : 게이트 연장부
74, 84, 94 : 게이트
27, 75, 95 : 게이트 캐핑 패턴
61 : 가설 유전막(dummy dielectric)
63 : 가설 게이트도전막
77 : 소스/드레인 영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 매립 게이트를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 고집적화에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 있다. 단 채널 효과(short channel effect)와 같은 문제를 극복하면서 트랜지스터를 축소하는 방안으로 리세스 채널(recess channel) MOSFET가 제안된 바 있다.
그런데 상기 리세스 채널 MOSFET는 게이트전극을 반도체기판의 상부로 돌출 되도록 배치한다. 이 경우에, 상기 돌출된 게이트전극으로 인하여 콘택 플러그 형성 및 평탄화 공정과 같은 후속공정들을 어렵게 하는 문제를 안고 있다. 또한, 함몰된 채널영역의 상부모서리 부분은 전계집중효과(field crowding effect)에 의한 누설전류 발생의 원인을 제공하기도 한다. 이에 더하여, 상기 돌출된 게이트전극을 형성하는 것은 고난도의 패터닝 공정을 필요로 한다.
상기와 같은 장애요인들을 극복하기 위하여 매립 게이트(buried gate)를 갖는 반도체소자가 연구되고 있다.
도 1은 종래의 매립 게이트를 갖는 반도체소자를 설명하기 위한 평면도이고, 도 2 내지 도 4는 종래의 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다. 도 2 내지 도 4에 있어서, 영역 1은 도 1의 절단선 I-I'를 따라 취해진 단면도이고, 영역 2는 도 1의 절단선 Ⅱ-Ⅱ'을 따라 취해진 단면도이며, 영역 3은 도 1의 절단선 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 반도체기판(11)의 소정영역에 활성영역(13)을 한정하는 라이너(liner; 14) 및 소자분리막(15)을 차례로 형성한다. 상기 라이너(14)는 상기 활성영역(13)의 측벽을 덮도록 형성한다. 상기 라이너(14)는 실리콘질화막이 널리 사용된다. 상기 소자분리막(15)은 실리콘산화막으로 형성할 수 있다.
상기 라이너(14) 및 상기 소자분리막(15)을 갖는 상기 반도체기판(11) 상에 하드마스크 패턴(17)을 형성한다. 상기 하드마스크 패턴(17)은 실리콘질화막이 널리 사용된다. 상기 하드마스크 패턴(17)을 식각마스크로 이용하여 상기 활성영역(13) 및 상기 소자분리막(15)을 식각하여 게이트 트렌치(19)를 형성한다. 상기 게이트 트렌치(19) 내의 상기 활성영역(13) 및 상기 소자분리막(15) 사이에 상기 라이너(14)가 노출된다.
도 1 및 도 3을 참조하면, 상기 하드마스크 패턴(17)을 제거한다. 상기 하드마스크 패턴(17)의 제거에는 상기 실리콘질화막에 대하여 높은 식각율을 갖는 등방성식각 공정이 사용될 수 있다. 이 경우에, 상기 하드마스크 패턴(17)을 제거하는 동안, 상기 게이트 트렌치(19) 내에 노출된 상기 라이너(14)가 함께 식각된다. 그 결과, 상기 게이트 트렌치(19) 내의 상기 활성영역(13) 및 상기 소자분리막(15) 사이에 틈(gap; 21)이 발생한다.
도 1 및 도 4를 참조하면, 상기 활성영역(13) 상에 게이트유전막(23)을 형성한다. 상기 게이트 트렌치(19) 내에 매립 게이트전극(25)을 형성한다. 이어서, 상기 매립 게이트전극(25)을 덮으며 상기 게이트 트렌치(19)를 채우는 게이트 캐핑 패턴(27)을 형성한다.
상기 매립 게이트전극(25)을 형성하는 동안, 상기 틈(gap; 21)에는 게이트 연장부(25E)가 형성된다. 상기 게이트 연장부(25E) 및 상기 활성영역(13) 사이에도 상기 게이트유전막(23)이 형성된다.
상기 게이트 연장부(25E)는 상기 활성영역(13)에 기생 트랜지스터를 형성할 수 있다. 상기 기생 트랜지스터는 반도체소자의 전기적 특성을 제어하기 어렵게 한다. 예를 들면, 상기 기생 트랜지스터는 디램(DRAM)의 리프레시(refresh) 특성을 나쁘게 한다.
한편, 매립 워드라인(buried word line)을 갖는 반도체소자가 미국특허 제 6,770,535 B2호에 "반도체소자 및 그 제조공정(Semiconductor integrated circuit device and process for manufacturing the same)"이라는 제목으로 야마다 등(Yamada et al.)에 의해 개시된바 있다.
그럼에도 불구하고 매립 게이트를 형성하는 동안 라이너(liner)의 손상을 방지할 수 있는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 게이트에 중첩된 활성영역 양 측벽들 상의 라이너(liner)를 보존할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 게이트에 중첩된 활성영역 양 측벽들 상의 라이너(liner)가 보존된 반도체소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 게이트에 중첩된 활성영역 양 측벽들 상의 라이너(liner)를 보존할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리 트렌치를 형성하는 것을 포함한다. 상기 활성영역의 측벽에 라이너(liner)를 형성한다. 상기 소자분리 트렌치를 채우는 소자분리막을 형성한다. 상기 라이너 및 상기 소자분리막을 갖는 반도체기판 상에 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴을 식각마스크 로 이용하여 상기 활성영역을 가로지르는 게이트 트렌치를 형성한다. 상기 게이트 트렌치에 게이트를 형성한다. 상기 게이트를 형성한 후에 상기 하드마스크 패턴을 제거한다. 상기 게이트 상에 게이트 캐핑 패턴을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 게이트 트렌치는 상기 활성영역, 상기 라이너 및 상기 소자분리막을 부분적으로 식각하여 형성할 수 있다. 상기 식각은 상기 활성영역, 상기 라이너 및 상기 소자분리막이 동일한 레벨을 갖도록 수행할 수 있다. 또한, 상기 식각은 상기 라이너 및 상기 소자분리막이 상기 활성영역보다 아래레벨을 갖도록 수행할 수도 있다. 상기 라이너 및 상기 소자분리막의 표면은 동일한 레벨을 갖도록 형성할 수 있다.
다른 실시 예에 있어서, 상기 라이너(liner)는 질화막을 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 라이너(liner)를 형성하는 것은 상기 활성영역의 측벽을 덮는 내측 라이너를 형성하고, 상기 내측 라이너를 덮는 외측 라이너를 형성하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 하드마스크 패턴은 상기 라이너와 같은 물질막을 구비할 수 있다. 상기 하드마스크 패턴은 질화막을 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트를 형성하는 것은 상기 게이트 트렌치를 갖는 상기 반도체기판에 게이트유전막을 형성하고, 상기 게이트 트렌치에 게이트전극을 형성하는 것을 포함할 수 있다. 상기 게이트전극은 티타늄질화막(TiN)을 구비할 수 있다. 상기 게이트전극은 상기 활성영역의 상부표면보다 아래에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 양측에 인접한 상기 활성영역에 소스/드레인 영역들을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하드마스크 패턴을 형성하기 전에 상기 활성영역 상에 가설 유전막(dummy dielectric)을 형성할 수 있다. 상기 가설 유전막 상에 가설 게이트도전막을 형성할 수 있다.
또한, 본 발명은, 게이트에 중첩된 활성영역 양 측벽들 상의 라이너(liner)가 보존된 반도체소자를 제공한다. 상기 반도체소자는 반도체기판에 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 및 상기 소자분리막 사이에 라이너(liner)가 개재된다. 상기 활성영역을 가로지르는 게이트 트렌치에 게이트가 배치된다. 상기 게이트와 중첩되는 상기 활성영역 양 측벽들 상의 상기 라이너는 상기 게이트와 중첩되는 상기 소자분리막과 동일레벨에 위치한 표면들을 갖는다. 상기 게이트를 덮는 게이트 캐핑 패턴이 제공된다.
몇몇 실시 예에 있어서, 상기 게이트 트렌치는 상기 소자분리막에 연장될 수 있다.
다른 실시 예에 있어서, 상기 게이트와 중첩되는 상기 소자분리막의 표면은 상기 게이트와 중첩되는 상기 활성영역의 표면보다 아래 레벨 또는 같은 레벨에 위치할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트는 상기 활성영역의 상부표면보다 아래에 배치된 게이트전극을 구비할 수 있다. 상기 활성영역 및 상기 게이트전극 사이에 게이트유전막이 개재될 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 캐핑 패턴의 바닥은 상기 활성영역의 상부표면보다 아래에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 양측에 인접한 상기 활성영역에 소스/드레인 영역들이 배치될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 5는 본 발명의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 공정흐름도이다.
도 5를 참조하면, 본 발명의 실시 예들에 따른 반도체소자의 제조방법은, 반도체기판을 제공하고(S10), 소자분리 트렌치를 형성하고(S20), 라이너를 형성하고(S30), 소자분리막을 형성하고(S40), 하드마스크 패턴을 형성하고(S50), 게이트 트렌치를 형성하고(S60), 게이트를 형성하고(S70), 하드마스크 패턴을 제거하고(S80), 게이트 캐핑 패턴을 형성하고(S90), 소스/드레인을 형성하는 것(S100)을 포함할 수 있다.
상기 하드마스크 패턴을 제거하는 동안, 상기 게이트는 상기 게이트에 중첩된 상기 활성영역 양 측벽들 상의 상기 라이너가 식각가스 또는 식각용액에 접촉되는 것을 차단해주는 역할을 한다. 이에 따라, 상기 라이너가 상기 하드마스크 패턴과 동일한 물질막을 구비할지라도, 상기 게이트에 중첩된 상기 활성영역 양 측벽들 상의 상기 라이너는 보존될 수 있다.
도 6은 본 발명의 실시 예들에 따른 반도체소자를 설명하기 위한 평면도이다. 도 7A, 8A, 9A, 10A, 11A, 12A 및 13A는 본 발명의 제 1 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도들이고, 도 7B, 8B, 9B, 10B, 11B, 12B 및 13B는 본 발명의 제 1 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅶ-Ⅶ'을 따라 취해진 단면도들이다.
도 5, 도 6, 도 7A 및 도 7B를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자의 제조방법은 반도체기판(51)을 제공하는 것(도 5의 S10)을 포함한다. 상기 반도체기판(51)은 실리콘웨이퍼일 수 있다.
상기 반도체기판(51)에 활성영역(53)을 한정하는 소자분리 트렌치(53T)를 형성할 수 있다(도 5의 S20).
구체적으로, 상기 반도체기판(51) 상에 트렌치 마스크 패턴(45)을 형성할 수 있다. 상기 트렌치 마스크 패턴(45)은 버퍼 패턴(43) 및 마스크 패턴(44)을 차례로 적층하여 형성할 수 있다. 상기 버퍼 패턴(43)은 열 산화막과 같은 실리콘산화막으 로 형성할 수 있다. 상기 마스크 패턴(44)은 실리콘질화막과 같은 질화막으로 형성할 수 있다. 다른 방법으로, 상기 트렌치 마스크 패턴(45)은 포토레지스트 패턴으로 형성할 수도 있다. 상기 트렌치 마스크 패턴(45)을 식각 마스크로 이용하여 상기 반도체기판(51)을 이방성 식각하여 상기 소자분리 트렌치(53T)를 형성할 수 있다.
도 5, 도 6, 도 8A 및 도 8B를 참조하면, 상기 소자분리 트렌치(53T)의 내벽들에 라이너(liner; 57)를 형성할 수 있다(도 5의 S30).
상기 라이너(57)는 상기 활성영역(53)의 측벽들을 덮는 내측 라이너(55) 및 상기 내측 라이너(55)를 덮는 외측 라이너(56)로 형성할 수 있다. 상기 내측 라이너(55)는 열 산화막과 같은 실리콘산화막으로 형성할 수 있다. 상기 외측 라이너(56)는 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 라이너(57)는 상기 반도체기판(51) 상을 균일한 두께로 덮도록 형성할 수 있다. 상기 라이너(57)는 상기 외측 라이너(56) 만으로 형성할 수도 있다.
상기 라이너(57)를 갖는 상기 반도체기판(51)에 소자분리막(59)을 형성할 수 있다(도 5의 S40).
상기 소자분리막(59)은 상기 소자분리 트렌치(53T)를 완전히 채우도록 형성할 수 있다. 상기 소자분리막(59)은 고밀도 플라즈마 산화막(high density plasma oxide)과 같은 실리콘산화막으로 형성할 수 있다.
이어서 상기 트렌치 마스크 패턴(45)을 제거할 수 있다. 한편, 상기 트렌치 마스크 패턴(45)은 상기 소자분리막(59)을 형성하기 전에 제거할 수도 있다. 또한, 상기 트렌치 마스크 패턴(45)은 상기 소자분리막(59)을 형성하는 동안에 제거될 수도 있다.
그 결과, 상기 활성영역(53)의 상부표면은 노출될 수 있다. 상기 라이너(57)는 상기 활성영역(53)의 측벽들을 덮을 수 있다. 상기 소자분리 트렌치(53T)는 상기 소자분리막(59)으로 채워질 수 있다.
도 5, 도 6, 도 9A 및 도 9B를 참조하면, 상기 활성영역(53) 상에 가설 유전막(dummy dielectric; 61)을 형성할 수 있다. 상기 가설 유전막(61) 상에 가설 게이트도전막(63)을 형성할 수 있다.
상기 가설 유전막(61)은 실리콘산화막 또는 고유전막(high-k dielectrics)으로 형성할 수 있다. 상기 가설 게이트도전막(63)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막으로 형성할 수 있다. 상기 가설 유전막(61)은 주변회로 영역(도시하지 않음)의 게이트유전막 역할을 할 수 있다. 상기 가설 게이트도전막(63)은 상기 주변회로 영역(도시하지 않음)의 게이트전극 역할을 할 수 있다. 그러나 상기 가설 유전막(61) 및 상기 가설 게이트도전막(63)은 생략될 수 있다.
상기 가설 게이트도전막(63) 상에 하드마스크 패턴(65)을 형성할 수 있다(도 5의 S50). 상기 하드마스크 패턴(65)은 상기 활성영역(53) 및 상기 소자분리막(59)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 이 경우에, 상기 하드마스크 패턴(65)은 상기 라이너(57)와 동일한 물질막을 포함하도록 형성할 수 있다. 즉, 상기 하드마스크 패턴(65)은 실리콘질화막과 같은 질화막을 포함하도록 형성할 수 있다. 상기 하드마스크 패턴(65)에는 상기 반도체기판(51)의 상부를 부분적으로 노출시키는 개구부가 형성될 수 있다.
상기 하드마스크 패턴(65)을 식각마스크로 이용하여 상기 반도체기판(51)에 게이트 트렌치(66)를 형성할 수 있다(도 5의 S60). 상기 게이트 트렌치(66)를 형성하는 공정은 상기 가설 게이트도전막(63), 상기 가설 유전막(61) 및 상기 활성영역(53)을 순차적으로 식각하는 것을 포함할 수 있다. 즉, 상기 게이트 트렌치(66)는 복수회의 식각공정을 이용하여 형성할 수 있다.
상기 게이트 트렌치(66)를 형성하기 위한 식각공정은 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)에 대하여 균일한 식각율을 보이는 이방성식각 조건을 포함할 수 있다. 상기 게이트 트렌치(66)를 형성하기 위한 식각공정은 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)에 대하여 서로 다른 식각율을 보이는 이방성식각 조건을 번갈아 수행하는 것을 포함할 수 있다. 이에 따라, 상기 게이트 트렌치(66) 바닥에는 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)의 상부표면들이 동일레벨에 노출될 수 있다.
결과적으로, 상기 게이트 트렌치(66)는 상기 활성영역(53)을 가로지르며 상기 소자분리막(59)에 연장되도록 형성할 수 있다. 또한, 상기 게이트 트렌치(66)는 상기 활성영역(53) 및 상기 활성영역(53) 양측의 상기 소자분리막(59)을 한꺼번에 가로지르도록 형성할 수도 있다. 상기 게이트 트렌치(66)의 바닥에는 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)의 상부표면들이 노출될 수 있다. 여기서, 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)의 상부표면 들은 모두 동일한 레벨을 갖도록 형성할 수 있다.
한편, 상기 게이트 트렌치(66)를 형성하기 위한 식각공정은 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)에 대하여 서로 다른 식각율을 보이는 이방성식각 조건을 포함할 수 있다. 이 경우에, 상기 게이트 트렌치(66) 바닥에는 상기 소자분리막(59)의 상부표면이 상기 활성영역(53)보다 높은 레벨 또는 낮은 레벨에 노출될 수 있다. 이 경우에도, 상기 라이너(57) 및 상기 소자분리막(59)의 상부표면들은 동일한 레벨을 갖도록 형성할 수 있다.
더 나아가서, 상기 게이트 트렌치(66)를 형성하기 위한 식각공정은 상기 활성영역(53)에 대하여 상기 라이너(57) 및 상기 소자분리막(59)보다 높은 식각선택비를 보이는 이방성식각 조건을 포함할 수 있다. 이 경우에, 상기 게이트 트렌치(66)는 상기 활성영역(53)에 형성될 수 있다. 상기 게이트 트렌치(66)의 측벽에는 상기 라이너(57)가 보존될 수 있다.
도 5, 도 6, 도 10A 및 도 10B를 참조하면, 상기 게이트 트렌치(66)를 갖는 상기 반도체기판(51)에 게이트유전막(71)을 형성할 수 있다. 상기 게이트유전막(71)은 실리콘산화막 또는 고유전막(high-k dielectrics)으로 형성할 수 있다. 상기 게이트유전막(71)은 상기 게이트 트렌치(66)의 내벽들 및 상기 하드마스크 패턴(65)을 덮도록 형성할 수 있다.
상기 게이트유전막(71) 상에 게이트도전막(73)을 형성할 수 있다. 상기 게이트도전막(73)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막으로 형성할 수 있다. 상기 게이트도전막(73)은 티타늄질화막(TiN)으로 형성할 수 있다. 상기 게이트도전막(73)은 상기 게이트 트렌치(66)를 완전히 채우고 상기 하드마스크 패턴(65) 상을 덮도록 형성할 수 있다.
도 5, 도 6, 도 11A 및 도 11B를 참조하면, 상기 게이트도전막(73)을 부분적으로 제거하여 게이트전극(73')을 형성할 수 있다. 상기 게이트유전막(71) 및 상기 게이트전극(73')은 게이트(74)를 구성할 수 있다(도 5의 S70).
상기 게이트전극(73')을 형성하는 공정은 상기 게이트도전막(73)을 에치백(etch back)하는 것을 포함할 수 있다. 상기 게이트전극(73')은 상기 게이트 트렌치(66) 내에 형성할 수 있다. 즉, 상기 게이트(74)는 상기 게이트 트렌치(66)를 부분적으로 채우도록 형성할 수 있다. 이에 따라, 상기 게이트전극(73') 상에 상부 게이트 트렌치(66')가 형성될 수 있다. 상기 게이트전극(73')은 상기 활성영역(53)의 상부표면보다 낮은 레벨에 형성할 수 있다. 상기 게이트전극(73')을 형성하는 동안, 상기 하드마스크 패턴(65)이 노출될 수 있다.
도 5, 도 6, 도 12A 및 도 12B를 참조하면, 상기 하드마스크 패턴(65)을 제거할 수 있다(도 5의 S80). 상기 하드마스크 패턴(65)의 제거에는 등방성 식각 공정이 이용될 수 있다. 예를 들어, 상기 하드마스크 패턴(65)이 실콘질화막일 경우, 상기 하드마스크 패턴(65)의 제거는 상기 실콘질화막에 대하여 높은 식각율을 갖는 건식식각 또는 습식식각 조건을 이용하여 수행할 수 있다.
상기 하드마스크 패턴(65)을 제거하는 동안, 상기 게이트(74)는 식각마스크의 역할을 할 수 있다. 즉, 상기 게이트(74)에 중첩된 라이너 보존구역(57S)은 식각가스 또는 식각용액의 유입이 차단될 수 있다. 이에 따라, 상기 라이너(57)가 상 기 하드마스크 패턴(65)과 동일한 물질막을 구비할지라도, 상기 게이트(74)에 중첩된 상기 활성영역(53) 양 측벽들의 상기 라이너(57)는 보존될 수 있다.
도 5, 도 6, 도 13A 및 도 13B를 참조하면, 상기 게이트(74) 상에 게이트 캐핑 패턴(75)을 형성할 수 있다(도 5의 S90). 상기 게이트 캐핑 패턴(75)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 게이트 캐핑 패턴(75)은 상기 게이트(74)를 덮도록 형성할 수 있다.
상기 가설 게이트도전막(63) 및 상기 가설 유전막(61)을 제거하여 상기 활성영역(53)을 노출시킬 수 있다. 이 경우에, 상기 게이트 캐핑 패턴(75)은 상기 상부 게이트 트렌치(66')를 채우도록 형성될 수 있다. 상기 게이트 캐핑 패턴(75) 및 상기 활성영역(53)의 상부표면들은 동일평면상에 노출될 수 있다. 즉, 상기 게이트(74)는 상기 활성영역(53)의 상부표면 보다 아래레벨에 매립될 수 있다. 상기 게이트(74) 양측의 상기 활성영역(53) 상부표면은 노출될 수 있다.
다른 방법으로, 상기 가설 게이트도전막(63) 및 상기 가설 유전막(61)은 상기 게이트 캐핑 패턴(75)을 형성하기 전에 제거할 수도 있다.
이어서, 상기 게이트(74) 양측의 상기 활성영역(53)에 소스/드레인 영역들(77)을 형성할 수 있다(S100). 상기 소스/드레인 영역들(77)은 고농도 불순물 영역으로 형성할 수 있다. 상기 활성영역(53), 상기 게이트(74) 및 상기 소스/드레인 영역들(77)은 트랜지스터를 구성할 수 있다.
상술한 바와 같이, 본 발명의 제 1 실시 예에 따르면, 상기 게이트(74)를 형성한 후 상기 하드마스크 패턴(65)을 제거하는 공정을 수행한다. 이에 따라, 상기 라이너 보존구역(57S)은 식각가스 또는 식각용액의 유입이 차단될 수 있다. 결과적으로, 상기 라이너(57)가 상기 하드마스크 패턴(65)과 동일한 물질막을 구비할지라도, 상기 게이트(74)에 중첩된 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)는 보존될 수 있다.
이제 도 6, 도 13A 및 도 13B를 참조하여, 본 발명의 제 1 실시 예에 따른 반도체소자를 설명하기로 한다.
도 6, 도 13A 및 도 13B를 참조하면, 본 발명의 제 1 실시 예에 따른 반도체소자는 상기 반도체기판(51)에 제공된 소자분리막(53)을 포함한다. 상기 소자분리막(53)은 상기 반도체기판(51)에 활성영역(53)을 한정하는 소자분리 트렌치(53T) 내부를 채울 수 있다. 상기 소자분리막(53)은 실리콘산화막일 수 있다. 상기 소자분리막(53) 및 상기 활성영역(53) 사이에 라이너(57)가 제공될 수 있다. 즉, 상기 라이너(57)는 상기 소자분리 트렌치(53T)의 내벽들을 덮을 수 있다.
상기 라이너(57)는 상기 활성영역(53)의 측벽들을 덮는 내측 라이너(55) 및 상기 내측 라이너(55)를 덮는 외측 라이너(56)를 구비할 수 있다. 상기 내측 라이너(55)는 열 산화막과 같은 실리콘산화막일 수 있다. 상기 외측 라이너(56)는 실리콘질화막과 같은 질화막일 수 있다. 상기 라이너(57)는 상기 반도체기판(51) 상을 균일한 두께로 덮을 수 있다. 그러나 상기 내측 라이너(55)는 생략될 수도 있다.
상기 활성영역(53)을 가로지르는 게이트(74)가 제공될 수 있다. 상기 게이트(74)는 게이트 트렌치(도 9A의 66) 내에 배치될 수 있다. 즉, 상기 게이트(74)는 상기 게이트 트렌치(66)를 부분적으로 채울 수 있다. 상기 게이트(74)는 상기 게이 트 트렌치(66)의 내벽들을 덮는 게이트유전막(71) 및 상기 게이트유전막(71) 상에 배치된 게이트전극(73')을 구비할 수 있다. 상기 게이트전극(73')은 상기 게이트(74)에 인접한 상기 활성영역(53)의 상부표면보다 아래레벨에 배치될 수 있다.
상기 게이트유전막(71)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다. 상기 게이트전극(73')은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막일 수 있다. 상기 게이트전극(73')은 티타늄질화막(TiN)일 수 있다.
상기 게이트전극(73') 상에 게이트 캐핑 패턴(75)이 제공될 수 있다. 상기 게이트 캐핑 패턴(75)은 실리콘산화막과 같은 절연막일 수 있다. 상기 게이트 캐핑 패턴(75)은 상기 게이트(74)를 덮을 수 있다. 상기 게이트 캐핑 패턴(75) 및 상기 활성영역(53)의 상부표면들은 실질적으로 동일 레벨을 갖도록 배치될 수 있다.
상기 게이트(74) 양측의 상기 활성영역(53)에 소스/드레인 영역들(77)이 배치될 수 있다. 상기 소스/드레인 영역들(77)은 고농도 불순물 영역일 수 있다. 상기 활성영역(53), 상기 게이트(74) 및 상기 소스/드레인 영역들(77)은 트랜지스터를 구성할 수 있다.
상기 게이트 트렌치(66)는 상기 활성영역(53) 및 상기 소자분리막(53)을 한꺼번에 가로지도록 배치될 수 있다. 이 경우에, 상기 게이트(74)는 상기 소자분리막(53)에 연장될 수 있다. 상기 게이트(74)에 중첩되는 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(53)의 표면들은 동일레벨에 배치될 수 있다.
상기 게이트(74)에 중첩되는 상기 활성영역(53) 양 측벽들 상에 라이너 보존 구역(57S)이 제공될 수 있다. 즉, 상기 게이트(74)에 중첩되는 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)는 상기 게이트(74)에 중첩되는 상기 소자분리막(53)과 동일레벨에 위치한 표면들을 구비할 수 있다.
14A는 본 발명의 제 2 실시 예에 따른 매립 게이트를 갖는 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도이고, 14B는 도 6의 절단선 Ⅶ-Ⅶ'을 따라 취해진 단면도이다. 도 6, 도 14A 및 도14B를 참조하여, 본 발명의 제 2 실시 예에 따른 반도체소자 및 그 제조방법을 설명하기로 한다.
도 6, 도 14A 및 도14B를 참조하면, 본 발명의 제 2 실시 예에 따른 반도체소자는 상기 반도체기판(51)에 제공된 소자분리막(53)을 포함한다. 상기 소자분리막(53)은 상기 반도체기판(51)에 활성영역(53)을 한정하는 소자분리 트렌치(53T) 내부를 채울 수 있다. 상기 소자분리막(53)은 실리콘산화막일 수 있다. 상기 소자분리막(53) 및 상기 활성영역(53) 사이에 라이너(57)가 제공될 수 있다. 즉, 상기 라이너(57)는 상기 소자분리 트렌치(53T)의 내벽들을 덮을 수 있다.
상기 라이너(57)는 상기 활성영역(53)의 측벽들을 덮는 내측 라이너(55) 및 상기 내측 라이너(55)를 덮는 외측 라이너(56)를 구비할 수 있다. 상기 내측 라이너(55)는 열 산화막과 같은 실리콘산화막일 수 있다. 상기 외측 라이너(56)는 실리콘질화막과 같은 질화막일 수 있다. 상기 라이너(57)는 상기 반도체기판(51) 상을 균일한 두께로 덮을 수 있다. 그러나 상기 내측 라이너(55)는 생략될 수도 있다.
상기 활성영역(53)을 가로지르는 게이트(84)가 제공될 수 있다. 상기 게이 트(84)는 게이트 트렌치(도 9A의 66) 내에 배치될 수 있다. 즉, 상기 게이트(84)는 상기 게이트 트렌치(66)를 부분적으로 채울 수 있다. 상기 게이트(84)는 상기 게이트 트렌치(66)의 내벽들을 덮는 게이트유전막(81) 및 상기 게이트유전막(81) 상에 배치된 게이트전극(83)을 구비할 수 있다. 상기 게이트전극(83)은 상기 게이트(84)에 인접한 상기 활성영역(53)의 상부표면보다 아래레벨에 배치될 수 있다.
상기 게이트유전막(81)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다. 상기 게이트전극(83)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막일 수 있다. 상기 게이트전극(83)은 티타늄질화막(TiN)일 수 있다.
상기 게이트전극(83) 상에 게이트 캐핑 패턴(75)이 제공될 수 있다. 상기 게이트 캐핑 패턴(75)은 실리콘산화막과 같은 절연막일 수 있다. 상기 게이트 캐핑 패턴(75)은 상기 게이트(84)를 덮을 수 있다. 상기 게이트 캐핑 패턴(75) 및 상기 활성영역(53)의 상부표면들은 실질적으로 동일 레벨을 갖도록 배치될 수 있다.
상기 게이트(84) 양측의 상기 활성영역(53)에 소스/드레인 영역들(77)이 배치될 수 있다. 상기 소스/드레인 영역들(77)은 고농도 불순물 영역일 수 있다. 상기 활성영역(53), 상기 게이트(84) 및 상기 소스/드레인 영역들(77)은 트랜지스터를 구성할 수 있다.
상기 게이트 트렌치(66)는 상기 활성영역(53) 및 상기 소자분리막(53)을 한꺼번에 가로지도록 배치될 수 있다. 이 경우에, 상기 게이트(84)는 상기 소자분리막(53)에 연장될 수 있다.
상기 게이트(84)에 중첩되는 상기 소자분리막(53)의 표면은 상기 게이트(84)에 중첩되는 상기 활성영역(53)의 표면보다 아래 레벨에 배치될 수 있다. 이 경우에도, 상기 게이트(84)에 중첩되는 상기 활성영역(53) 양 측벽들 상에 라이너 보존구역(57S)이 제공될 수 있다. 즉, 상기 게이트(84)에 중첩되는 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)는 상기 게이트(84)에 중첩되는 상기 소자분리막(53)과 동일레벨에 위치한 표면들을 구비할 수 있다.
본 발명의 제 2 실시 예에 따른 반도체소자의 제조방법은 상기 게이트 트렌치(도 9A의 66)를 형성하는 것을 포함할 수 있다.
상기 게이트 트렌치(66)를 형성하는 공정은, 상기 반도체기판(51) 상에 하드마스크 패턴(도시하지 않음)을 형성하고, 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)을 식각하는 것을 포함할 수 있다. 상기 하드마스크 패턴은 상기 라이너(57)와 동일한 물질막으로 형성할 수 있다. 즉, 상기 하드마스크 패턴은 실리콘질화막과 같은 질화막으로 형성할 수 있다.
상기 게이트 트렌치(66)를 형성하기 위한 식각공정은 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)에 대하여 서로 다른 식각율을 보이는 이방성식각 조건을 포함할 수 있다. 이 경우에, 상기 게이트 트렌치(66) 바닥에는 상기 소자분리막(59)의 상부표면이 상기 활성영역(53)보다 낮은 레벨에 노출될 수 있다. 여기서, 상기 라이너(57) 및 상기 소자분리막(59)의 상부표면들은 동일한 레벨을 갖도록 형성할 수 있다.
상기 게이트 트렌치(66) 내에 상기 게이트(84)를 형성할 수 있다.
상기 게이트(84)를 형성한 후 상기 하드마스크 패턴을 제거하는 공정을 수행한다. 상기 하드마스크 패턴의 제거에는 등방성 식각 공정이 이용될 수 있다. 예를 들어, 상기 하드마스크 패턴이 실콘질화막일 경우, 상기 하드마스크 패턴의 제거는 상기 실콘질화막에 대하여 높은 식각율을 갖는 건식식각 또는 습식식각 조건을 이용하여 수행할 수 있다.
이 경우에, 상기 게이트(84)는 상기 라이너 보존구역(57S)에 식각가스 또는 식각용액의 유입되는 것을 차단해주는 역할을 할 수 있다. 결과적으로, 상기 라이너(57)가 상기 하드마스크 패턴과 동일한 물질막을 구비할지라도, 상기 게이트(84)에 중첩된 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)는 보존될 수 있다.
15A는 본 발명의 제 3 실시 예에 따른 반도체소자의 제조방법을 설명하기 위하여 도 6의 절단선 Ⅴ-Ⅴ'을 따라 취해진 단면도이고, 15B는 도 6의 절단선 Ⅶ-Ⅶ'을 따라 취해진 단면도이다. 도 6, 도 15A 및 도15B를 참조하여, 본 발명의 제 3 실시 예에 따른 반도체소자 및 그 제조방법을 설명하기로 한다.
도 6, 도 15A 및 도15B를 참조하면, 본 발명의 제 3 실시 예에 따른 반도체소자는 상기 반도체기판(51)에 제공된 소자분리막(53)을 포함한다. 상기 소자분리막(53)은 상기 반도체기판(51)에 활성영역(53)을 한정하는 소자분리 트렌치(53T) 내부를 채울 수 있다. 상기 소자분리막(53)은 실리콘산화막일 수 있다. 상기 소자분리막(53) 및 상기 활성영역(53) 사이에 라이너(57)가 제공될 수 있다. 즉, 상기 라이너(57)는 상기 소자분리 트렌치(53T)의 내벽들을 덮을 수 있다.
상기 라이너(57)는 상기 활성영역(53)의 측벽들을 덮는 내측 라이너(55) 및 상기 내측 라이너(55)를 덮는 외측 라이너(56)를 구비할 수 있다. 상기 내측 라이너(55)는 열 산화막과 같은 실리콘산화막일 수 있다. 상기 외측 라이너(56)는 실리콘질화막과 같은 질화막일 수 있다. 상기 라이너(57)는 상기 반도체기판(51) 상을 균일한 두께로 덮을 수 있다. 그러나 상기 내측 라이너(55)는 생략될 수도 있다.
상기 활성영역(53)을 가로지르는 게이트(94)가 제공될 수 있다. 상기 게이트(94)는 게이트 트렌치(도 9A의 66)를 채우고 상기 활성영역(53)의 상부에 돌출되도록 배치될 수 있다. 상기 게이트(94)는 상기 게이트 트렌치(66)의 내벽들을 덮는 게이트유전막(91) 및 상기 게이트유전막(91) 상에 배치된 게이트전극(93)을 구비할 수 있다. 상기 게이트전극(93)은 상기 게이트(94)에 인접한 상기 활성영역(53)의 상부표면보다 돌출되도록 배치될 수 있다.
상기 게이트유전막(91)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다. 상기 게이트전극(93)은 폴리실리콘막, 금속실리사이드막, 금속막, 또는 이들의 조합막일 수 있다. 상기 게이트전극(93')은 티타늄질화막(TiN)일 수 있다.
상기 게이트전극(93) 상에 게이트 캐핑 패턴(95)이 제공될 수 있다. 상기 게이트 캐핑 패턴(95)은 실리콘산화막과 같은 절연막일 수 있다. 상기 게이트 캐핑 패턴(95)은 상기 게이트(94)를 덮을 수 있다.
상기 게이트(94) 양측의 상기 활성영역(53)에 소스/드레인 영역들(77)이 배치될 수 있다. 상기 소스/드레인 영역들(77)은 고농도 불순물 영역일 수 있다. 상 기 활성영역(53), 상기 게이트(94) 및 상기 소스/드레인 영역들(77)은 트랜지스터를 구성할 수 있다.
상기 게이트 트렌치(66)는 상기 활성영역(53)을 가로지도록 배치될 수 있다. 이 경우에, 상기 게이트(94)는 상기 소자분리막(53) 상에 연장될 수 있다.
상기 게이트(94)에 중첩되는 상기 소자분리막(53)의 표면은 상기 게이트(94)에 중첩되는 상기 활성영역(53)의 표면보다 상부 레벨에 배치될 수 있다. 이 경우에도, 상기 게이트(94)에 중첩되는 상기 활성영역(53) 양 측벽들 상에 라이너 보존구역(57S)이 제공될 수 있다. 즉, 상기 게이트(94)에 중첩되는 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)는 상기 게이트(94)에 중첩되는 상기 소자분리막(53)과 동일레벨에 위치한 표면들을 구비할 수 있다.
이에 더하여, 상기 게이트(94)에 중첩되는 상기 소자분리막(53)의 표면이 상기 게이트(94)에 중첩되는 상기 활성영역(53)의 표면보다 상부 레벨에 배치된 경우, 상기 게이트(94)에 중첩되는 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)의 표면은 상기 게이트(94)에 중첩되는 상기 활성영역(53)의 표면보다 상부 레벨에 배치될 수 있다.
본 발명의 제 3 실시 예에 따른 반도체소자의 제조방법은 상기 게이트 트렌치(도 9A의 66)를 형성하는 것을 포함할 수 있다.
상기 게이트 트렌치(66)를 형성하는 공정은, 상기 반도체기판(51) 상에 하드마스크 패턴(도시하지 않음)을 형성하고, 상기 하드마스크 패턴을 식각마스크로 이용하여 상기 활성영역(53), 상기 라이너(57) 및 상기 소자분리막(59)을 식각하는 것을 포함할 수 있다. 상기 하드마스크 패턴은 상기 라이너(57)와 동일한 물질막으로 형성할 수 있다. 즉, 상기 하드마스크 패턴은 실리콘질화막과 같은 질화막으로 형성할 수 있다.
상기 게이트 트렌치(66)를 형성하기 위한 식각공정은 상기 활성영역(53)에 대하여 상기 라이너(57) 및 상기 소자분리막(59)보다 높은 식각선택비를 보이는 이방성식각 조건을 포함할 수 있다. 이 경우에, 상기 게이트 트렌치(66)는 상기 활성영역(53)에 형성될 수 있다. 상기 게이트 트렌치(66)의 측벽에는 상기 라이너(57)가 보존될 수 있다.
이에 더하여, 상기 게이트 트렌치(66) 바닥에는 상기 소자분리막(59)의 상부표면이 상기 활성영역(53)보다 높은 레벨에 노출될 수 있다. 여기서, 상기 라이너(57) 및 상기 소자분리막(59)의 상부표면들은 동일한 레벨을 갖도록 형성할 수 있다.
상기 게이트 트렌치(66)를 채우고 상기 소자분리막(59) 상에 연장된 상기 게이트(94)를 형성할 수 있다.
상기 게이트(94)를 형성한 후 상기 하드마스크 패턴을 제거하는 공정을 수행한다. 상기 하드마스크 패턴의 제거에는 등방성 식각 공정이 이용될 수 있다. 예를 들어, 상기 하드마스크 패턴이 실콘질화막일 경우, 상기 하드마스크 패턴의 제거는 상기 실콘질화막에 대하여 높은 식각율을 갖는 건식식각 또는 습식식각 조건을 이용하여 수행할 수 있다.
이 경우에, 상기 게이트(94)는 상기 라이너 보존구역(57S)에 식각가스 또는 식각용액의 유입되는 것을 차단해주는 역할을 할 수 있다. 결과적으로, 상기 라이너(57)가 상기 하드마스크 패턴과 동일한 물질막을 구비할지라도, 상기 게이트(94)에 중첩된 상기 활성영역(53) 양 측벽들 상의 상기 라이너(57)는 보존될 수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체기판에 라이너 및 소자분리막을 형성하고, 하드마스크 패턴을 형성하고, 게이트 트렌치를 형성하고, 게이트를 형성하고, 상기 게이트를 형성한 후 상기 하드마스크 패턴을 제거하는 공정을 수행한다. 상기 하드마스크 패턴을 제거하는 동안, 상기 게이트는 상기 게이트에 중첩된 상기 활성영역 양 측벽들 상의 상기 라이너가 식각가스 또는 식각용액에 접촉되는 것을 차단해주는 역할을 한다. 이에 따라, 상기 라이너가 상기 하드마스크 패턴과 동일한 물질막을 구비할지라도, 상기 게이트에 중첩된 상기 활성영역 양 측벽들 상의 상기 라이너는 보존될 수 있다. 결과적으로, 전기적 특성이 우수한 반도체소자를 구현할 수 있다.

Claims (22)

  1. 반도체기판에 활성영역을 한정하는 소자분리 트렌치를 형성하고,
    상기 활성영역의 측벽에 라이너(liner)를 형성하고,
    상기 소자분리 트렌치를 채우는 소자분리막을 형성하고,
    상기 라이너 및 상기 소자분리막을 갖는 반도체기판 상에 하드마스크 패턴을 형성하고,
    상기 하드마스크 패턴을 식각마스크로 이용하여 상기 활성영역을 가로지르는 게이트 트렌치를 형성하고,
    상기 게이트 트렌치에 게이트를 형성하고,
    상기 게이트를 형성한 후에 상기 하드마스크 패턴을 제거하고,
    상기 게이트 상에 게이트 캐핑 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트 트렌치를 형성하는 것은
    상기 활성영역, 상기 라이너 및 상기 소자분리막을 부분적으로 식각하는 공정을 포함하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 식각하는 공정은
    상기 활성영역, 상기 라이너 및 상기 소자분리막이 동일한 레벨을 갖도록 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 식각하는 공정은
    상기 라이너 및 상기 소자분리막이 상기 활성영역보다 아래레벨을 갖도록 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 라이너 및 상기 소자분리막의 표면은 동일한 레벨을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 라이너(liner)는 질화막을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 라이너(liner)를 형성하는 것은
    상기 활성영역의 측벽을 덮는 내측 라이너를 형성하고,
    상기 내측 라이너를 덮는 외측 라이너를 형성하는 것을 포함하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하드마스크 패턴은 상기 라이너와 같은 물질막을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 하드마스크 패턴은 질화막을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 게이트를 형성하는 것은
    상기 게이트 트렌치를 갖는 상기 반도체기판에 게이트유전막을 형성하고,
    상기 게이트 트렌치에 게이트전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트전극은 티타늄질화막(TiN)을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 게이트전극은 상기 활성영역의 상부표면보다 아래에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 게이트 양측에 인접한 상기 활성영역에 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 하드마스크 패턴을 형성하기 전에
    상기 활성영역 상에 가설 유전막(dummy dielectric)을 형성하고,
    상기 가설 유전막 상에 가설 게이트도전막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  15. 반도체기판에 활성영역을 한정하는 소자분리막;
    상기 활성영역 및 상기 소자분리막 사이에 개재된 라이너(liner);
    상기 활성영역을 가로지르는 게이트 트렌치에 배치된 게이트; 및
    상기 게이트를 덮는 게이트 캐핑 패턴을 포함하되, 상기 게이트와 중첩되는 상기 활성영역 양 측벽들 상의 상기 라이너는 상기 게이트와 중첩되는 상기 소자분 리막과 동일레벨에 위치한 표면들을 갖는 반도체소자.
  16. 제 15 항에 있어서,
    상기 게이트 트렌치는 상기 소자분리막에 연장된 것을 특징으로 하는 반도체소자.
  17. 제 15 항에 있어서,
    상기 게이트와 중첩되는 상기 소자분리막의 표면은 상기 게이트와 중첩되는 상기 활성영역의 표면보다 아래 레벨 또는 같은 레벨에 위치하는 것을 특징으로 하는 반도체소자.
  18. 제 15 항에 있어서,
    상기 라이너(liner)는 질화막을 구비하는 것을 특징으로 하는 반도체소자.
  19. 제 15 항에 있어서,
    상기 라이너는
    상기 활성영역의 측벽을 덮는 내측 라이너; 및
    상기 내측 라이너를 덮는 외측 라이너를 포함하는 것을 특징으로 하는 반도체소자.
  20. 제 15 항에 있어서,
    상기 게이트는
    상기 활성영역의 상부표면보다 아래에 배치된 게이트전극; 및
    상기 활성영역 및 상기 게이트전극 사이에 개재된 게이트유전막을 포함하는 것을 특징으로 하는 반도체소자.
  21. 제 15 항에 있어서,
    상기 게이트 캐핑 패턴의 바닥은 상기 활성영역의 상부표면보다 아래에 배치된 것을 특징으로 하는 반도체소자.
  22. 제 15 항에 있어서,
    상기 게이트 양측에 인접한 상기 활성영역에 배치된 소스/드레인 영역들을 더 포함하는 반도체소자.
KR1020060073666A 2006-08-04 2006-08-04 매립 게이트를 갖는 반도체소자의 제조방법 KR100724578B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060073666A KR100724578B1 (ko) 2006-08-04 2006-08-04 매립 게이트를 갖는 반도체소자의 제조방법
US11/563,365 US20080029810A1 (en) 2006-08-04 2006-11-27 Methods of fabricating semiconductor devices having buried gates and related semiconductor devices
JP2007101682A JP2008042163A (ja) 2006-08-04 2007-04-09 埋め込みゲートを有する半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060073666A KR100724578B1 (ko) 2006-08-04 2006-08-04 매립 게이트를 갖는 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100724578B1 true KR100724578B1 (ko) 2007-06-04

Family

ID=38358230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060073666A KR100724578B1 (ko) 2006-08-04 2006-08-04 매립 게이트를 갖는 반도체소자의 제조방법

Country Status (3)

Country Link
US (1) US20080029810A1 (ko)
JP (1) JP2008042163A (ko)
KR (1) KR100724578B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110082387A (ko) * 2010-01-11 2011-07-19 삼성전자주식회사 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자
JP5748195B2 (ja) * 2010-11-05 2015-07-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR101751482B1 (ko) * 2011-03-08 2017-06-29 삼성전자주식회사 리세스 채널을 포함하는 반도체 소자의 제조 방법
US9634134B2 (en) 2011-10-13 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US11315931B2 (en) 2011-10-13 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
US8853021B2 (en) * 2011-10-13 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded transistor
JP2015050336A (ja) * 2013-09-02 2015-03-16 ルネサスエレクトロニクス株式会社 半導体装置
KR102410927B1 (ko) * 2015-12-22 2022-06-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN108807384B (zh) * 2017-05-04 2019-10-18 联华电子股份有限公司 半导体元件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050094583A (ko) * 2004-03-23 2005-09-28 삼성전자주식회사 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US6818946B1 (en) * 2000-08-28 2004-11-16 Semiconductor Components Industries, L.L.C. Trench MOSFET with increased channel density
JP2002353445A (ja) * 2001-05-30 2002-12-06 Sony Corp 溝ゲート型電界効果トランジスタの製造方法
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법
KR100518606B1 (ko) * 2003-12-19 2005-10-04 삼성전자주식회사 실리콘 기판과 식각 선택비가 큰 마스크층을 이용한리세스 채널 어레이 트랜지스터의 제조 방법
KR100577562B1 (ko) * 2004-02-05 2006-05-08 삼성전자주식회사 핀 트랜지스터 형성방법 및 그에 따른 구조
KR100615570B1 (ko) * 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
DE102004035108B4 (de) * 2004-07-20 2010-07-15 Qimonda Ag Verfahren zum selbstjustierenden Herstellen eines Transistors mit U-förmigem Gate sowie Auswahltransistor für eine Speicherzelle

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050094583A (ko) * 2004-03-23 2005-09-28 삼성전자주식회사 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법

Also Published As

Publication number Publication date
US20080029810A1 (en) 2008-02-07
JP2008042163A (ja) 2008-02-21

Similar Documents

Publication Publication Date Title
KR100724578B1 (ko) 매립 게이트를 갖는 반도체소자의 제조방법
KR100724575B1 (ko) 매립 게이트전극을 갖는 반도체소자 및 그 형성방법
US6476444B1 (en) Semiconductor device and method for fabricating the same
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
US8299517B2 (en) Semiconductor device employing transistor having recessed channel region and method of fabricating the same
KR101374335B1 (ko) 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
US20050194597A1 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
US7462544B2 (en) Methods for fabricating transistors having trench gates
US11201156B2 (en) Semiconductor devices and methods for fabricating the same
US7498246B2 (en) Method of manufacturing a semiconductor device having a stepped gate structure
KR100801746B1 (ko) 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
KR20100130698A (ko) 반도체 소자 및 그의 제조방법
KR20090068761A (ko) 반도체 소자의 수직 채널 트랜지스터 형성 방법
US10811505B2 (en) Gate electrode having upper and lower capping patterns
KR20060128472A (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US7816208B2 (en) Method of manufacturing semiconductor device having trench-gate transistor
KR20060121066A (ko) 리세스 채널을 갖는 모스 트랜지스터 및 그 제조방법
US20130146966A1 (en) Semiconductor structure with enhanced cap and fabrication method thereof
KR101024771B1 (ko) 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법
KR100854502B1 (ko) 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법
KR100560664B1 (ko) 매몰 절연막 패턴을 구비하는 반도체 장치 및 그 제조 방법
KR20000060603A (ko) 고집적 자기 정렬 콘택 패드 형성 방법
KR20040082482A (ko) 자기정렬 콘택 패드의 형성방법
KR20050106306A (ko) 둥근 활성코너를 갖는 핀 전계효과 트랜지스터의 제조방법
KR20070039312A (ko) 트렌치 소자분리막을 갖는 반도체 소자 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee