KR20110082387A - 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자 - Google Patents
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Abstract
반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자가 제공된다. 이 반도체 소자의 형성방법은, 셀 영역 및 주변 영역을 포함하는 기판 내에 셀 활성 영역 및 주변 활성 영역을 정의하는 소자분리막을 형성하는 단계, 셀 활성 영역 및 주변 활성 영역 상에 다결정 반도체막을 형성하는 단계, 다결정 반도체막 및 셀 활성 영역을 식각하여 셀 활성 영역 내에 게이트 트렌치를 형성하는 단계, 게이트 트렌치의 내벽 상에 셀 게이트 절연막을 형성하는 단계, 게이트 트렌치 하부 내에 매립 게이트 전극을 형성하는 단계, 게이트 트렌치 내의 상기 매립 게이트 전극 상에 매립 절연막을 형성하는 단계, 및 다결정 반도체막을 식각하여 주변 활성 영역 상에 주변 게이트 전극을 형성하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자에 관한 것으로, 보다 상세하게는 매립된 게이트를 갖는 반도체 소자 및 이의 형성방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라 이를 구성하는 구성요소들 및 이 구성요소들 사이의 간격을 줄이고자하는 노력이 계속되고 있다. 그러나, 상기 구성요소들 및 간격의 감소에는 기술적 한계가 있고, 상기 감소에 의한 반도체 소자의 전기적 특성이 열화되기도 한다.
예를 들어, 트랜지스터를 이용한 전자소자에 있어서 게이트 및 소오스/드레인 영역 사이의 간격이 좁아짐에 따라 나타나는 단채널 효과 등이 문제가 되고 있다.
본 발명이 해결하고자하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자하는 다른 기술적 과제는 고 집적화에 유리한 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자가 제공된다.
본 발명의 실시예들에 따른 반도체 소자의 형성방법은, 기판 내에 셀 활성 영역 및 주변 활성 영역을 정의하는 단계, 상기 셀 활성 영역 및 상기 주변 활성 영역 상에 다결정 반도체막을 형성하는 단계, 상기 다결정 반도체막 및 상기 셀 활성 영역을 식각하여 상기 셀 활성 영역 내에 게이트 트렌치를 형성하는 단계, 상기 게이트 트렌치의 내벽 상에 셀 게이트 절연막을 형성하는 단계, 상기 게이트 트렌치 하부 내에 매립 게이트 전극을 형성하는 단계, 상기 게이트 트렌치 내의 상기 매립 게이트 전극 상에 매립 절연막을 형성하는 단계, 및 상기 다결정 반도체막을 식각하여 상기 주변 활성 영역의 상기 기판 상에 주변 게이트 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 주변 게이트 전극은 단일의 다결정 반도체막을 포함할 수 있다.
일 실시예에서, 상기 다결정 반도체막 내에 도펀트들을 주입하는 것을 더 포함하되, 상기 다결정 반도체막을 형성하는 단계는 상기 게이트 트렌치의 형성 이전에 수행될 수 있다.
일 실시예에서, 상기 다결정 반도체막은 상기 주변 게이트 전극의 두께 이상의 두께를 가질 수 있다.
일 실시예에서, 상기 매립 절연막을 형성하는 단계는, 상기 게이트 트렌치 및 인접한 셀 활성 영역 상에 절연물질층을 증착하는 것 및 상기 절연물질층을 식각하는 것을 포함할 수 있다. 이때 형성되는 상기 매립 절연막의 상부면은 상기 다결정 반도체막의 상부면보다 낮을 수 있다.
일 실시예에서, 상기 반도체 소자의 형성방법은, 상기 매립 절연막 상의 상기 식각된 다결정 반도체막 사이에 상기 게이트 트렌치를 채우는 캐핑 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 캐핑 패턴은 다결정 반도체를 포함하되, 상기 캐핑 패턴 내의 다결정 반도체는 상기 식각된 다결정 반도체막 내의 다결정 반도체보다 낮은 결정화도를 가질 수 있다.
일 실시예에서, 상기 반도체 소자의 형성방법은, 상기 다결정 반도체 막 상에 마스크 막 및 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 절연막은 중온 산화막을 포함할 수 있다.
일 실시예에서, 상기 다결정 반도체막을 식각하는 것은 상기 셀 영역의 다결정 반도체막을 제거하는 것을 포함하되, 상기 절연막은 상기 다결정 반도체 막의 식각시 식각 저지막으로 작용할 수 있다.
일 실시예에서, 상기 매립 게이트 전극을 형성하는 단계는, 상기 매립 게이트 전극을 채우는 도전물질막을 형성하는 것 및 상기 도전물질막을 식각하는 것을 포함할 수 있다. 상기 매립 게이트 전극은 상기 셀 활성 영역의 상부면보다 낮은 상부면을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 셀 활성 영역 및 주변 활성 영역을 포함하는 기판, 상기 셀 활성 영역 상의 다결정 반도체막, 상기 셀 활성 영역의 기판 내의 게이트 트렌치, 및 상기 게이트 트렌치 내에 차례로 적층된 매립 게이트 전극 및 매립 절연막, 상기 주변 활성 영역의 상기 기판 상의 주변 게이트 절연막 및 주변 게이트 전극, 상기 셀 활성 영역 상의 상기 게이트 트렌치의 측벽과 자기정렬되며 상기 게이트 트렌치의 측벽을 정의하는 다결정 반도체막, 및 상기 매립 절연막 상의 상기 게이트 트렌치를 채우는 캐핑 패턴을 포함할 수 있다.
일 실시예에서, 상기 캐핑 패턴은 상기 다결정 반도체막보다 결정화도가 낮은 다결정 반도체 물질을 포함할 수 있다.
일 실시예에서, 상기 주변 게이트 전극은 상기 다결정 반도체막과 동일한 결정상태의 다결정 반도체를 포함할 수 있다.
일 실시예에서, 상기 다결정 반도체막은 상기 주변 게이트 전극과 실질적으로 동일한 높이의 상부면 및 하부면을 가질 수 있다.
일 실시예에서, 상기 게이트 전극은 단일의 다결정 반도체막을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 형성방법에 의하면, 균일성이 향상되고 인접 셀 간의 간섭이 최소화된 게이트 전극들이 형성될 수 있다. 이에 따라, 신뢰성이 향상된 반도체 소자가 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
이하, 도면을 참조하여 본원의 실시예들에 따른 반도체 소자의 형성방법 및 이에 의해 형성된 반도체 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이고, 도 2 내지 도 10은 도 1에 도시된 Ⅰ-Ⅱ, Ⅲ-Ⅳ 및 Ⅴ-Ⅵ을 따라 취한 본 발명의 일 실시예에 따른 반도체 소자의 공정 단면도이다.
도 1 및 도 2를 참조하면, 셀 영역 및 주변 영역을 포함하는 기판(100) 내에 셀 활성 영역(103)과 주변 활성 영역(104)이 정의될 수 있다. 상기 셀 활성 영역(103)과 상기 주변 활성 영역(104)을 정의하는 것은, 상기 기판(100) 내에 셀 트렌치 및 주변 트렌치를 형성하는 것과 상기 기판(100) 내에 도펀트들을 주입하여 웰 영역들을 형성하는 것을 포함할 수 있다. 상기 셀 트렌치 및 상기 주변 트렌치는 동시에 형성될 수 있다. 상기 셀 트렌치 및 주변 트렌치의 측벽들 및 바닥들 상에 셀 라이너(106)와 주변 라이너(107)가 형성될 수 있다. 상기 셀 라이너(106) 및 상기 주변 라이너(107)는 반도체 원소의 질화물을 포함할 수 있다.
상기 셀 트렌치 및 상기 주변 트렌치 내에 셀 소자 분리막(101)과 주변 소자 분리막(102)이 형성된다. 상기 셀 소자 분리막(101)과 주변 소자 분리막(102)은 상기 셀 트렌치 및 주변 트렌치를 절연막으로 채운 후, 평탄화 공정을 수행하여 형성될 수 있다. 상기 평탄화 공정 수행시 상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104) 상에 형성된 셀 라이너(106) 및 주변 라이너(107)가 제거될 수 있다. 이에 의해 상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104)의 상부면들이 노출될 수 있다.
상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104)의 상부면 상에 셀 절연막(108) 및 주변 절연막(109)이 형성될 수 있다. 상기 주변 절연막(109)은 이후 설명되는 주변 트랜지스터의 게이트 절연막일 수 있다. 상기 셀 절연막(108) 및 상기 주변 절연막(109)은 상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104)의 상부를 열 산화시켜 형성될 수 있다. 이와 달리, 상기 셀 절연막(108) 및 주변 절연막(109)은 화학기상증착법 및 원자층증착법을 포함하는 증착법 중 선택된 적어도 하나에 의해서도 형성될 수 있다.
상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104) 상에 다결정 반도체막(122)이 형성된다. 상기 다결정 반도체막(122)은 상기 주변 활성 영역(104) 상에 게이트 전극을 형성하기 위한 막일 수 있다. 상기 다결정 반도체막(122)은 주변 영역의 트랜지스터의 게이트 전극으로 작용할 수 있는 두께와 이후의 공정에서의 마진을 고려하여 충분히 두껍게 형성될 수 있다. 예를 들어, 상기 다결정 반도체막(122)은 수백 Å의 두께로 형성될 수 있다. 상기 다결정 반도체막(122)은 도펀트들로 도핑될 수 있다. 상기 다결정 반도체막(122)의 도핑은, 상기 다결정 반도체막(122)에 도펀트들을 주입하는 것 및 RTA(Rapid Thermal Anealing) 공정을 수행하는 것을 포함할 수 있다.
상기 다결정 반도체막(122) 상에 절연막(124)이 형성될 수 있다. 상기 절연막(124)은 후술할 캐핑 패턴의 형성을 위한 식각 공정시 식각 저지막으로 작용할 수 있다. 상기 산화막(124)은 중온 산화막(MTO)을 포함할 수 있다. 이와 달리, 상기 산화막(124)은 상기 캐핑막과 식각 선택비를 갖는 다른 절연막으로 대체되거나, 생략될 수 있다.
상기 산화막(124) 상에 마스크막(126)이 형성될 수 있다. 상기 마스크막(126)은 반도체 원소의 질화물을 포함할 수 있다.
도 1 및 도 3을 참조하면, 상기 셀 활성 영역(103) 내에 게이트 트렌치(130)가 정의된다. 상기 게이트 트렌치(130)은 상기 마스크막(126)을 패터닝한 후, 상기 패터닝된 마스크막(126)을 식각 마스크로 사용한 식각 공정을 수행하여 정의될 수 있다. 상기 게이트 트렌치(130)에 의해 상기 셀 활성 영역(103)의 내벽이 노출될 수 있다. 상기 게이트 트렌치(130) 형성을 위한 식각 공정시, 상기 마스크막(126)의 높이가 낮아질 수 있다.
상기 게이트 트렌치(130) 내에 셀 게이트 절연막(133)이 형성될 수 있다. 상기 셀 게이트 절연막(133)은 산화막, 질화막 및 산질화막을 포함하는 다양한 절연막 중 선택된 적어도 하나를 포함할 수 있다. 상기 셀 게이트 절연막(133)은 상기 노출된 게이트 트렌치(130)의 내벽을 열산화시키는 것에 의해 형성되거나, 상기 셀 게이트 트렌치(130) 내에 절연막을 증착하는 것에 의해 형성될 수 있다.
도 4를 참조하면, 상기 게이트 트렌치(130)의 하부 내에 매몰 게이트 전극(136)이 형성된다. 상기 매몰 게이트 전극(136)을 형성하는 것은 상기 게이트 트렌치(130)를 도전물질로 채우는 것 및 상기 도전물질을 에치백하는 것을 포함할 수 있다. 상기 에치백은 다른 식각 공정으로 대체될 수도 있다.
상기 매몰 게이트 전극(136)의 상부면의 높이는 상기 셀 활성 영역(103)의 상부면의 높이보다 낮을 수 있다. 상기 매몰 게이트 전극(136)은 질화티타늄(TiN), 질화탄탈륨(TaN) 및 질화텅스텐(WN)을 포함하는 도전성 금속화합물, 티타늄, 탄탈륨, 텅스텐 및 알루미늄을 포함하는 금속, 및 도핑된 반도체를 포함하는 다양한 도전성 물질 중 선택된 적어도 하나를 포함할 수 있다.
도 5을 참조하면, 상기 매몰 게이트 전극(136)이 형성된 상기 게이트 트렌치(130)를 채우는 매몰 절연막(139)이 형성될 수 있다. 상기 매몰 절연막(138)의 형성은 상기 게이트 트렌치(130) 내에 절연물질막을 증착하는 것 및 상기 증착된 절연물질막을 식각하는 것을 포함할 수 있다.
상기 매몰 절연막(139)은 충분히 두꺼운 두께의 상기 다결정 반도체막(122)의 영향으로 균일하게 형성될 수 있다. 구체적으로, 본 발명의 실시예들과 달리 주변 게이트 전극을 형성하기 위한 다결정 실리콘막이 복수회에 걸쳐 형성되는 경우, 상기 매몰 절연막의 형성 이전에 형성되는 다결정 실리콘막의 두께는 상대적으로 얇은 두께로 형성되어야 한다. 상대적으로 얇게 형성된 다결정 실리콘 막 사이의 게이트 트렌치 내의 매몰 절연막의 식각시, 정확한 식각 타겟을 설정하는 것이 어려워 상기 매몰 절연막의 식각이 균일하게 수행되지 못할 수 있다.
그러나, 본 발명의 실시예들에 따라, 상기 다결정 반도체막(122)이 상기 게이트 트렌치(130)의 형성 이전에 충분히 두꺼운 두께로 형성되는 경우, 상기 다결정 반도체막(122)이 상기 매몰 절연막(139)의 식각시 식각 타겟을 설정하는 데에 도움을 줄 수 있다. 이에 따라, 상기 매몰 절연막(139)의 식각 공정의 정확성이 향상될 수 있다. 또한, 본 발명의 실시예들에 따르면, 상기 다결정 반도체막(122)이 복수회에 걸쳐 형성되는 경우 발생할 수 있는 상기 막 내의 불균일성, 예를 들어, 결정화의 차이, 복수의 다결정 반도체막(122) 사이의 산화막의 개재 등이 방지될 수 있다. 이에 따라, 상기 다결정 반도체막(122)을 식각하여 형성되는 주변 영역의 게이트 전극의 특성이 향상될 수 있다.
상기 셀 게이트 절연막(133)을 식각하여 상기 다결정 반도체막(122)의 일부를 노출시킬 수 있다. 상기 매몰 절연막(139)과 상기 셀 게이트 절연막(133)은 습식 식각 공정에 의해 식각될 수 있다.
도 7을 참조하면, 상기 게이트 트렌치(130) 내에 상기 매몰 절연막(139)을 채우는 것과 상기 매몰 절연막(139)을 식각하는 것이 반복하여 수행될 수 있다. 이에 의해, 상기 매몰 절연막(139)의 높이가 조절될 수 있다. 상기 식각이 습식 식각 공정에 의해 수행된 경우, 상기 식각된 셀 게이트 절연막(133)의 상부면은 상기 매몰 절연막(139)의 상부면보다 낮아질 수 있다. 또한, 상기 식각된 셀 게이트 절연막(133)의 상부면은 상기 매몰 절연막(139)에 의해 덮일 수 있다. 이와 달리, 상기 매몰 절연막(139)은 단일의 막 형성 공정 및 식각 공정에 의해 형성될 수도 있다. 이 경우, 상기 식각된 셀 게이트 절연막(133)의 상부면과 상기 식각된 매몰 절연막(139)의 상부면은 서로 공면을 이룰 수 있다.
도 8을 참조하면, 상기 게이트 트렌치(130)를 채우는 캐핑막(142)이 형성될 수 있다. 상기 캐핑막(142)은 상기 게이트 트렌치(130)를 채우고, 상기 절연막(124)을 덮을 수 있다. 상기 캐핑막(142)은 다결정 반도체를 포함할 수 있다.
도 9를 참조하면, 상기 캐핑막(142)이 식각되어 캐핑 패턴(143)이 형성된다. 상기 캐핑막(142)의 식각시, 상기 절연막(124)은 식각 저지막으로 작용할 수 있다. 상기 캐핑 패턴(143)의 상부면은 상기 다결정 반도체막(122)의 상부면과 공면을 이룰 수 있다. 상기 캐핑 패턴(143)은 상기 셀 영역 상에 선택적으로 형성될 수 있다. 예를 들어, 상기 캐핑막(142)의 식각은, 상기 주변 영역의 캐핑막(142)을 제거하는 것을 포함할 수 있다.
상기 다결정 반도체막(122)은 형성 이후 다른 막들의 형성 공정시 결정화될 수 있다. 이는 다른 막들의 형성 공정시 발생하는 열에 기한 것일 수 있다. 이에 반해, 상기 캐핑막(142)은 다른 막들의 형성 이후 형성되므로 상기 캐핑막(142)은 상기 다결정 반도체막(122)보다 낮은 결정화도를 가질 수 있다. 즉, 상기 다결정 반도체막(122)과 상기 캐핑막(142)은 다른 결정화도를 가질 수 있다. 이에 더하여, 상기 다결정 반도체막(122)의 측벽 및 상부면이 공정 도중 발생한 열에 의해 산화되어 상기 다결정 반도체막(122)의 측벽 및 상부면 상에 산화막이 형성될 수 있다.
도 10을 참조하면, 상기 다결정 반도체막(122)을 식각하여, 상기 주변 영역에 주변 게이트 전극(123)을 형성한다. 상기 다결정 반도체막(122)의 식각시 상기 셀 활성 영역(103)의 상기 다결정 반도체막(122) 및 상기 캐핑 패턴(143)이 제거될 수 있다. 이와 달리, 상기 셀 활성 영역(103)의 다결정 반도체막(122) 및 상기 캐핑 패턴(143)은 제거되지 않고 도 9의 셀 영역에서와 같이 잔존할 수도 있다. 이후, 상기 주변 영역의 상기 주변 게이트 전극(123)의 양측의 상기 주변 활성 영역(104) 내에 주변 소오스/드레인 영역(105)이 형성될 수 있다. 상기 주변 소오스/드레인 영역(105)은 상기 주변 게이트 전극(123)을 마스크로 사용한 이온주입 공정을 수행하여 형성될 수 있다. 상기 주변 게이트 전극(123)의 측벽 상에 스페이서(125)가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 주변 게이트 전극(123)은 단일의 다결정 반도체막(122)으로 형성된다. 매몰 게이트 전극을 포함하는 반도체 소자의 형성에 있어서, 주변 영역의 게이트 전극을 형성하기 위해서 복수회의 다결정 실리콘층의 형성 공정이 수행하는 방법이 알려져 있다. 예를 들어, 상기 주변 영역의 게이트 전극을 형성하기 위한 다결정 실리콘층의 형성은, 게이트 트렌치의 형성 이전과 매립 게이트 전극 및 매립 게이트 전극 상의 매몰 절연막의 형성 이후에 수행될 수 있다. 이 경우, 상기 게이트 트렌치의 형성 이전에 형성된 다결정 실리콘층은 이후의 공정시 발생하는 열에 의해 결정화되는 데에 반해, 매립 게이트 전극의 형성 이후 형성된 다결정 실리콘층은 결정화되지 않을 수 있다. 이에 의해, 상기 다결정 실리콘층의 균일성이 떨어지고, 상기 다결정 실리콘 층들 사이에 산화막이 개재될 수 있다. 또한, 상기 다결정 실리콘층 내에 도펀트들을 주입하는 경우 결정화된 다결정 실리콘층 사이로 도펀트들이 누설되어 반도체 소자의 특성이 저하될 수 있다.
이와 달리, 본 발명의 실시예들에 따르면, 상기 다결정 반도체막(122)은 상기 게이트 트렌치(130)의 형성 이전에 모두 증착되므로, 상기 다결정 반도체막(122) 내의 결정화 정도가 균일할 수 있다. 따라서, 상기 다결정 반도체막(122)의 패터닝에 의해 형성되는 주변 영역 게이트 전극의 특성이 향상될 수 있다.
도 1 및 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 셀 영역 및 주변 영역을 포함하는 기판(100)이 제공된다. 상기 셀 영역 및 상기 주변 영역에는 각각 셀 활성 영역(103)과 주변 활성 영역(104)이 정의된다. 상기 셀 활성 영역(103)과 상기 주변 활성 영역(104)은, 셀 소자 분리막(101)과 주변 소자 분리막(102)에 의해 정의될 수 있다. 상기 기판(100)과 상기 셀 소자 분리막(101) 사이에는 셀 라이너(106)가 개재되고, 상기 기판(100)과 상기 주변 소자 분리막(102) 사이에는 주변 라이너(107)가 개재될 수 있다. 상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104)의 상기 기판(100)의 상부면 상에 셀 절연막(108) 및 주변 절연막(109)이 배치될 수 있다. 상기 주변 절연막(109)은 상기 주변 영역의 트랜지스터의 게이트 절연막으로 기능할 수 있다.
상기 셀 활성 영역(103) 내에 게이트 트렌치(130)가 정의될 수 있다. 상기 게이트 트렌치(130)는 상기 셀 활성 영역(103)의 기판(100)의 일부가 리세스되어 정의될 수 있다. 상기 게이트 트렌치(130)의 측벽 및 바닥 상에 셀 게이트 절연막(133)이 배치될 수 있다. 상기 게이트 트렌치(130)의 양 옆의 상기 셀 활성 영역(103)에는 불순물 영역들이 배치될 수 있다. 상기 불순물 영역들은 셀 활성 영역(103)의 트랜지스터의 소오스/드레인 영역들일 수 있다.
상기 게이트 트렌치(130) 내의 상기 셀 게이트 절연막(133) 상에 매몰 게이트 전극(136)이 배치될 수 있다. 상기 매몰 게이트 전극(136)은 상기 셀 활성 영역(103)의 상부면보다 낮은 상부면을 가질 수 있다. 상기 매몰 게이트 전극(136)은 상기 게이트 트렌치(130)의 아랫 부분을 채울 수 있다.
상기 매몰 게이트 전극(136) 상에 매몰 절연막(139)이 배치될 수 있다. 상기 매몰 절연막(139)은 상기 매몰 게이트 전극(136)이 배치된 상기 게이트 트렌치(130)의 상부를 채울 수 있다.
도 10에 도시된 바와 달리, 상기 매몰 절연막(139) 상에 다결정 반도체막이 잔존할 수도 있다. 예를 들어, 상기 반도체 소자의 셀 활성 영역은 도 9에 도시된 바와 같이, 상기 매몰 절연막(139)을 포함하는 기판(100) 상의 다결정 반도체막(122) 및 캐핑 패턴(143)을 포함할 수 있다. 상기 캐핑 패턴(143)은 다결정 반도체를 포함하되, 상기 다결정 반도체막(122) 내의 다결정 반도체 물질과 다른 결정화도를 가진 반도체 물질을 포함할 수 있다. 예를 들어, 상기 다결정 반도체막(122) 내의 다결정 반도체 물질은 상기 캐핑 패턴 내의 다결정 반도체 물질보다 더 결정화된 상태일 수 있다. 상기 다결정 반도체막(122)과 상기 캐핑 패턴(143) 사이에는 산화막이 더 개재될 수 있다.
상기 주변 활성 영역(104) 상에 주변 게이트 전극(123)이 배치될 수 있다. 상기 주변 게이트 전극(123)은 상기 매몰 게이트 전극(136) 보다 높게 위치할 수 있다. 예를 들어, 상기 셀 활성 영역(103) 및 상기 주변 활성 영역(104)의 상부면들의 높이가 실질적으로 동일한 경우, 상기 주변 게이트 전극(123)은 상기 상부면들보다 높게 배치되고, 상기 매몰 게이트 전극(136)은 상기 상부면들보다 낮게 배치될 수 있다. 상기 주변 게이트 전극(123)의 양측의 상기 주변 활성 영역(104) 내에 주변 소오스/드레인 영역(105)이 배치될 수 있다. 상기 주변 소오스/드레인 영역(105)은 셀 소오스/드레인 영역과 실질적으로 동일한 높이의 셀 활성 영역(103) 내에 배치될 수 있다.
상기 주변 게이트 전극(123)은 단일의 다결정 반도체막일 수 있다. 상기 주변 게이트 전극(123)은 전극 전체 내에서 균일한 결정상태를 갖는 다결정 반도체막일 수 있다. 도 9와 같이, 셀 영역의 다결정 반도체막(122)이 잔존하는 경우, 상기 주변 게이트 전극(123)은 상기 셀 영역의 다결정 반도체막(122)과 동일한 물질 및 결정 상태를 가질 수 있다. 또한, 상기 주변 게이트 전극(123)의 상부면 및 하부면은 상기 다결정 반도체막(122)의 상부면 및 하부면과 실질적으로 동일한 높이를 가질 수 있다.
103: 셀 활성 영역 104: 주변 활성 영역
123: 주변 게이트 전극
136: 매몰 게이트 전극 139: 매몰 절연막
123: 주변 게이트 전극
136: 매몰 게이트 전극 139: 매몰 절연막
Claims (10)
- 기판 내에 셀 활성 영역 및 주변 활성 영역을 정의하는 단계;
상기 셀 활성 영역 및 상기 주변 활성 영역 상에 다결정 반도체막을 형성하는 단계;
상기 다결정 반도체막 및 상기 셀 활성 영역을 식각하여 상기 셀 활성 영역 내에 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치의 내벽 상에 셀 게이트 절연막을 형성하는 단계;
상기 게이트 트렌치 하부 내에 매립 게이트 전극을 형성하는 단계;
상기 게이트 트렌치 내의 상기 매립 게이트 전극 상에 매립 절연막을 형성하는 단계; 및
상기 다결정 반도체막을 식각하여 상기 주변 활성 영역의 상기 기판 상에 주변 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 형성방법. - 청구항 1에 있어서,
상기 다결정 반도체막 내에 도펀트들을 주입하는 것을 더 포함하되, 상기 다결정 반도체막을 형성하는 단계는 상기 게이트 트렌치의 형성 이전에 수행되는 반도체 소자의 형성방법. - 청구항 1에 있어서,
상기 주변 게이트 전극은 단일의 다결정 반도체막을 포함하는 반도체 소자의 형성방법. - 청구항 1에 있어서,
상기 매립 절연막을 형성하는 단계는, 상기 게이트 트렌치 및 인접한 셀 활성 영역 상에 절연물질층을 증착하는 단계 및 상기 절연물질층을 식각하는 단계를 포함하되,
상기 매립 절연막의 상부면은 상기 다결정 반도체막의 상부면보다 낮은 반도체 소자의 형성방법. - 청구항 4에 있어서,
상기 매립 절연막 상의 상기 식각된 다결정 반도체막 사이를 채우는 캐핑 패턴을 형성하는 것을 더 포함하는 반도체 소자의 형성방법. - 청구항 5에 있어서,
상기 캐핑 패턴은 다결정 반도체를 포함하되, 상기 캐핑 패턴 내의 다결정 반도체는 상기 식각된 다결정 반도체막 내의 다결정 반도체보다 낮은 결정화도를 갖는 반도체 소자의 형성방법. - 청구항 1에 있어서,
상기 매립 게이트 전극을 형성하는 단계는, 상기 매립 게이트 전극을 채우는 도전물질막을 형성하는 단계 및 상기 도전물질막을 식각하는 단계를 포함하되,
상기 매립 게이트 전극은 상기 셀 활성 영역의 상부면보다 낮은 상부면을 갖는 반도체 소자의 형성방법. - 셀 활성 영역 및 주변 활성 영역을 포함하는 기판;
상기 셀 활성 영역 상의 다결정 반도체막;
상기 셀 활성 영역의 기판 내의 게이트 트렌치, 및 상기 게이트 트렌치 내에 차례로 적층된 매립 게이트 전극 및 매립 절연막;
상기 주변 활성 영역의 상기 기판 상의 주변 게이트 절연막 및 주변 게이트 전극;
상기 셀 활성 영역 상의 상기 게이트 트렌치의 측벽과 자기정렬되며 상기 게이트 트렌치의 측벽을 정의하는 다결정 반도체막; 및
상기 매립 절연막 상의 상기 게이트 트렌치를 채우는 캐핑 패턴을 포함하는 반도체 소자. - 청구항 12에 있어서,
상기 캐핑 패턴은 상기 다결정 반도체막보다 결정화도가 낮은 다결정 반도체 물질을 포함하는 반도체 소자. - 청구항 9에 있어서,
상기 주변 게이트 전극은 상기 다결정 반도체막과 동일한 결정화도를 갖는 다결정 반도체를 포함하는 반도체 소자.
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