KR100712552B1 - 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그제조 방법 - Google Patents

수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그제조 방법 Download PDF

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Abstract

본 발명은 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 반도체 소자는 상부 표면으로부터 소정의 길이를 갖는 오프셋 영역과 상기 오프셋 영역과 인접한 함입부를 구비하는 필라가 형성된 반도체 기판; 상기 함입부 상에 형성된 게이트 절연막; 상기 함입부를 충전하도록 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 필라 하부의 상기 반도체 기판에 형성된 제 1 불순물 영역을 포함하며, 상기 오프셋 영역에 제 2 불순물 영역이 형성된 수직형 채널 트랜지스터를 포함한다.
필라(pillar), 자기 정렬(self aligned), 게이트 유기 드레인 누설(gate induced drain leakage; GIDL), 드레인 유기 장벽 저하(drain induced barrier lowering; DIBL), 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch through)

Description

수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device with vertical channel transistor and method of manufacturing the same}
도 1은 종래의 수직형 채널 트랜지스터를 나타내는 단면도이다.
도 2a는 본 발명에 따른 수직형 채널 트랜지스터를 포함하는 반도체 소자를 나타내는 사시도이다.
도 2b는 도 2a의 X1-X1, X2-X2 및 Y-Y를 따라 절취한 단면을 나타내는 단면도이다.
도 3a 내지 도 3j는 본 발명에 따른 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법을 나타내는 사시도이다.
도 4a 내지 도 4j는 도 3a 내지 도 3j의 X1-X1, X2-X2 및 Y-Y를 따라 절취한 단면을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 105 : 패드 산화막
110 : 하드 마스크 패턴 200a : 오프셋 영역
200b : 함입부 200 : 필라
210 : 제 1 불순물 영역 220 : 제 2 불순물 영역
230 : 제 3 불순물 영역 300 : 절연 보호막
310 : 게이트 절연막 320 : 게이트 전극
400 : 라인 홈 410 : 콘택 패드
420 : 워드 라인 430 : 스토리지 노드
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 개별 소자, 특히 모스 트랜지스터의 크기는 지속적으로 작아지고 있다. 모스 트랜지스터의 크기의 감소는 채널의 길이 및 폭의 감소를 통하여 이루어진다. 그런데, 채널의 길이가 감소되면, 게이트 유기 드레인 누설(gate induced drain leakage; GIDL), 드레인 유기 장벽 저하(drain induced barrier lowering; DIBL), 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through) 등과 같은 반도체 소자를 비정상적으로 구동시키는 단채널 효과(short channel effect)가 발생된다. 또한, 채널의 폭이 감소되면 충분한 드레인 전류를 확보할 수 없는 등 트랜지스터의 전류 특성이 열화될 수 있다.
따라서, 집적도를 증가시키면서도 트랜지스터 채널의 길이와 폭을 충분히 확보할 수 있는 기술로서, 기판에 대하여 수직으로 형성된 채널을 갖는 트랜지스터( 이하, 수직형 채널 트랜지스터라 한다)가 제안되고 있다. 수직형 채널 트랜지스터는 게이트의 길이가 수직 방향으로 정하여지므로, 집적도 증가하더라도, 채널의 길이는 상대적으로 덜 제한된다. 또한, 수직형 채널 트랜지스터는 게이트 전극의 일면 또는 전면을 채널 면적으로 사용하여 채널의 폭을 충분히 확보할 수 있기 때문에 트랜지스터의 전류 특성을 개선할 수 있다.
도 1은 종래의 수직형 채널 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 수직형 채널 트랜지스터는 채널이 형성되는 필라(pillar; 15)를 포함하는 반도체 기판을 포함한다. 필라(15)의 외주는 순차대로 게이트 절연막(20) 및 게이트 전극(25)에 의하여 감싸진다. 필라(15) 하부의 반도체 기판(10) 내에 하부 소오스/드레인 영역(30a)이 형성된다. 필라(15)의 상부에 상부 소오스/드레인 영역(30b)이 형성된다. 드레인 영역(30a) 표면에는 비트 라인(35)이 형성된다. 필라(15) 사이의 절연을 위하여, 필라(15) 사이에 층간 절연막(40)이 형성된다. 상부 소오스/드레인 영역(30b)의 상부에 콘택 패드(45)가 형성된다. 이 때, 콘택 패드(45)와 게이트 전극(25) 사이의 절연을 위한 스페이서(50)를 더 형성할 수 있다.
도 1에 도시된 바와 같이, 종래의 수직형 채널 트랜지스터는 콘택 패드(45)와 게이트 전극(25) 사이의 절연을 위하여 스페이서(50)를 형성하기 때문에, 스페이서(50)에 의하여 콘택 패드(45)의 접촉 면적이 감소한다. 또한, 게이트 전극(25)이 필라(15)의 외주를 감싸기 때문에, 집적도를 증가시키기 위하여 필라(15)의 외경은 제한되어야 한다. 그 결과, 상부 소오스/드레인 영역(30b)과 콘택 패드 (45)의 접촉 면적이 감소되어, 콘택 저항이 증가되는 문제점이 있다.
또한, 이방성 식각 공정에 의하여 형성되는 필라들(15)은 서로 기판에 대한 수직 방향의 길이 편차를 가질 수 있다. 서로 다른 높이를 갖는 필라(15)를 형성한 후, 상부 소오스/드레인 영역(30b)을 형성하기 위한 이온 주입 공정을 수행하면, 필라들(15)마다 상부 소오스/드레인 영역(30b)과 채널의 접합이 불균일하게 이루어질 수 있다. 예를 들면, 상부 소오스/드레인 영역(30b)과 채널이 필라들(15) 마다 불균일하게 오버랩되거나 언더랩되는 현상이 발생한다. 이와 같은 접합 영역의 불균일은 다시 종래의 GIDL, DIBL 효과를 초래하거나 상부 소오스/드레인 영역의 에지와 게이트 에지가 서로 오프셋되는 등 트랜지스터의 성능 열화를 초래할 수 있다. 또한, 접합 영역의 불균일은 트랜지스터간 특성의 불균일을 초래한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상부 소오스/드레인 영역의 높은 콘택 저항과 상부 소오스/드레인 영역과 채널의 접합 불균일을 개선할 수 있는 수직형 채널 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상부 소오스/드레인 영역의 높은 콘택 저항과 상부 소오스/드레인 영역과 채널의 접합 불균일을 개선할 수 있는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는, 상부 표 면으로부터 소정의 길이를 갖는 오프셋 영역과 상기 오프셋 영역과 인접한 함입부를 구비하는 필라가 형성된 반도체 기판; 상기 함입부 상에 형성된 게이트 절연막; 상기 함입부를 충전하도록 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 필라 하부의 상기 반도체 기판에 형성된 제 1 불순물 영역을 포함하며, 상기 오프셋 영역에 제 2 불순물 영역이 형성된 수직형 채널 트랜지스터를 포함한다.
바람직하게는, 상기 제 2 불순물 영역은 상기 오프셋 영역의 측면 표면으로부터 소정의 깊이를 갖는 불순물 영역이다. 반도체 소자는 상기 오프셋 영역의 상부에 형성된 제 3 불순물 영역을 더 포함할 수 있다. 이 때, 상기 제 2 불순물 영역은 저농도 불순물 영역이고, 상기 제 1 불순물 영역 및 상기 제 3 불순물 영역은 고농도 불순물 영역이 되면, 반도체 소자는 자기 정렬된 LDD(lightly doped drain) 구조를 갖는 상부 소오스/드레인 영역을 구비할 수 있다.
또한, 상기 필라의 상부 표면 전체와 접촉하는 콘택 패드를 더 포함함으로써 수직형 채널 트랜지스터와 접촉 저항을 최소화할 수 있다. 본 발명의 반도체 소자는 반도체 소자는 상기 콘택 패드와 접촉하는 스토리지 전극을 더 포함함으로써 반도체 메모리 소자에 이용될 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 순차대로 적층된 패드 산화막 및 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 이용하여, 상기 패드 산화막 및 상기 반도체 기판을 제 1 깊이만큼 식각하여 오프셋 영역을 형성하는 단계; 상기 오프셋 영역에 제 2 불순물 영역을 형성하는 단계; 상기 오프셋 영역의 측벽에 보 호 절연막을 형성하는 단계; 상기 하드 마스크 패턴을 이용하여, 상기 반도체 기판을 제 2 깊이만큼 더 식각하는 단계; 상기 하드 마스크 패턴 및 상기 보호 절연막을 이용하여, 상기 반도체 기판을 등방성 식각하여 함입부를 구비하는 필라를 형성하는 단계; 상기 함입부 상에 게이트 절연막을 형성하는 단계; 상기 함입부를 충전하도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 필라 하부의 상기 반도체 기판에 제 1 불순물 영역을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 2 불순물 영역을 형성하는 단계는 3차원 불순물 도우핑 공정에 의하여 수행된다. 상기 3차원 불순물 도우핑 공정은 상기 불순물 이온 주입 또는 불순물 확산 공정 등에 의하여 수행될 수 있다.
바람직하게는, 상기 제 2 불순물 영역은 상기 필라의 측벽 표면으로부터 소정의 깊이를 갖도록 형성된 불순물 영역일 수 있다. 또한, 하드 마스크 패턴 및 상기 패드 산화막을 제거한 후, 상기 필라의 상부 표면에 제 3 불순물 영역을 형성하는 단계를 더 수행할 수 있다. 이 때, 제 1 불순물 영역은 저농도 불순물 영역이고, 제 2 및 제 3 불순물 영역은 고농도 불순물 영역이 바람직하다. 따라서, 본 발명에 따르면, 제 2 불순물 영역(220) 및 제 3 불순물 영역(230)으로 이루어진 자기 정렬된 LDD(lightly doped drain) 구조를 갖는 상부 소오스/드레인 영역이 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발 명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a는 본 발명에 따른 수직형 채널 트랜지스터를 포함하는 반도체 소자를 나타내는 사시도이며, 도 2b는 도 2a의 X1-X1, X2-X2 및 Y-Y를 따라 절취한 단면을 나타내는 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 소자(500)는 복수의 필라(200)가 형성된 반도체 기판(100)을 포함한다. 필라(200)는 상부 표면으로부터 소정 길이(h1)를 갖는 오프셋 영역(200a)과 이와 인접한 길이(h2)의 함입부(220b)를 구비한다.
함입부(200b)의 표면 상에 순차대로 게이트 절연막(310)과 도전물질로 이루어진 게이트 전극(320)이 형성된다. 이 때, 게이트 절연막(310)은 오프셋 영역(200a) 측벽의 보호 절연막(300)과 연결되어, 함입부(200b) 상에서 상기 오프셋 영역(200a)의 측벽 상으로 더 연장된다. 그 결과, 게이트 전극(320)은 상부 소오스/드레인 영역과 완전히 절연된다.
게이트 전극(320)은 함입부(200b)를 충전하도록 형성된다. 게이트 전극(320)은 필라(200)를 둘러싼다. 게이트 전극은 함입부(200b)를 충전하도록 형성되어, 필라(200)의 상부 표면에 의해 한정되는 필라(200)의 최대 직경(a) 내에 형성된다. 따라서, 본 발명의 수직형 채널 트랜지스터는 필라(200)의 외주를 감싸는 게이트 전극을 형성하는 경우, 집적도를 증가시키기 위해 필라(200)의 직경(a)을 감소시킬 필요가 없다. 그 결과, 집적도를 동일하게 유지하면서도 필라(200)의 상부 표면적을 최대화하여, 콘택 저항을 개선할 수 있다.
필라(200) 하부의 반도체 기판(100)에는 제 1 불순물 영역(210)이 형성된다. 제 1 불순물 영역(210)은 하부 소오스/드레인 영역으로 이용될 수 있다. 바람직하게는, 제 1 불순물 영역(210)은 인접하는 X1-X1 방향의 필라들(200)에 의하여 공유되어, 반도체 소자의 비트 라인을 구성할 수 있다.
필라(200)의 오프셋 영역(200a)에는 제 2 불순물 영역(220)이 형성된다. 오프셋 영역(200a)을 상부 소오스/드레인 영역으로서 이용하기 위하여 제 2 불순물 영역(220)은 고농도의 불순물을 포함할 수 있다. 이 때, 제 2 불순물 영역(220)은 오프셋 영역(200a)의 전체에 걸쳐서 형성되는 것이 바람직하다. 후에 오프셋 영역(200a)의 상부 표면에 콘택을 형성하여 상부 소오스/드레인 영역으로 이용한다.
선택적으로는, 제 2 불순물 영역(220)은 저농도의 불순물을 포함할 수 있다. 이 때, 제 2 불순물 영역(220)은 오프셋 영역(200a)의 측면 표면으로부터 소정의 깊이를 갖도록 형성한다. 제 2 불순물 영역(220)은 환형 불순물 영역이 된다. 이 때, 오프셋 영역(200a)의 상부에 고농도의 불순물을 포함하는 제 3 불순물 영역(230)을 더 형성하여, 제 2 불순물 영역(220) 및 제 3 불순물 영역(230)으로 이루어지는 자기 정렬된 LDD(lightly doped drain) 구조를 갖는 상부 소오스/드레인 영역을 형성할 수 있다.
바람직하게는, 본 발명의 수직형 채널 트랜지스터는 반도체 기판(100)을 깊이 방향으로 더 식각하여 형성된 라인 홈(400)을 포함할 수 있다. 라인 홈(400)에 의하여 Y-Y 방향의 제 1 불순물 영역(210)이 분리된다. 또한, 바람직하게는, 본 발명의 수직형 채널 트랜지스터는 필라(200)의 상부 표면 전체와 접촉하는 콘택 패드(410)를 더 포함할 수 있다.
Y-Y 방향의 게이트 전극(320)을 연결하는 워드 라인(420)을 형성하고, 콘택 패드(410)와 접촉하는 스토리지 전극(430)을 더 형성하여 수직형 채널 트랜지스터를 포함하는 반도체 메모리 소자를 제공할 수 있다.
도 3a 내지 도 3j는 본 발명에 따른 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법을 나타내는 사시도이며, 도 4a 내지 도 4j는 도 3a 내지 도 3j의 X1-X1, X2-X2 및 Y-Y를 따라 절취한 단면을 나타내는 단면도이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(100) 예를 들면 실리콘 기판 상에 순차대로 패드 산화층 및 하드 마스크막을 적층한다. 예를 들면, 패드 산화층은 열산화 방식으로 형성되는 실리콘 산화막일 수 있다. 패드 산화층은 약 50 Å 내지 150 Å 정도의 두께를 갖는 것이 바람직하다. 하드 마스크막은 반도체 기판(100) 및 패드 산화층과 각각 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 하드 마스크막은 실리콘 질화막 또는 실리콘 질산화막일 수 있다. 이 후, 수직형 채널 트랜지스터를 한정하기 위한 하드 마스크막 패턴(110)을 형성한다. 식각 마스크로서 하드 마스크막 패턴(110)을 이용하여, 패드 산화막(105)을 형성한다.
도 3b 및 도 4b를 참조하면, 식각 마스크로서 하드 마스크 패턴(110)을 이용하여, 반도체 기판(100)을 제 1 깊이(h1)만큼 식각한다. 제 1 깊이(h1)는 예를 들면 약 100 Å 내지 300 Å 으로서, 오프셋 영역(200a)의 길이(도 2b의 h1)를 한정한다.
도 3c 및 도 4c를 참조하면, 오프셋 영역(200a)에 제 2 불순물 영역(220)을 형성한다. 바람직하게는, 제 2 불순물 영역(220)은 오프셋 영역(200a)의 측벽으로부터 불순물을 도우핑하여 형성된다. 오프셋 영역(200a)의 측벽으로부터 불순물을 도우핑되도록, 수평 방향으로의 불순물 도우핑이 가능한 3차원 불순물 도우핑 공정을 수행한다.
예를 들면, 불순물의 이온 주입 공정으로서, 대각 사입사 이온 주입 공정(large angle off-axis ion implantation)이나 플라즈마 도우핑 공정을 수행할 수 있다. 또는, 불순물의 확산 공정으로서, POCl3 침적 공정 및 도우핑된 폴리실리콘 증착 후의 확산 공정을 수행할 수 있다. 바람직하게는, 3차원 불순물 도우핑 공정 후에 정확한 불순물 영역의 프로파일을 제어하기 위하여 열처리 공정을 더 수행할 수 있다.
상부 소오스/드레인 영역으로 이용하기 위하여 제 2 불순물 영역(200)은 고농도의 불순물을 포함할 수 있다. 이 때, 오프셋 영역(200a)은 전체가 도우핑되는 것이 바람직하다. 후에 오프셋 영역(200a)의 상부 표면에 콘택 패드(도 2a 및 도 2b의 410)를 형성하여 상부 소오스/드레인 영역으로 이용한다.
선택적으로는, 제 2 불순물 영역(220)은 저농도의 불순물을 포함할 수 있다. 바람직하게는, 제 2 불순물 영역(220)은 오프셋 영역(200a)의 측면 표면으로부터 소정의 깊이를 갖도록 형성한다. 제 2 불순물 영역(220)은 환형 불순물 영역이 된다. 이 경우 후속 공정에서 오프셋 영역(200a)의 상부 표면에 고농도의 불순물을 포함하는 제 3 불순물 영역(도 2a 및 도 2b의 230)을 더 형성한다. 그 결과, 도 2b에서 나타낸 바와 같이 제 2 불순물 영역(220) 및 제 3 불순물 영역(230)으로 이루어진 자기 정렬된 LDD(lightly doped drain) 구조를 갖는 상부 소오스/드레인 영역이 형성될 수 있다.
이방성 식각 공정에 의하여 형성되는 오프셋 영역(200a)들은 반도체 기판(100)에 대한 수직 방향의 길이(h1) 편차를 가질 수 있다. 그러나, 본 발명에 따르면, 오프셋 영역(200a)의 길이(h1)이 서로 다르더라도, 3차원 불순물 도우핑 공정에 의해 노출된 오프셋 영역(200a)의 측벽 전체가 균일하게 도우핑된다. 그 결과, 후술하는 채널을 한정하는 함입부(200b)가 오프셋 영역(200a)에 바로 인접하여, 트랜지스터 셀마다 상부 소오스/드레인 영역의 에지와 채널이 균일하게 인접하는 수직 채널형 트랜지스터를 형성할 수 있다. 또한, 열처리 공정을 더 수행함으로써 채널과 제 2 불순물 영역(200b)이 중첩되는 길이를 정확하게 제어할 수 있다.
도 3d 및 도 4d를 참조하면, 오프셋 영역(200a)의 노출된 측벽 상에 보호 절연막(300)을 형성한다. 예를 들면, 오프셋 영역(200a)이 형성된 반도체 기판(100) 전체를 열산화시킨 후에 반도체 기판(100)의 표면이 노출되도록 에치백 공정을 수행함으로써, 오프셋 영역(200a)의 측벽 상에 보호 절연막(300)을 형성할 수 있다. 또는, 반도체 기판(100) 전체에 산화막을 증착한 후에 반도체 기판(100)의 표면이 노출되도록 에치백 공정을 수행함으로써, 오프셋 영역(200a)의 측벽 상에 보호 절연막(300)을 형성할 수 있다.
도 3e 및 도 4e를 참조하면, 식각 마스크로서 하드 마스크 패턴(110)을 이용하여, 반도체 기판(100)을 제 2 깊이(h2)만큼 더 식각한다. 제 2 깊이(h2)는 예를 들면 약 800 Å 내지 1500 Å 으로서, 최종적으로 전체 필라(200)의 길이(h)를 한정한다.
도 3f 및 도 4f를 참조하면, 식각 마스크로서 하드 마스크 패턴(110) 및 오프셋 영역(200a)의 측벽에 형성된 보호 절연막(300)을 이용하여, 반도체 기판(100)을 등방성 식각한다. 등방성 식각에 의하여 오프셋 영역(200a)에 바로 인접하는 함입부(200b)가 필라(200)의 측벽에 형성된다.
도 3g 및 도 4g를 참조하면, 함입부(200b) 상에 게이트 절연막(310)을 형성한다. 게이트 절연막(310)은 열산화 공정 또는 절연막의 증착 공정에 의하여 형성될 수 있다. 게이트 절연막(310)은 실리콘 산화막(SiO2), 하프튬 산화막(HfO2), 탄탈륨 산화막(Ta2O5), ON(oxide/nitride)막 또는 ONO(oxide/nitride/oxide)막 등으로 이루어질 수 있다.
후속하여, 게이트 절연막(310)이 형성된 반도체 기판(100) 상에 도전성 물질 예를 들면, 불순물이 도우핑된 폴리실리콘막 또는 금속층을 증착한다. 상기 도전성 물질은 함입부(200b)를 충전하도록 충분한 두께로 증착된다. 그 후, 하드 마스 크 패턴(110) 및 게이트 절연막(310)이 노출되도록 비등방성 에치백을 하여, 함입부(200b)를 충전하면서 필라(200)를 감싸는 게이트 전극(320)을 형성한다.
게이트 전극(320)은 오프셋 영역(200a)의 보호 절연막(300) 및 게이트 절연막(310)에 의하여 상부 소오스/드레인 영역과 절연될 수 있다. 실질적으로, 게이트 절연막(310)은 보호 절연막(300)에 의하여 오프셋 영역(200a)의 측벽으로 연장된다. 따라서, 본 발명에 따르면, 소오스 드레인 영역과 절연하기 위한 별도의 공정을 생략할 수 있는 이점이 있다.
도 3h 및 도 4h를 참조하면, 이온 주입 공정 등에 의하여 필라들(200) 사이의 반도체 기판(100)에 제 1 불순물 영역(210)을 형성한다.
도 3i 및 도 4i를 참조하면, 제 1 불순물 영역(210)이 형성된 반도체 기판(100) 상에 절연막 예를 들면, SiN을 층착한다. 상기 절연막은 하드 마스크 패턴(115)의 행방향(X1-X1) 간격을 충전할 수 있는 두께로 증착함이 바람직하다. 바람직하게는, 상기 절연막의 두께는 200 Å 내지 500 Å 이다. 이 후, 절연막이 형성된 반도체 기판(100)을 에치백 공정을 수행한다. 상기 절연막의 에치백 공정에 의하여, 행방향(X1-X1) 필라들(200) 사이를 충전하고, 열방향(Y-Y)의 필라들(200)의 측벽에서는 스페이서 형태로 잔존하는 제 2 절연막(330)이 형성된다.
도 3j 및 도 4j를 참조하면, 식각 마스크로서 제 2 절연막(330)을 이용하여, 반도체 기판(100)을 더 식각한다. 그 결과, 열방향(Y-Y)의 필라들(200) 하부에 형성된 제 1 불순물 영역(210)은 분리되어, 열방향(Y-Y)의 필라들(200)이 전기적으로 고립된다. 이와 달리, 행방향(X1-X1) 필라들(200)들은 제 1 불순물 영역(210)을 공유하여 비트 라인을 형성할 수 있다.
이 후, 도 2a 및 도 2b에 도시된 바와 같이, 당해 기술 분야에서 알려진 바와 같이, 열방향(Y-Y)의 필라들(200) 사이에 절연막을 충전하고, 다마신(damacene) 공정 등에 의하여 열방향(Y-Y) 필라들(200)의 게이트 전극(320)을 서로 연결시키는 워드 라인(420)을 형성한다. 또한, 도 3c 및 도 4c를 참조하면서 전술한 바와 같이, 오프셋 영역(200a) 상에 존재하는 하드 마스크 패턴(110) 및 패드 산화막(105)을 제거한 후, 이온주입 공정에 의하여 노출된 오프셋 영역(200a)에 제 3 불순물 영역(230)을 형성할 수 있다.
계속하여, 제 3 불순물 영역(230)이 형성된 필라(200)의 상부 표면과 접촉하는 콘택 패드(도 2a 및 도 2b의 410)를 더 형성한다. 이 때, 콘택 패드(410)는 콘택 저항을 최소화하기 위하여 필라(200)의 상부 표면 전체와 접촉하도록 형성할 수 있다. 그 결과, 수직형 채널 트랜지스터가 완성된다. 이 후, 당해 기술 분야에서 알려진 공정에 의하여 콘택 패드와 접촉하는 스토리지 전극을 더 형성하면, 수직형 채널 트랜지스터를 포함하는 반도체 메모리 소자가 완성된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않는다. 따라서, 본 발명의 수직형 채널 트랜지스터는 필라의 단면이 원형인 것에 한정되지 아니하며, 예를 들면, 사각형, 병풍형 등 다양한 단면 형상을 갖는 필라로 이루어진 수직형 채널 트랜지스터에도 적용될 수 있다. 또한, 본 발명의 함입부는 필라의 측벽 전체에 형성될 수 있을 뿐만 아니라 필라의 측벽 일부에만 형성될 수도 있으며, 게이트 전극도 필라의 측벽 전체를 감싸는 형태 이외에 필라의 측벽 일부를 충전하도록 형성될 수 있다. 이와 같이, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명의 반도체 소자는 필라가 상부 표면으로부터 소정 길이를 갖는 오프셋 영역과 이와 인접한 함입부를 구비함으로써, 집적도를 감소시키지 않으면서도 필라의 외주를 감싸는 게이트 전극을 형성할 수 있으며, 필라 상부 표면의 면적을 최대화할 수 있기 때문에, 필라의 상부 표면에 콘택 패드를 형성하는 경우 접촉 저항을 최소화할 수 있다. 또한, 필라의 오프셋 영역의 측벽 표면으로부터 소정의 깊이를 갖는 제 2 불순물 영역을 형성함으로써 자기 정렬된 LDD(lightly doped drain) 구조를 갖는 상부 소오스/드레인 영역을 형성할 수 있다.
본 발명의 반도체 소자의 제조 방법은, 필라가 상부 표면으로부터 소정 길이를 갖는 오프셋 영역과 이와 인접한 함입부를 구비함으로써, 집적도를 감소시키지 않으면서도 필라의 외주를 감싸는 게이트 전극을 형성할 수 있으며, 필라 상부 표면의 면적을 최대화할 수 있기 때문에, 필라의 상부 표면에 콘택 패드를 형성하는 경우 접촉 저항을 최소화할 수 있다. 또한, 본 발명은 3차원 불순물 도우핑 공정에 의해 노출된 오프셋 영역의 측면으로부터 오프셋 영역을 도우핑함으로써, 오프 셋 영역의 길이 편차와 무관하게 트랜지스터 셀마다 상부 소오스/드레인의 에지와 게이트 에지가 균일하게 인접하는 트랜지스터를 형성할 수 있다.

Claims (13)

  1. 상부 표면으로부터 소정의 길이를 갖는 오프셋 영역과 상기 오프셋 영역과 인접한 함입부를 구비하는 필라가 형성된 반도체 기판;
    상기 함입부 상에 형성된 게이트 절연막;
    상기 함입부를 충전하도록 상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 필라 하부의 상기 반도체 기판에 형성된 제 1 불순물 영역을 포함하며,
    상기 오프셋 영역에 제 2 불순물 영역이 형성된 수직형 채널 트랜지스터를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 불순물 영역은 상기 오프셋 영역의 측면 표면으로부터 소정의 깊이를 갖는 환형 불순물 영역인 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 오프셋 영역의 상부에 형성된 제 3 불순물 영역을 더 포함하는 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 2 불순물 영역은 저농도 불순물 영역이고,
    상기 제 1 불순물 영역 및 상기 제 3 불순물 영역은 고농도 불순물 영역인 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 함입부 상에서 상기 오프셋 영역의 측벽 상으로 더 연장되는 것을 특징으로 하는 수직형 채널 반도체 소자.
  6. 제 1 항에 있어서,
    상기 필라의 상부 표면 전체와 접촉하는 콘택 패드를 더 포함하는 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 콘택 패드와 접촉하는 스토리지 전극을 더 포함하는 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자.
  8. 반도체 기판 상에 순차대로 적층된 패드 산화막 및 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여, 상기 패드 산화막 및 상기 반도체 기판을 제 1 깊이만큼 식각하여 오프셋 영역을 형성하는 단계;
    상기 오프셋 영역에 제 2 불순물 영역을 형성하는 단계;
    상기 오프셋 영역의 측벽에 절연 보호막을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여, 상기 반도체 기판을 제 2 깊이만큼 더 식각하는 단계;
    상기 하드 마스크 패턴 및 상기 보호 절연막을 이용하여, 상기 반도체 기판을 등방성 식각하여 함입부를 구비하는 필라를 형성하는 단계;
    상기 함입부 상에 게이트 절연막을 형성하는 단계;
    상기 함입부를 충전하도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 필라 하부의 상기 반도체 기판에 제 1 불순물 영역을 형성하는 단계를 포함하는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 불순물 영역을 형성하는 단계는 3차원 불순물 도우핑 공정에 의하여 수행되는 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 3차원 불순물 도우핑 공정은 상기 불순물 이온 주입 또는 불순물 확산 공정인 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제 조 방법.
  11. 제 10 항에 있어서,
    상기 제 2 불순물 영역은 상기 필라의 측벽 표면으로부터 소정의 깊이를 갖도록 형성된 환형 불순물 영역인 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 하드 마스크 패턴 및 상기 패드 산화막을 제거한 후, 상기 필라의 상부 표면에 제 3 불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    제 1 불순물 영역은 저농도 불순물 영역이고,
    제 2 및 제 3 불순물 영역은 고농도 불순물 영역인 것을 특징으로 하는 수직형 채널 트랜지스터를 포함하는 반도체 소자의 제조 방법.
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