KR20230045983A - 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판; 상기 기판에 형성된 트렌치 내에 제공되는 매립 게이트 구조; 및 상기 활성 영역 내에 형성되며, 상기 트렌치에 의해 서로 분리되는 제1 도핑 영역 및 제2 도핑 영역을 포함할 수 있으며, 상기 매립 게이트 구조는, 상기 트렌치의 내면을 덮는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 트렌치를 부분적으로 채우는 제1 부분, 및 상기 제1 부분 상에 형성되는 제2 부분을 포함하는 게이트 전극을 포함할 수 있으며, 상기 제2 부분은, 상기 제1 부분에 포함된 물질 및 인(P), 게르마늄(Ge), 또는 그 조합을 포함하는 도펀트를 포함할 수 있으며, 상기 제1 부분은 상기 제1 도핑 영역 및 제2 도핑 영역과 수평적으로 오버랩되지 않고, 상기 제2 부분의 전부 또는 일부는 제1 도핑 영역 및 제2 도핑 영역과 수평적으로 오버랩될 수 있다.
Description
본 특허 문헌은 반도체 장치에 관한 것으로서, 상세하게는 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 고성능을 위해 금속 게이트 전극(Metal gate electrode)을 적용하고 있다. 특히, 매립 게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱 전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트 유도 드레인 누설(Gate Induced Drain Leakage; GIDL) 특성이 매립 게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 발명의 실시예들이 해결하려는 과제는, 접합 영역과 접하는 영역에서의 게이트 유도 드레인 누설(GIDL)을 방지하고 리프레쉬 특성을 개선할 수 있으며, 동시에 채널과 접하는 영역에서의 문턱 전압을 감소시키지 않고 높게 유지할 수 있는 반도체 장치 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판; 상기 기판에 형성된 트렌치 내에 제공되는 매립 게이트 구조; 및 상기 활성 영역 내에 형성되며, 상기 트렌치에 의해 서로 분리되는 제1 도핑 영역 및 제2 도핑 영역을 포함할 수 있으며, 상기 매립 게이트 구조는, 상기 트렌치의 내면을 덮는 게이트 절연층; 및 상기 게이트 절연층 상에서 상기 트렌치를 부분적으로 채우는 제1 부분, 및 상기 제1 부분 상에 형성되는 제2 부분을 포함하는 게이트 전극을 포함할 수 있으며, 상기 제2 부분은, 상기 제1 부분에 포함된 물질 및 인(P), 게르마늄(Ge), 또는 그 조합을 포함하는 도펀트를 포함할 수 있으며, 상기 제1 부분은 상기 제1 도핑 영역 및 제2 도핑 영역과 수평적으로 오버랩되지 않고, 상기 제2 부분의 전부 또는 일부는 제1 도핑 영역 및 제2 도핑 영역과 수평적으로 오버랩될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판에 트렌치를 형성하는 단계; 상기 트렌치의 내면을 덮는 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 상기 트렌치를 부분적으로 채우는 초기 게이트 전극을 형성하는 단계; 상기 초기 게이트 전극의 상부 표면으로부터 소정 깊이까지 제1 이온 주입 공정을 수행하여, 도펀트가 도입되지 않은 제1 부분 및 상기 제1 부분 상에 형성된 도펀트가 도입된 제2 부분을 포함하는 게이트 전극을 형성하는 단계; 및 상기 트렌치 양측의 활성 영역의 상부 표면으로터 소정 깊이까지 도펀트가 도입되도록 제2 이온 주입 공정을 수행하여, 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 따르면, 저저항 물질로 형성된 초기 게이트 전극의 상단부의 일함수만을 저일함수로 변화시켜 게이트 전극을 형성하고, 접합 영역(junction)이 게이트 전극 하단부의 저저항 물질과 접하는 것을 방지하여, 접합 영역과 접하는 영역에서 게이트 유도 드레인 누설(GIDL)을 방지하고, 리프레쉬 특성을 개선할 수 있다. 동시에, 채널과 접하는 게이트 전극의 하단부의 일함수는 감소시키지 않아 문턱 전압을 높게 유지할 수 있다.
또한, 본 실시예들에 따르면, 금속과 폴리실리콘의 스택으로 이루어진 듀얼 게이트 형성에 필요한 다수의 공정 단계를 생략할 수 있으므로, 해당 공정 산포도를 제거할 수 있어 공정 효율성을 높일 수 있다.
도 1은 본 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 3은 본 실시예 및 비교예에 따른 트랜지스터의 C-V 특성을 도시한 도면이다.
도 4a 내지 도 4g는 도 2a의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 5a 내지 도 5g는 도 2a의 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 도 2a의 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다.
도 7은 메모리셀을 설명하기 위한 도면이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
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도 5a 내지 도 5g는 도 2a의 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다.
도 6a 내지 도 6c는 도 2a의 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다.
도 7은 메모리셀을 설명하기 위한 도면이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 장치(100)는 기판(101), 소자 분리막(102), 활성 영역(104), 분리 트렌치(103), 게이트 트렌치(105), 매립 게이트 구조(100G), 채널 영역(106), 제1 도핑 영역(107), 제2 도핑 영역(108) 및 하드마스크층(109)을 포함할 수 있다. 반도체 장치(100)는 메모리셀의 일부일 수 있다. 예컨대, 반도체 장치(100)는 DRAM의 메모리셀의 일부일 수 있다.
기판(101)은 반도체 기판을 포함할 수 있다. 기판(101)은 실리콘 함유 기판, 게르마늄과 같은 다른 반도체 물질 함유 기판, 화합물 반도체 기판, 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 실리콘 함유 기판은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘 게르마늄, 단결정 실리콘 게르마늄, 다결정 실리콘 게르마늄, 탄소 도핑 실리콘, 또는 그 조합을 포함할 수 있다. 실리콘 함유 기판은 이들 물질로 이루어진 다층을 포함할 수 있다. 화합물 반도체 기판은 GaAs 등과 같은 Ⅲ/Ⅴ족 반도체 기판을 포함할 수 있다.
기판(101)에 소자 분리막(102) 및 활성 영역(104)이 형성될 수 있다.
활성 영역(104)은 소자 분리막(102)에 의해 정의될 수 있으며, 전기적 소자들이 형성되는 영역을 제공할 수 있다.
소자 분리막(102)은 트렌치 식각에 의해 형성된 STI(Shallow Trench Isolation) 영역일 수 있다. 소자 분리막(102)은 활성 영역(104)을 서로 전기적으로 분리시킬 수 있으며, 활성 영역(104) 사이의 영역을 채울 수 있다. 소자 분리막(102)은 분리 트렌치(103)에 절연 물질을 채워서 형성할 수 있다. 소자 분리막(102)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 그 조합을 포함할 수 있다.
기판(101) 내에 게이트 트렌치(105)가 제공될 수 있다.
게이트 트렌치(105)는 매립 게이트 구조(100G)가 형성되는 공간을 나타낼 수 있다. 도 1에 도시된 바와 같이, 게이트 트렌치(105)는 어느 한 방향으로 연장된 형상을 가질 수 있다. 게이트 트렌치(105)는 활성 영역(104)과 소자 분리막(102)을 횡단하는 라인 형상을 가질 수 있다. 게이트 트렌치(105)의 저부 에지는 곡률을 가질 수 있다. 게이트 트렌치(105)의 깊이는 분리 트렌치(103)의 깊이보다 얕을 수 있다.
게이트 트렌치(105)는 제1 트렌치(105A) 및 제2 트렌치(105B)를 포함할 수 있다.
제1 트렌치(105A)는 활성 영역(104) 내에 형성될 수 있으며, 제2 트렌치(105B)는 소자 분리막(102) 내에 형성될 수 있다. 제1 트렌치(105A)는 제2 트렌치(105B)보다 낮은 깊이를 가질 수 있다. 즉, 제2 트렌치(105A)의 바닥면은 제2 트렌치(105B)의 바닥면보다 높은 레벨이 위치할 수 있다. 이러한 제1 트렌치(105A)와 제2 트렌치(105B)의 바닥면의 높이 차이는 소자 분리막(102)이 리세스됨으로써 형성될 수 있다. 따라서, 제2 트렌치(105B)는 제1 트렌치(105A)의 바닥면보다 낮은 레벨의 바닥면을 갖는 리세스 영역(R)을 포함할 수 있다. 제1 트렌치(105A)와 제2 트렌치(105B) 사이의 단차로 인하여 제1 트렌치(150A)의 하부에 핀 영역(104F)이 형성될 수 있다.
핀 영역(104F)의 측면은 리세스된 소자 분리막(102F)에 의해 노출될 수 있다. 핀 영역(104F)의 상면은 리세스된 소자 분리막(102F)의 상면보다 높은 레벨에 위치할 수 있다. 핀 영역(104F)에 채널(106)의 일부가 형성될 수 있으므로, 핀 영역(104F)을 형성함으로써, 채널 폭을 증가시키고, 전기적 특성을 향상시킬 수 있다.
도 1, 도 2a 및 도 2b에 도시된 실시예는 핀 영역(104F)을 포함하고 있으나, 다른 실시예에서는 핀 영역(104F)이 형성되지 않을 수 있다.
활성 영역(104) 내에, 채널 영역(106), 제1 도핑 영역(107) 및 제2 도핑 영역(108)이 형성될 수 있다.
채널 영역(106)은 제1 도핑 영역(107)과 제2 도핑 영역(108) 사이의 활성 영역(104) 내에 정의될 수 있다. 채널 영역(106)은 게이트 트렌치(105)의 프로파일에 따라 정의될 수 있다. 예를 들어, 채널 영역(106)은 제1 도핑 영역(107)과 제2 도핑 영역(108) 사이에 U자 형상으로 형성될 수 있다.
본 실시예에 따른 채널 영역(106)은 일반적인 기존의 평면형(planr type) 트랜지스터에 비하여 더 긴 채널 길이를 가지므로, 숏 채널 효과가 방지될 수 있다.
채널 영역(106)은 제1 도핑 영역(107)과 제2 도핑 영역(108) 사이의 활성 영역(104)에 채널 도핑을 수행함으로써 형성될 수 있다. 이 때, 게이트 트렌치(105)의 높은 종횡비(aspect ratio)에 기인하여, 일반적인 채널 도핑에 의해서는 게이트 트렌치(105)의 바닥부 또는 핀영역(104F)까지 충분한 도핑이 이루어지기 어려울 수 있다. 이에, 채널 도핑 이후에, 게이트 트렌치(105)의 바닥부 또는 핀영역(104F)에 대하여 국부적 채널 도핑을 더 수행할 수 있다. 다른 예에서, 채널 도핑은 생략될 수도 있다.
제1 도핑 영역(107) 및 제2 도핑 영역(108)은 도전형 도펀트가 도핑되는 영역으로, 각각 소스 영역과 드레인 영역으로 작용할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 트렌치(105) 양측의 활성 영역(104) 내에 형성되어, 게이트 트렌치(105)에 의해 서로 분리될 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 하부 표면은 활성 영역(104)의 상부 표면으로부터 소정의 깊이에 위치할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 트렌치(105)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 트렌치(105)의 측벽에 접촉할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 동일한 깊이의 접합을 형성할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 하부 표면은 게이트 전극(120)의 제2 부분(122)의 하부 표면과 동일한 레벨에 위치할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 전극(120)의 제2 부분(122)과 오버랩될 수 있다. 여기서, '오버랩'은 수평적으로 중첩되는 것을 나타낼 수 있다.
제1 도핑 영역(107) 및 제2 도핑 영역(108)은 동일한 도펀트로 도핑될 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 도핑되는 도펀트는 인(P), 비소(As), 또는 그 조합을 포함할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 틸트 이온 주입(Tilted ion implanation)에 의해 도펀트가 도핑되어 형성될 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 형성에 대해서는 도 도 4a 내지 도 4g, 도 5a 내지 도 5g, 및 도 6a 내지 도 6c에 도시된 실시예와 관련하여 하기에 상세하게 설명한다.
반도체 장치(100)는 매립 게이트 구조(100G)를 포함할 수 있다. 매립 게이트 구조(100G)는 게이트 트렌치(105) 내에 충진된 형태를 가질 수 있다. 매립 게이트 구조(100G)는 게이트 절연층(110), 게이트 전극(120) 및 캡핑층(130)을 포함할 수 있다.
게이트 절연층(110)은 게이트 트렌치(105)의 내면을 컨포멀하게 덮도록, 즉, 게이트 트렌치(105)의 저면 및 측면을 덮도록 형성될 수 있다. 게이트 절연층(110)은 활성 영역(104) 및 소자 분리막(102)에 접할 수 있다. 게이트 절연층(110)은 핀 영역(104F) 상에 제공될 수 있다. 게이트 절연층(110)은 핀 영역(104F)의 상면 및 측면을 덮을 수 있다.
게이트 절연층(110)은 산화물, 질화물, 산질화물, 고유전 물질, 또는 그 조합을 포함할 수 있다. 게이트 절연층(110)은 금속 산화물을 포함할 수 있다. 게이트 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 그 조합을 포함할 수 있다. 고유전 물질은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 갖는 물질을 포함할 수 있다. 일 예에서, 고유전 물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전 물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전 물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전 물질은 일 이상의 금속 원소를 포함할 수 있다. 고유전 물질은 하프늄, 지르코늄, 란타늄, 알루미늄, 또는 그 조합을 포함하는 금속 원소를 함유하는 물질을 포함할 수 있다. 예를 들어, 고유전 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 실리콘 산질화물, 알루미늄 산화물, 또는 그 조합을 포함할 수 있다. 일 예에서, 게이트 절연층(110)은 게이트 트렌치(105)의 표면을 산화시켜 형성할 수 있다. 다른 예에서, 게이트 절연층(110)은 라이너 폴리실리콘을 산화시켜 형성된 실리콘 산화물을 포함할 수 있다. 또다른 예에서, 게이트 절연층(110)은 라이너 질화물을 산화시켜 형성된 실리콘 산화물을 포함할 수 있다.
게이트 전극(120)은 게이트 절연층(110) 상에서 게이트 트렌치(105)를 부분적으로 채울 수 있다. 게이트 전극(120)의 상부 표면 높이는 활성 영역(104)의 상부 표면 높이보다 낮은 레벨일 수 있다. 게이트 전극(120)은 제1 부분(121) 및 제2 부분(122)을 포함할 수 있다. 게이트 전극(120)에 대해서는 하기에서 좀더 상세하게 설명된다.
캡핑층(130)은 게이트 전극(120)을 보호하기 위한 것으로, 게이트 전극(120) 상에서 게이트 트렌치(105)의 상부를 채울 수 있다. 캡핑층(130)의 상부 표면은 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 상부 표면과 동일한 레벨에 위치할 수 있다.
캡핑층(130)은 절연 물질을 포함할 수 있다. 캡핑층(130)은 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(130)은 실리콘 질화물과 실리콘 산화물의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(130)은 실리콘 질화물 라이너 및 스핀온 절연 물질(Spin On Dielectric; SOD)을 포함할 수 있다. 캡핑층(130)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다.
캡핑층(130)의 양측에 하드마스크층(109)이 형성될 수 있다. 하드마스크층(109)은 절연 물질일 수 있다. 하드마스크층(109)는 기판(101) 상에 형성될 수 있으며, 활성 영역(104) 및 소자 분리막(102)을 커버링할 수 있다.
게이트 전극(120)에 대하여 좀더 상세하게 설명한다.
본 실시예에서, 게이트 전극(120)은 하부의 일함수(Work function)는 유지하면서 상부의 일함수가 적절하게 조절되어, 접합 영역과 접하는 영역에서 게이트 유도 드레인 누설(GIDL)을 방지하면서, 동시에 채널과 접하는 영역에서 문턱 전압(Threshold voltage; Vt)을 유지할 수 있다. 즉, 게이트 전극(120)은 게이트 시트 저항을 낮추기 위해 저저항 물질로 형성되되, 상부의 일함수가 조절되어 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 접하는 영역에서 게이트 유도 드레인 누설(GIDL)이 발생하는 것을 방지하고, 리프레쉬 특성을 개선하면서, 동시에 채널 영역(106)과 접하는 하부의 일함수는 유지되어 문턱 전압을 높게 유지할 수 있다.
게이트 전극(120)은 제1 부분(121) 및 제2 부분(122)을 포함할 수 있다. 제1 부분(121)은 일함수가 조절되지 않은 부분일 수 있다. 제2 부분(122)은 일함수가 조절된 부분일 수 있다. 제1 부분(121) 및 제2 부분(122)은 게이트 전극(120) 물질로 형성된 후, 제2 부분(122)에 대해서만 일함수를 조절함으로써 형성될 수 있다. 따라서, 제1 부분(121)은 게이트 전극(120) 물질 고유의 일함수를 가질 수 있으며, 제2 부분(122)은 게이트 전극(120) 물질 고유의 일함수보다 낮은 일함수를 가질 수 있다. 즉, 제2 부분(122)의 일함수는 제1 부분(121)의 일함수보다 낮을 수 있다. 제1 부분(121)은 고일함수 부분으로, 제2 부분(122)은 저일함수 부분으로 지칭될 수 있다.
게이트 전극(120)의 제1 부분(121)은 게이트 절연층(110) 상에서 게이트 트렌치(105)의 하부를 채울 수 있다. 게이트 전극(120)의 제2 부분(122)은 게이트 절연층(110) 상에서 게이트 트렌치(105)의 상부를 채울 수 있으며, 제1 부분(121) 상에 형성될 수 있다. 제1 부분(121)은 채널 영역(106)과 수평적으로 오버랩될 수 있다. 제2 부분(122)의 전부 또는 일부는 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 수평적으로 오버랩될 수 있다. 제2 부분(122)의 상부 표면은 활성 영역(104)의 상부 표면 높이보다 낮은 레벨에 위치할 수 있다. 제2 부분(122)의 하부 표면은 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 하부 표면과 동일하거나 이보다 더 낮은 레벨에 위치할 수 있다.
게이트 전극(120)의 제1 부분(121)은 저저항 물질을 포함할 수 있다. 제1 부분(121)은 금속, 금속 질화물, 금속 실리사이드, 또는 그 조합을 포함할 수 있다. 제1 부분(121)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al), 텅스텐 질화물(WN), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 또는 그 조합을 포함할 수 있다. 일 예에서, 제1 부분(121)은 티타늄 질화물 단독으로 형성될 수 있다. 제1 부분(121)의 일함수는 조절되지 않을 수 있다. 제1 부분(121)은, 제1 부분(121)을 형성하는 물질 고유의 일함수를 가질 수 있으며, 문턱 전압을 감소시키지 않고 높게 유지할 수 있다.
제1 부분(121)은 제2 부분(122)보다 높은 높이를 가질 수 있다. 따라서, 제1 부분(121)은 게이트 트렌치(105) 내에서 차지하는 체적이 제2 부분(122)보다 클 수 있다. 제1 부분(121) 및 제2 부분(122)의 측벽은 서로 정렬될 수 있다. 따라서, 제1 부분(121)은 제2 부분(122)과 동일한 폭을 가질 수 있다.
게이트 전극(120)의 제2 부분(122)은 이온 주입에 의해 형성된 일함수 조절 영역일 수 있다. 제2 부분(122)은 제1 부분(121)에 포함된 물질과 동일한 물질을 포함하며, 추가적으로 이온 주입에 의해 도입된 일함수 조절을 위한 도펀트를 포함할 수 있다. 즉, 초기 게이트 전극을 형성한 후, 초기 게이트 전극의 상부 영역에 대하여 이온 주입 공정을 수행함으로써, 이온 주입되지 않은 하부의 제1 부분(121) 및 이온 주입된 상부의 제2 부분(122)이 형성될 수 있다. 이에 의해, 게이트 전극(120)의 하부에 위치하는 제1 부분(121)의 일함수는 감소시키지 않고 유지하면서, 상부에 위치하는 제2 부분(122)의 일함수만을 감소시킬 수 있다.
게이트 전극(120)의 제2 부분(122)은 이와 같은 일함수 조절에 의해 감소된 일함수를 가지므로, 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 접하는 영역에서 게이트 유도 드레인 누설(GIDL)이 발생하는 것을 방지하고, 리프레쉬 특성을 개선할 수 있다. 이 때, 게이트 전극(120)의 제1 부분(121)의 일함수는 감소되지 않고 유지되므로, 채널 영역(106)과 접하는 게이트 전극(120)의 하부 영역에서는 문턱 전압의 감소를 방지할 수 있다.
일함수를 조절하기 위하여 게이트 전극(120)의 제2 부분(122)에 이온 주입될 수 있는 도펀트는 인(P), 게르마늄(Ge), 또는 그 조합을 포함할 수 있다.
일 예에서, 게이트 전극(120)의 제2 부분(122)에 이온 주입되는 도펀트는 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 도핑되는 도펀트와 동일할 수 있다. 예를 들어, 게이트 전극(120)의 제2 부분(122)과 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 이온 주입되는 도펀트는 인(P)을 포함할 수 있다.
다른 일 예에서, 게이트 전극(120)의 제2 부분(122)에 이온 주입되는 도펀트는 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 도핑되는 도펀트와 상이할 수 있다. 예를 들어, 게이트 전극(120)의 제2 부분(122)에 이온 주입되는 도펀트는 인(P)을 포함할 수 있으며, 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 도핑되는 도펀트는 비소(As)를 포함할 수 있다. 또는, 예를 들어, 게이트 전극(120)의 제2 부분(122)에 이온 주입되는 도펀트는 게르마늄(Ge)을 포함할 수 있으며, 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 도핑되는 도펀트는 인(P)을 포함할 수 있다. 또는, 예를 들어, 게이트 전극(120)의 제2 부분(122)에 이온 주입되는 도펀트는 게르마늄(Ge)을 포함할 수 있으며, 제1 도핑 영역(107) 및 제2 도핑 영역(108)에 도핑되는 도펀트는 비소(As)를 포함할 수 있다.
본 실시예들에 따른 게이트 전극(120, 120')의 특성을 도 3을 참조하여 더 상세하게 설명한다.
도 3은 본 실시예 및 비교예에 따른 트랜지스터의 C-V 특성을 도시한 도면이다. 비교예 1(Comparative Example 1)은 TiN 단독으로 형성된 게이트 전극을 갖는 트랜지스터를 나타내고, 비교예 2(Comparative Example 2) 및 비교예 3(Comparative Example 3)은 TiN 상단부에 질소(N)가 각각 상이한 이온 에너지로 이온 주입되어 형성된 게이트 전극을 갖는 트랜지스터를 나타내고(이온 에너지: 비교예 2 > 비교예 3), 실시예(Example)는 TiN 상단부에 인(P)이 이온 주입되어 형성된 게이트 전극을 갖는 트랜지스터를 나타낸다.
도 3을 참조하면, 실시예는 비교예 1 내지 3에 비하여 플랫 밴드 전압(Flat-band voltage; Vfb)이 음의 방향으로 쉬프트되어, 약 -Δ680 mV 쉬프트된다.
플랫 밴드 전압은, 플랫 밴드 조건을 실현하기 위하여 게이트 전극에 가해야 할 미소한 전압으로, 일함수에 의존할 수 있다. 고일함수는 플랫 밴드 전압을 양의(positive) 방향으로 쉬프트시킬 수 있고, 저일함수는 플랫 밴드 전압을 음의(negative) 방향으로 쉬프트시킬 수 있다. 또한, 플랫 밴드 전압은 문턱 전압을 구성하는 요소로, 문턱 전압은 플랫 밴드 전압에 의존할 수 있다.
도 3에 나타내어진 결과로부터 확인할 수 있는 바와 같이, 게이트 전극(120, 120') 상단부에 도펀트, 예를 들어, 인(P)을 이온 주입하여 게이트 전극(120)의 제2 부분(122)을 형성함으로써, 제2 부분(122)의 일함수를 저일함수로 변화시킬 수 있으며, 이에 따라 플랫 밴드 전압을 음의 방향으로 쉬프트시킬 수 있다. 즉, 게이트 전극(120, 120')의 제2 부분(122)의 일함수가 감소되어 문턱 전압이 낮아지므로, 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 접하는 영역에서 게이트 유도 드레인 누설(GIDL)을 방지하고, 리프레쉬 특성을 개선할 수 있다. 이 때, 하부의 제1 부분(121)은 일함수가 감소되지 않고 유지되므로, 채널 영역(106)과 접하는 게이트 전극(120, 120')의 하부 영역에서는 문턱 전압을 높게 유지할 수 있다.
통상적으로 게이트 전극의 리프레쉬 특성을 개선하기 위하여, 서로 다른 물질의 이중 스택을 포함하는 듀얼 게이트가 이용되었다. 이러한 듀얼 게이트는, 하단의 TiN 등의 저저항 물질 및 상단의 폴리 실리콘을 포함할 수 있으며, 상단의 폴리 실리콘이 저일함수를 가지므로, 이를 이용하여 리프레쉬 특성을 개선할 수 있다. 그러나, 이 경우, 폴리 실리콘의 높은 저항으로 인한 문제가 여전히 존재한다.
본 실시예에서는, 저저항 물질, 예를 들어, TiN 등으로 형성된 초기 게이트 전극의 상단부의 일함수만을 저일함수로 변화시켜 게이트 전극을 형성하므로, 듀얼 게이트에서 폴리 실리콘에 의한 일함수 하향 효과와 동일하거나 더욱 개선된 효과를 발휘할 수 있다. 또한, 접합 영역이 게이트 전극 하단부의 저저항 물질과 접하는 것을 방지하여, 접합 영역과 접하는 영역에서 게이트 유도 드레인 누설(GIDL)을 방지하고, 리프레쉬 특성을 개선할 수 있다. 동시에, 채널과 접하는 게이트 전극의 하단부의 일함수는 감소시키지 않아 문턱 전압을 높게 유지할 수 있다. 본 실시예에 따르면, 듀얼 게이트 형성에 필요한 다수의 공정 단계를 생략할 수 있으므로, 해당 공정 산포도를 제거할 수 있어 공정 효율성을 높일 수 있다.
도 4a 내지 도 4g는 도 4의 반도체 장치를 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 4a를 참조하면, 기판(101)에 활성 영역(104)을 정의하는 소자 분리막(102)을 형성할 수 있다.
소자 분리막(102)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(101) 상에 패드층(도시되지 않음)을 형성한 후, 소자 분리 마스크(도시되지 않음)를 이용하여 패드층 및 기판(101)을 식각하여, 분리 트렌치(103)가 형성될 수 있다. 이어서, 절연 물질로 분리 트렌치(103)를 채움으로써, 소자 분리막(102)이 형성될 수 있다. 소자 분리막(102)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 절연 물질로 분리 트렌치(103)를 채우기 위하여, 화학 기상 증착(CVD) 또는 다른 증착 공정을 수행할 수 있으며, CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 수행될 수 있다.
기판(101) 상에 하드 마스크층(109)을 형성할 수 있다. 하드 마스크층(109)은 기판(101) 상에 형성될 수 있고, 라인 형상의 오프닝을 가질 수 있다. 하드 마스크층(109)은 기판(101)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 하드 마스크층(109)은 TEOS(Tetra-Ethyl-Ortho-Silicate)와 같은 실리콘 산화물을 포함할 수 있다.
다음으로, 기판(101) 내에 게이트 트렌치(105)를 형성할 수 있다. 게이트 트렌치(105)는 활성 영역(104) 및 소자 분리막(102)을 횡단하는 라인 형상으로 형성될 수 있다. 게이트 트렌치(105)는 식각 마스크로 하드 마스크층(109)을 이용하는 기판(101)의 식각 공정에 의해 형성될 수 있다.
게이트 트렌치(105)는 분리 트렌치(103)보다 얕게 형성될 수 있다. 게이트 트렌치(105)의 깊이는 후속 게이트 전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트 전극의 저항을 감소시킬 수 있다.
일 실시예에서, 게이트 트렌치(105)의 저부 에지는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 게이트 트렌치(105)를 형성함으로써, 게이트 트렌치(105)의 저부에서 요철을 최소화하고, 그에 따라 게이트 전극을 채움을 용이하게 수행할 수 있다. 또한, 곡률을 갖도록 함으로써, 게이트 트렌치(105)의 저부 에지에 각진 모양을 제거하여 전계 집중(electrical field)을 완화시킬 수 있다.
이어서, 게이트 트렌치(105) 아래의 소자 분리막(102)을 선택적으로 리세스시켜, 핀 영역(104F)을 형성할 수 있다. 핀 영역(104F)의 구조는 도 2b의 핀영역(104F)을 참조한다.
도 4b를 참조하면, 게이트 트렌치(105)의 내면을 컨포멀하게 덮도록 게이트 절연층(110)을 형성할 수 있다.
게이트 절연층(110)을 형성하기 전에, 게이트 트렌치(105) 표면의 식각 손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생 산화물을 형성한 후, 희생 산화물을 제거할 수 있다.
일 실시예에서, 게이트 절연층(110)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다.
다른 실시예에서, 게이트 절연층(110)은 화학 기상 증착(CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다.
다른 실시예에서, 게이트 절연층(110)은 라이너 폴리 실리콘층을 증착한 후, 라이너 폴리 실리콘층을 라디칼 산화시켜 형성할 수 있다.
다른 실시예에서, 게이트 절연층(110)은 라이너 실리콘 질화물층을 형성한 후, 라이너 폴리 실리콘층을 라디칼 산화시켜 형성할 수 있다.
열산화 공정에 의해 형성되는 게이트 절연층(110)은 실리콘 산화물을 포함할 수 있다. 증착 공정에 의해 형성되는 게이트 절연층(110)은 산화물, 질화물, 산질화물, 고유전 물질, 또는 그 조합을 포함할 수 있다. 게이트 절연층(110)은 금속 산화물을 포함할 수 있다. 게이트 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 그 조합을 포함할 수 있다. 고유전 물질은 하프늄, 지르코늄, 란타늄, 알루미늄, 또는 그 조합을 포함하는 금속 원소를 함유하는 물질을 포함할 수 있다. 예를 들어, 고유전 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 실리콘 산질화물, 알루미늄 산화물, 또는 그 조합을 포함할 수 있다. 게이트 절연층(110)은 실리콘 산화물과 고유전 물질의 스택을 포함할 수 있다.
도 4c를 참조하면, 도 5b의 구조물을 덮도록 게이트층(120A)을 형성할 수 있다. 즉, 게이트층(120A)은 게이트 절연층(110) 및 하드 마스크층(109) 상에 형성될 수 있다.
게이트층(120A)은 게이트 절연층(110) 상에서 게이트 트렌치(105)를 채울 수 있다. 게이트층(120A)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다. 게이트층(120A)은 저저항 금속물질을 포함할 수 있다. 게이트층(120A)은 금속, 금속 질화물, 금속 실리사이드, 또는 그 조합을 포함할 수 있다. 게이트층(120A)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al), 텅스텐 질화물(WN), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 또는 그 조합을 포함할 수 있다. 일 예에서, 게이트층(120A)은 티타늄 질화물(TiN) 단독으로 형성될 수 있다.
도 4d를 참조하면, 게이트층(120A)에 대하여 리세싱 공정(recessing process)을 수행함으로써, 초기 게이트 전극(120B)을 형성할 수 있다.
일 실시예에서, 리세싱 공정은 건식 식각, 예컨대, 에치백 공정에 의해 진행될 수 있다. 에치백 공정은 플라즈마를 이용하여 수행될 수 있다. 다른 실시예에서, 리세싱 공정은, 평탄화 공정에 의해 하드 마스크층(109)의 상부 표면을 노출시킨 후, 에치백 공정을 수행함으로써 이루어질 수 있다.
초기 게이트 전극(120B)의 상부 표면은 활성 영역(104)의 상부 표면보다 낮게 리세스될 수 있다. 초기 게이트 전극(120B)이 형성된 후에, 게이트 절연층(110)의 일부 표면들이 노출될 수 있다.
도 4e를 참조하면, 초기 게이트 전극(120B)의 상부 부분에 대하여 제1 이온 주입 공정(IMP1)을 수행하여, 도펀트를 도입할 수 있다. 이에 따라, 제1 이온 주입 공정(IMP1) 후, 초기 게이트 전극(120B)은 하부의 제1 부분(121) 및 상부의 제2 부분(122)을 포함하는 게이트 전극(120)으로 변환될 수 있다. 초기 게이트 전극(120B)의 상부 부분은 제1 이온 주입 공정(IMP1)에 의하여 도펀트가 도입되어 제2 부분(122)으로 변환될 수 있다. 제1 이온 주입 공정(IMP1) 후, 제1 이온 주입 공정(IMP1)에 의한 영향을 받지 않은 초기 게이트 전극(120B)의 하부 부분은 게이트 전극(120)의 제1 부분(121)으로 지칭될 수 있다. 즉, 게이트 전극(120)의 제1 부분(121)은 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트를 포함하지 않는다.
제1 이온 주입 공정(IMP1)은 초기 게이트 전극(120B)의 상부 부분에만 도펀트가 도입될 수 있는 조건으로 수행될 수 있다.
제1 이온 주입 공정(IMP1)은 이온이 초기 게이트 전극(120B)의 상부 표면에 대하여 수직으로 입사하는 수직 이온 주입에 의해 수행될 수 있다.
본 실시예에 따르면, 이전 단계에서 수행되는 게이트층(120A) 리세싱 공정에 있어서 게이트층(120A) 리세스의 차이가 발생하더라도, 제1 이온 주입 공정(IMP1)에 의해 초기 게이트 전극(120B)의 일정한 높이의 상단부의 일함수만을 낮출 수 있다.
제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 제2 부분(122)의 일함수를 감소시킬 수 있는 원소를 포함할 수 있다. 일 실시예에서, 일함수를 조절하기 위하여 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 인(P), 게르마늄(Ge), 또는 그 조합을 포함할 수 있다.
제1 부분(121)은 제2 부분(122)보다 높은 높이를 가질 수 있다. 따라서, 제1 부분(121)은 게이트 트렌치(105) 내에서 차지하는 체적이 제2 부분(122)보다 클 수 있다. 제1 부분(121) 및 제2 부분(122)의 측벽은 서로 정렬될 수 있다. 따라서, 제1 부분(121)은 제2 부분(122)과 동일한 폭을 가질 수 있다.
이와 같이 형성된 게이트 전극(120)은, 초기 게이트 전극(120B)의 상부 영역에만 이온 주입 공정을 수행함으로써, 이온 주입되지 않은 하부의 제1 부분(121) 및 이온 주입된 상부의 제2 부분(122)을 포함할 수 있다. 따라서, 게이트 전극(120)의 하부에 위치하는 제1 부분(121)의 일함수는 감소시키지 않고 유지하면서, 상부에 위치하는 제2 부분(122)의 일함수만을 감소시킬 수 있다.
도 4f를 참조하면, 게이트 트렌치(105) 양측의 활성 영역(104) 내에 제2 이온 주입 공정(IMP2)을 수행하여, 제1 도핑 영역(107) 및 제2 도핑 영역(108)을 형성할 수 있다.
제1 도핑 영역(107) 및 제2 도핑 영역(108)이 형성됨에 따라, 게이트 트렌치(105)의 표면을 따라 채널 영역(도 2a의 도면부호 106 참조)이 정의될 수 있다.
제2 이온 주입 공정(IMP2)은, 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 하부 표면이 게이트 트렌치(105) 양측의 활성 영역(104)의 상부 표면으로부터 소정의 깊이에 위치하도록 하는 조건으로 수행될 수 있다.
제2 이온 주입 공정(IMP2)은 틸트 이온 주입에 의해 수행될 수 있다. 틸트 이온 주입의 틸트 각도는 제1 도핑 영역(107) 및 제2 도핑 영역(108)이 활성 영역(104)의 상부 표면으로부터 소정의 깊이로 형성되도록 조절될 수 있다.
일 실시예에서, 제2 이온 주입 공정(IMP2)은, 제1 도핑 영역(107) 및 제2 도핑 영역(108)이 게이트 전극(120)의 제2 부분(122)의 전부와 수평하게 오버랩되고, 제1 부분(121)과는 수평하게 오버랩되지 않는 깊이로 형성되도록 조절될 수 있다.
다른 실시예에서, 제2 이온 주입 공정(IMP2)은, 제1 도핑 영역(107) 및 제2 도핑 영역(108)이 게이트 전극(120)의 제2 부분(122)의 일부와 수평하게 오버랩되고, 제1 부분(121)과는 수평하게 오버랩되지 않는 깊이로 형성되도록 조절될 수 있다.
제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 인(P), 비소(As), 또는 그 조합을 포함할 수 있다.
일 실시예에서, 제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 제1 이온 주입 공정(IMP1)에 의해 게이트 전극(120)의 제2 부분(122)에 도입되는 도펀트와 동일할 수 있다. 예를 들어, 제1 이온 주입 공정(IMP1) 및 제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 각각 인(P)을 포함할 수 있다.
다른 실시예에서, 제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 제1 이온 주입 공정(IMP1)에 의해 게이트 전극(120)의 제2 부분(122)에 도입되는 도펀트와 상이할 수 있다. 예를 들어, 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 인(P)을 포함할 수 있으며, 제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 비소(As)를 포함할 수 있다. 또는, 예를 들어, 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 게르마늄(Ge)을 포함할 수 있으며, 제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 인(P)을 포함할 수 있다. 또는, 예를 들어, 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 게르마늄(Ge)을 포함할 수 있으며, 제2 이온 주입 공정(IMP2)에 의해 도입되는 도펀트는 비소(As)를 포함할 수 있다.
제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 트렌치(105)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 트렌치(105)의 측벽에 접촉할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 동일한 깊이의 접합을 형성할 수 있다.
일 예에서, 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 하부 표면은 게이트 전극(120)의 제2 부분(122)의 하부 표면과 동일한 레벨에 위치할 수 있다. 즉, 게이트 전극(120)의 제2 부분(122)은 전체적으로 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩될 수 있으며, 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩되지 않을 수 있다.
다른 예에서, 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 하부 표면은 게이트 전극(120)의 제2 부분(122)의 상부 표면보다 낮은 레벨에 위치할 수 있다. 즉, 게이트 전극(120)의 제2 부분(122)의 일부는 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩될 수 있고, 다른 일부는 채널 영역(106)과 오버랩될 수 있으며, 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩되지 않을 수 있다.
본 실시예에 따르면, 이전 단계에서 수행되는 게이트층(120A) 리세싱 공정에 있어서 게이트층(120A) 리세스의 차이가 발생하더라도, 제1 이온 주입 공정(IMP1)에 의해 초기 게이트 전극(120B)의 일정한 높이의 상단부의 일함수만을 낮출 수 있고, 제2 이온 주입 공정(IMP2)에 의해 일정한 높이의 접합 영역을 구현할 수 있다. 따라서, 제1 도핑 영역(107) 및 제2 도핑 영역(108)이 고일함수를 갖는 게이트 전극(120)의 제1 부분(121)과 오버랩되지 않게 할 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)이 접하는 게이트 전극(120)의 제2 부분(122)이 감소된 일함수를 갖도록 조절되므로, 게이트 유도 드레인 누설(GIDL)이 발생하는 것을 방지하고, 리프레쉬 특성을 개선할 수 있다.
도 4e 및 도 4f의 실시예는 제1 이온 주입 공정(IMP1) 수행 후, 제2 이온 주입 공정(IMP2)이 수행되는 것으로 도시되어 있으나, 다른 실시예에서는, 제1 이온 주입 공정(IMP1) 및 제2 이온 주입 공정(IMP2)이 동시에 수행될 수도 있다.
도 4g를 참조하면, 게이트 전극(120)의 제2 부분(122) 상에 캡핑층(130)이 형성될 수 있다. 캡핑층(130)은 절연 물질을 포함할 수 있다. 캡핑층(130)은 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(130)은 실리콘 질화물과 실리콘 산화물의 조합을 포함할 수 있다. 캡핑층(130)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다.
이어서, 하드마스크층(109)의 상부 표면이 노출되도록 캡핑층(130)에 대하여 평탄화 공정이 수행될 수 있다. 이에 따라, 게이트 트렌치(105)를 채우는 캡핑층(130)이 잔류할 수 있다.
캡핑층(130)의 저면은 게이트 전극(120)의 제2 부분(122)과 접촉할 수 있다. 캡핑층(130)의 양측벽은 게이트 절연층(106) 및 하드마스크층(109)에 접할 수 있다.
상기한 바와 같은 공정에 의해, 게이트 절연층(110), 게이트 전극(120) 및 캡핑층(130)을 포함하는 매립 게이트 구조가 형성될 수 있다. 게이트 전극(120)은 게이트 트렌치(105)의 하부를 채우며 일함수가 조절되지 않은 제1 부분(121) 및 제1 부분(121) 상에서 게이트 트렌치(105)의 상부를 채우며 일함수가 조절된 제2 부분(122)을 포함할 수 있다. 제1 부분(121)의 일함수는 이온 주입 공정에 의하여 제2 부분(122)의 일함수보다 낮게 조절될 수 있다. 게이트 전극(120)의 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩되지 않을 수 있다.
도 5a 내지 도 5g는 도 2a의 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다. 도 5a 내지 도 5g에 설명된 방법은 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 형성 과정을 제외하고는, 도 4a 내지 도 4g에 설명된 방법과 유사할 수 있다. 이에, 반복을 피하기 위하여, 도 4a 내지 도 4g에 설명된 방법과 유사한 부분에 대해서는 그 상세한 설명을 생략한다.
도 5a를 참조하면, 기판(101)에 활성 영역(104)을 정의하는 소자 분리막(102)이 형성될 수 있다. 소자 분리막(102)은 예를 들어, STI 공정을 통하여 절연 물질로 분리 트렌치(103)를 채움으로써 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
다음으로, 활성 영역(104)에 예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)가 형성될 수 있다.
예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)은 후속 공정에서 게이트 트렌치(도 5b의 도면부호 105 참조)에 의해 서로 분리되어, 각각 제1 도핑 영역(107) 및 제2 도핑 영역(108)으로 되는 영역을 나타낼 수 있다.
예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)은 도펀트로 도핑될 수 있다. 일 예에서, 예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)에 도핑되는 도펀트는 서로 동일할 수 있다. 다른 예에서, 예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)에 도핑되는 도펀트는 서로 상이할 수 있다.
예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)에 도핑되는 도펀트는 인(P), 비소(As), 또는 그 조합을 포함할 수 있다.
예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)은 동일한 깊이로 형성될 수 있다.
도 5b를 참조하면, 기판(101) 상에 하드 마스크층(109)이 형성될 수 있다.
하드 마스크층(109)은 기판(101)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 하드 마스크층(109)은 TEOS(Tetra-Ethyl-Ortho-Silicate)와 같은 실리콘 산화물을 포함할 수 있다.
이어서, 기판(101) 내에 게이트 트렌치(105)가 형성될 수 있다.
게이트 트렌치(105)는 식각 마스크로 하드 마스크층(109)을 이용하는 기판(101)의 식각 공정에 의해 형성될 수 있다.
이어서, 게이트 트렌치(105) 아래의 소자 분리막(102)을 선택적으로 리세스시켜, 핀 영역(104F)을 형성할 수 있다.
게이트 트렌치(105)에 의해, 예비 제1 도핑 영역(107A) 및 예비 제2 도핑 영역(108A)이 서로 분리되어 각각 제1 도핑 영역(107) 및 제2 도핑 영역(108)으로 될 수 있다. 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 서로 동일한 깊이로 형성될 수 있다.
도 5c를 참조하면, 게이트 트렌치(105)의 내면을 컨포멀하게 덮도록 게이트 절연층(110)이 형성될 수 있다.
게이트 절연층(110)을 형성하기 전에, 게이트 트렌치(105) 표면의 식각 손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생 산화물을 형성한 후, 희생 산화물을 제거할 수 있다.
게이트 절연층(110)은 열산화 공정, 라디칼 산화 공정, 화학 기상 증착(CVD), 원자층 증착(ALD)에 의해 형성될 수 있다.
게이트 절연층(110)은 산화물, 질화물, 산질화물, 고유전 물질, 또는 그 조합을 포함할 수 있다. 게이트 절연층(110)은 실리콘 산화물과 고유전 물질의 스택을 포함할 수 있다.
도 5d를 참조하면, 도 5c의 구조물을 덮도록 게이트 절연층(110) 및 하드 마스크층(109) 상에 게이트층(120A)이 형성될 수 있다.
게이트층(120A)은 게이트 절연층(110) 상에서 게이트 트렌치(105)를 채울 수 있다. 게이트층(120A)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있다. 게이트층(120A)은 저저항 금속물질을 포함할 수 있다. 게이트층(120A)은 금속, 금속 질화물, 금속 실리사이드, 또는 그 조합을 포함할 수 있다. 게이트층(120A)은 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al), 텅스텐 질화물(WN), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 티타늄 실리사이드(TiSix), 또는 그 조합을 포함할 수 있다. 일 예에서, 게이트층(120A)은 티타늄 질화물(TiN) 단독으로 형성될 수 있다.
도 5e를 참조하면, 게이트층(120A)에 대하여 리세싱 공정(recessing process)을 수행함으로써, 초기 게이트 전극(120B)이 형성될 수 있다.
리세싱 공정은 에치백 공정에 의해 수행될 수 있다. 초기 게이트 전극(120B)의 상부 표면은 활성 영역(104)의 상부 표면보다 낮게 리세스될 수 있다. 초기 게이트 전극(120B)이 형성된 후에, 게이트 절연층(110)의 일부 표면들이 노출될 수 있다.
도 5f를 참조하면, 초기 게이트 전극(120B)의 상부 부분에 대하여 제1 이온 주입 공정(IMP1)이 수행되어, 도펀트가 도핑될 수 있다. 이에 따라, 제1 이온 주입 공정(IMP1) 후, 초기 게이트 전극(120B)은 하부의 제1 부분(121) 및 상부의 제2 부분(122)을 포함하는 게이트 전극(120)으로 변환될 수 있다. 초기 게이트 전극(120B)의 상부 부분은 제1 이온 주입 공정(IMP1)에 의하여 도펀트가 도입되어 제2 부분(122)으로 변환될 수 있다. 제1 이온 주입 공정(IMP1) 후, 제1 이온 주입 공정(IMP1)에 의한 영향을 받지 않은 초기 게이트 전극(120B)의 하부 부분은 게이트 전극(120)의 제1 부분(121)으로 지칭될 수 있다. 즉, 게이트 전극(120)의 제1 부분(121)은 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트를 포함하지 않는다.
제1 이온 주입 공정(IMP1)은 초기 게이트 전극(120B)의 상부 부분에만 도펀트가 도입될 수 있는 조건으로 수행될 수 있다.
제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 제2 부분(122)의 일함수를 감소시킬 수 있는 원소를 포함할 수 있다. 일 실시예에서, 일함수를 조절하기 위하여 제1 이온 주입 공정(IMP1)에 의해 도입되는 도펀트는 인(P), 게르마늄(Ge), 또는 그 조합을 포함할 수 있다.
이와 같이 형성된 게이트 전극(120)은, 초기 게이트 전극(120B)의 상부 영역에만 이온 주입 공정을 수행함으로써, 이온 주입되지 않은 하부의 제1 부분(121) 및 이온 주입된 상부의 제2 부분(122)을 포함할 수 있다. 따라서, 게이트 전극(120)의 하부에 위치하는 제1 부분(121)의 일함수는 감소시키지 않고 유지하면서, 상부에 위치하는 제2 부분(122)의 일함수만을 감소시킬 수 있다.
도 5g를 참조하면, 게이트 전극(120)의 제2 부분 상에 캡핑층(130)이 형성될 수 있다. 캡핑층(130)은 절연 물질을 포함할 수 있다. 캡핑층(130)은 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다.
이어서, 하드마스크층(109)의 상부 표면이 노출되도록 캡핑층(130)에 대하여 평탄화 공정이 수행될 수 있다. 이에 따라, 게이트 트렌치(105)를 채우는 캡핑층(130)이 잔류할 수 있다.
상기한 바와 같은 공정에 의해, 게이트 절연층(110), 게이트 전극(120) 및 캡핑층(130)을 포함하는 매립 게이트 구조가 형성될 수 있다. 게이트 전극(120)은 게이트 트렌치(105)의 하부를 채우며 일함수가 조절되지 않은 제1 부분(121) 및 제1 부분(121) 상에서 게이트 트렌치(105)의 상부를 채우며 일함수가 조절된 제2 부분(122)을 포함할 수 있다. 제1 부분(121)의 일함수는 이온 주입 공정에 의하여 제2 부분(122)의 일함수보다 낮게 조절될 수 있다. 게이트 전극(120)의 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩되지 않을 수 있다. 게이트 전극(120)의 제2 부분(122)의 전부가 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩될 수 있다. 다른 예에서, 게이트 전극(120)의 제2 부분(122)의일부가 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩될 수 있다.
도 6a 내지 도 6c는 도 2a의 반도체 장치를 형성하는 방법의 다른 예를 설명하기 위한 도면이다. 도 6a 내지 도 6c는에 설명된 방법은 제1 도핑 영역(107) 및 제2 도핑 영역(108)의 형성 과정을 제외하고는, 도 4a 내지 도 4g에 설명된 방법과 유사할 수 있다. 이에, 반복을 피하기 위하여, 도 4a 내지 도 4g에 설명된 방법과 유사한 부분에 대해서는 그 상세한 설명을 생략한다.
도 6a를 참조하면, 도 4a 내지 도 4e에 설명된 방법과 유사한 방법에 의해, 게이트 트렌치(105) 내에 제1 부분(121) 및 제2 부분(122)을 포함하는 게이트 전극(120)이 형성될 수 있다.
도 6b를 참조하면, 게이트 전극(120)의 제2 부분 상에 캡핑층(130)이 형성될 수 있다. 캡핑층(130)은 절연 물질을 포함할 수 있다. 캡핑층(130)은 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다.
이어서, 하드마스크층(109)의 상부 표면이 노출되도록 캡핑층(130)에 대하여 평탄화 공정이 수행될 수 있다. 이에 따라, 게이트 트렌치(105)를 채우는 캡핑층(130)이 잔류할 수 있다.
도 6c를 참조하면, 캡핑층(130) 형성 후에, 소스/드레인 영역을 형성하기 위하여 게이트 트렌치(105) 양측의 활성 영역(104)에 이온 주입 공정 또는 다른 도핑 기술에 의해 도펀트가 도입될 수 있다. 이에 따라, 기판(101) 내에 제1 도핑 영역(107)과 제2 도핑 영역(108)이 형성될 수 있다.
일 예에서, 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 전극(120)의 제2 부분(122)과 수평하게 오버랩되는 깊이를 가질 수 있다. 게이트 전극(120)의 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 수평하게 오버랩되지 않을 수 있다.
다른 예에서, 제1 도핑 영역(107) 및 제2 도핑 영역(108)은 게이트 전극(120)의 제2 부분(122)의 일부와 수평하게 오버랩되는 깊이를 가질 수 있다. 게이트 전극(120)의 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 수평하게 오버랩되지 않을 수 있다.
상기한 바와 같은 공정에 의해, 게이트 절연층(110), 게이트 전극(120) 및 캡핑층(130)을 포함하는 매립 게이트 구조가 형성될 수 있다. 게이트 전극(120)은 게이트 트렌치(105)의 하부를 채우며 일함수가 조절되지 않은 제1 부분(121) 및 제1 부분(121) 상에서 게이트 트렌치(105)의 상부를 채우며 일함수가 조절된 제2 부분(122)을 포함할 수 있다. 제1 부분(121)의 일함수는 이온 주입 공정에 의하여 제2 부분(122)의 일함수보다 낮게 조절될 수 있다. 게이트 전극(120)의 제1 부분(121)은 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩되지 않을 수 있다. 게이트 전극(120)의 제2 부분(122)의 전부가 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩될 수 있다. 다른 예에서, 게이트 전극(120)의 제2 부분(122)의일부가 제1 도핑 영역(107) 및 제2 도핑 영역(108)과 오버랩될 수 있다.
도 7은 메모리셀을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리셀(100M)이 도시된다. 메모리셀(100M)은 셀트랜지스터, 비트 라인(BL) 및 캐패시터(CAP)를 포함할 수 있다. 셀트랜지스터는 도 2a의 반도체 장치(100)를 포함할 수 있다. 따라서, 셀트랜지스터는 매립 게이트 구조(100G), 채널 영역(106), 제1 도핑 영역(107) 및 제2 도핑 영역(108)을 포함할 수 있다. 제1 도핑 영역(107)은 비트 라인(BL)에 전기적으로 연결될 수 있다. 제2 도핑 영역(108)은 캐패시터(CAP)에 전기적으로 연결될 수 있다.
메모리셀(100M)에서, 매립 게이트 구조(100G)는 매립 워드 라인 구조(BWL)로 나타내어질 수 있다. 매립 워드 라인 구조(BWL)는 게이트 트렌치(105) 내에 내장될 수 있다. 매립 워드 라인 구조(BWL)는 게이트절연층(110), 게이트전극(120) 및 캡핑층(130)을 포함할 수 있다. 게이트전극(120)은 제1 부분(121) 및 제2 부분(122)을 포함할 수 있다.
매립 워드라인 구조(BWL)는 전술한 실시예들의 매립 게이트 구조들(100G, 100G') 중 어느 하나로 대체될 수도 있다.
캐패시터(CAP)는 스토리지노드, 유전층 및 플레이트노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
메모리셀(100M)은 DRAM의 일부일 수 있다. 메모리셀(100M)이 DRAM에 적용된 경우, DRAM의 게이트 유도 드레인 누설(GIDL)을 방지하고, 리프레쉬 특성을 개선할 수 있다. 또한, 공정 산포도를 개선할 수 있어, 공정 효율성을 높일 수 있다.
101: 기판 102: 소자 분리막
103: 분리 트렌치 104: 활성 영역
104F: 핀영역 105: 게이트 트렌치
106: 채널 107: 제1 도핑 영역
108: 제2 도핑 영역 109: 하드 마스크층
110: 게이트 절연층 120: 게이트 전극
121: 제1 부분 122: 제2 부분
130 : 캡핑층
103: 분리 트렌치 104: 활성 영역
104F: 핀영역 105: 게이트 트렌치
106: 채널 107: 제1 도핑 영역
108: 제2 도핑 영역 109: 하드 마스크층
110: 게이트 절연층 120: 게이트 전극
121: 제1 부분 122: 제2 부분
130 : 캡핑층
Claims (21)
- 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판;
상기 기판에 형성된 트렌치 내에 제공되는 매립 게이트 구조; 및
상기 활성 영역 내에 형성되며, 상기 트렌치에 의해 서로 분리되는 제1 도핑 영역 및 제2 도핑 영역을 포함하며,
상기 매립 게이트 구조는,
상기 트렌치의 내면을 덮는 게이트 절연층; 및
상기 게이트 절연층 상에서 상기 트렌치를 부분적으로 채우는 제1 부분, 및 상기 제1 부분 상에 형성되는 제2 부분을 포함하는 게이트 전극을 포함하며,
상기 제2 부분은, 상기 제1 부분에 포함된 물질 및 인(P), 게르마늄(Ge), 또는 그 조합을 포함하는 도펀트를 포함하며,
상기 제1 부분은 상기 제1 도핑 영역 및 제2 도핑 영역과 수평적으로 오버랩되지 않고, 상기 제2 부분의 전부 또는 일부는 제1 도핑 영역 및 제2 도핑 영역과 수평적으로 오버랩되는
반도체 장치.
- 제1항에 있어서,
상기 제2 부분은 상기 제1 부분에 비하여 낮은 일함수를 갖는
반도체 장치.
- 제1항에 있어서,
상기 제1 도핑 영역 및 상기 제2 도핑 영역에 도핑되는 도펀트는 인(P), 비소(As), 또는 그 조합을 포함하는
반도체 장치.
- 제1항에 있어서,
상기 제2 부분에 도입되는 도펀트와 상기 제1 도핑 영역 및 상기 제2 도핑 영역에 도핑되는 도펀트는 서로 동일한
반도체 장치.
- 제1항에 있어서,
상기 제2 부분에 도입되는 도펀트와 상기 제1 도핑 영역 및 상기 제2 도핑 영역에 도핑되는 도펀트는 서로 상이한
반도체 장치.
- 제1항에 있어서,
상기 제1 부분과 상기 제2 부분의 측벽은 서로 정렬되며, 상기 제1 부분은 상기 제2 부분보다 높은 높이를 갖는
반도체 장치.
- 제1항에 있어서,
상기 제1 부분 및 상기 제2 부분은 금속, 금속 질화물, 금속 실리사이드, 또는 그 조합을 포함하는
반도체 장치.
- 소자 분리막에 의해 정의된 활성 영역을 포함하는 기판에 트렌치를 형성하는 단계;
상기 트렌치의 내면을 덮는 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 상기 트렌치를 부분적으로 채우는 초기 게이트 전극을 형성하는 단계;
상기 초기 게이트 전극의 상부 표면으로부터 소정 깊이까지 제1 이온 주입 공정을 수행하여, 도펀트가 도입되지 않은 제1 부분 및 상기 제1 부분 상에 형성된 도펀트가 도입된 제2 부분을 포함하는 게이트 전극을 형성하는 단계; 및
상기 트렌치 양측의 활성 영역의 상부 표면으로터 소정 깊이까지 도펀트가 도입되도록 제2 이온 주입 공정을 수행하여, 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제1 이온 주입 공정은 인(P), 게르마늄(Ge), 또는 그 조합을 포함하는 도펀트를 이용하여 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제1 이온 주입 공정은 수직 이온 주입에 의해 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제2 이온 주입 공정은 인(P), 비소(As), 또는 그 조합을 포함하는 도펀트를 이용하여 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제2 이온 주입 공정은 틸트 이온 주입(Tilted ion implanation)에 의해 수행되는
반도체 장치의 제조 방법.
- 제12항에 있어서,
상기 틸트 이온 주입의 틸트 각도는, 상기 제1 도핑 영역 및 제2 도핑 영역이 상기 제1 부분과 수평적으로 오버랩되지 않고, 상기 제2 부분의 전부 또는 일부와 수평적으로 오버랩되는 깊이로 형성되도록 조절되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제1 이온 주입 공정 및 상기 제2 이온 주입 공정은 동시에 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제2 이온 주입 공정은 상기 제1 이온 주입 공정 후에 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제1 이온 주입 공정 및 상기 제2 이온 주입 공정은 동일한 도펀트를 이용하여 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제1 이온 주입 공정 및 상기 제2 이온 주입 공정은 상이한 도펀트를 이용하여 수행되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제1 부분과 상기 제2 부분의 측벽은 서로 정렬되며, 상기 제1 부분은 상기 제2 부분보다 높은 높이를 갖도록 형성되는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제2 부분의 하부 표면은 상기 제1 도핑 영역 및 상기 제2 도핑 영역의 하부 표면과 동일한 레벨에 위치하는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 제2 부분의 상부 표면은 상기 제1 도핑 영역 및 상기 제2 도핑 영역의 하부 표면보다 높은 레벨에 위치하고, 상기 제2 부분의 하부 표면은 상기 제1 도핑 영역 및 상기 제2 도핑 영역의 하부 표면보다 낮은 레벨에 위치하는
반도체 장치의 제조 방법.
- 제8항에 있어서,
상기 초기 게이트 전극은 금속, 금속 질화물, 금속 실리사이드, 또는 그 조합으로 형성되며,
상기 제1 부분은 상기 초기 게이트 전극에 포함된 물질을 포함하고, 상기 제2 부분은 상기 초기 게이트 전극에 포함된 물질 및 일함수 조절을 위하여 도입된 도펀트를 포함하는
반도체 장치의 제조 방법.
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| KR1020210128902A KR20230045983A (ko) | 2021-09-29 | 2021-09-29 | 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법 |
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| TW111132704A TW202329410A (zh) | 2021-09-29 | 2022-08-30 | 具有埋藏閘極結構的半導體裝置及製造其之方法 |
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| Application Number | Priority Date | Filing Date | Title |
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