CN115881768A - 具有掩埋栅结构的半导体装置及其制造方法 - Google Patents

具有掩埋栅结构的半导体装置及其制造方法 Download PDF

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Abstract

一种半导体装置包括：衬底，其包括由隔离层限定的有源区；掩埋栅结构，其设置在衬底中形成的沟槽中；以及第一掺杂区和第二掺杂区，形成在有源区中并且由沟槽隔开，其中，掩埋栅结构包括共形地覆盖沟槽的栅电介质层；以及栅电极，其包括在栅电介质层上部分地填充沟槽的第一部分和形成在第一部分上的第二部分，其中，第二部分包括：第一部分中所包括的材料和包括磷(P)、锗(Ge)或它们的组合的掺杂剂，以及其中，第一部分不与第一掺杂区和第二掺杂区横向重叠，并且第二部分的全部或部分与第一掺杂区和第二掺杂区横向重叠。

Description

具有掩埋栅结构的半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2021年9月29日提交的韩国专利申请第10-2021-0128902号的优先权，其通过引用整体并入本文中。
技术领域
各实施例总体上涉及一种半导体装置，并且具体地，涉及一种具有掩埋栅结构的半导体装置及其制造方法。
背景技术
为了晶体管的高性能应用金属栅电极。具体地，掩埋栅型晶体管需要控制阈值电压以实现高性能操作。此外，栅致漏极泄漏(GIDL)特性极大地影响掩埋栅型晶体管的性能。
发明内容
本发明的各个实施例针对一种半导体装置，其可以防止栅致漏极泄漏(GIDL)、改善刷新特性同时还在与沟道接触的区域处保持高阈值电压。本发明的各个实施例针对一种用于制造半导体装置的方法。
根据一个实施例，一种半导体装置可以包括：衬底，其包括由隔离层限定的有源区；掩埋栅结构，其设置在所述衬底中形成的沟槽中；第一掺杂区和第二掺杂区，形成在所述有源区中并且由所述沟槽隔开，其中，所述掩埋栅结构包括：栅电介质层，其共形地覆盖所述沟槽；以及栅电极包括在所述栅电介质层上部分地填充所述沟槽的第一部分和形成在所述第一部分上的第二部分，其中，所述第二部分包括：所述第一部分中包括的材料和包括磷(P)、锗(Ge)或它们的组合的掺杂剂，以及其中，所述第一部分不与所述第一掺杂区和所述第二掺杂区横向重叠，并且所述第二部分的全部或部分与所述第一掺杂区和所述第二掺杂区横向重叠。
根据一个实施例，一种制造半导体装置的方法可以包括：在包括由隔离层限定的有源区的衬底中形成沟槽；形成覆盖所述沟槽的栅电介质层；在所述栅电介质层上形成部分地填充所述沟槽的初始栅电极；形成包括第一部分和第二部分的栅电极；以及在所述沟槽的两侧上形成第一掺杂区和第二掺杂区，其中，所述第二部分与所述第一部分的不同之处在于，仅所述第二部分包括至少一种掺杂剂。
附图说明
图1是图示根据本发明实施例的半导体装置的平面图。
图2A是图示沿着图1所示的线A-A’截取的半导体装置的截面图。
图2B是图示沿着图1所示的线B-B’截取的半导体装置的截面图。
图3是图示根据本发明实施例和比较例的晶体管的电容-偏置(“C-V”)特性的曲线图。
图4A至图4G是图示用于形成图2A所示的半导体装置的方法的示例的截面图。
图5A至图5G是图示用于形成图2A所示的半导体装置的方法的另一示例的截面图。
图6A至图6C是图示用于形成图2A所示的半导体装置的方法的又一示例的截面图。
图7是图示根据本发明实施例的存储器单元的截面图。
具体实施方式
可以参照截面图、平面图和框图来描述本文中描述的各种实施例，它们是根据本发明的具体实施例的半导体装置的理想示意图。应注意的是，附图的结构可以因制造技术和/或公差而被修改。本发明不限于所描述的实施例和附图中所示的具体结构，而是可以包括其他实施例，或包含可根据制造工艺的要求产生的任何结构变化的针对所描述实施例的修改。因此，附图所示区域具有示意性的属性，附图所示区域的形状旨在图示元件区域的具体结构，并非旨在限制本发明的范围。
图1是图示根据本发明实施例的半导体装置100的平面图。图2A是图示沿着图1所示的线A-A’截取的半导体装置100的截面图。图2B是图示沿着图1所示的线B-B’截取的半导体装置100的截面图。
参见图1、图2A和图2B，半导体装置100可以包括：衬底101、隔离层102、有源区104、隔离沟槽103、栅沟槽105、掩埋栅结构100G、沟道区106、第一掺杂区107、第二掺杂区108和硬掩模层109。半导体装置100可以是存储器单元的一部分。例如，半导体装置100可以是DRAM的存储器单元的一部分。
衬底101可以是适用于半导体加工的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底101可以包括另一种半导体材料，诸如锗。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)的化学化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。
隔离层102和有源区104可以形成在衬底101中。
有源区104可以由隔离层102限定并且提供形成电子器件的区域。
隔离层102可以是通过沟槽刻蚀形成的浅沟槽隔离(STI)区域。隔离层102可以将有源区104彼此电分离并填充有源区104之间的区域。隔离层102可以通过利用电介质材料填充浅沟槽(例如，隔离沟槽103)来形成。隔离层102可以包括氧化硅、氮化硅或它们的组合。
栅沟槽105可以形成在衬底101中。
栅沟槽105是供掩埋栅结构100G形成的空间。参见图1，栅沟槽105可以具有在任一方向上延伸的线形。栅沟槽105可以具有与有源区104和隔离层102交叉的线形。栅沟槽105可以具有比隔离沟槽103更浅的深度。在一个实施例中，栅沟槽105可以具有底部(在本文中也称为底表面)和上部，底部具有曲率，上部包括相对的第一侧壁和第二侧壁。栅沟槽105的侧壁可以在其与栅沟槽105的底部连接的边缘部略微弯曲。栅沟槽105的侧壁可以垂直于或基本垂直于衬底的顶表面。在一些其他实施例中，栅沟槽105可以具有基本平坦并且平行于衬底101的顶表面的底部(在本文中也称为底表面)。栅沟槽105的底部的边缘可以弯曲以提供在垂直侧壁和平坦底部之间的平滑过渡。栅沟槽105的侧壁可以在其与栅沟槽105的底部连接的边缘部略微弯曲。
栅沟槽105可以包括第一沟槽105A和第二沟槽105B。
第一沟槽105A可以形成在有源区104中。第二沟槽105B可以形成在隔离层102中。栅沟槽105可以具有从第一沟槽105A连续延伸到第二沟槽105B的形状。在栅沟槽105中，第一沟槽105A和第二沟槽105B的底表面可以位于不同的水平位处。例如，第一沟槽105A的底表面可以位于比第二沟槽105B的底表面更高的水平位处。随着隔离层102被凹陷，可以形成第一沟槽105A与第二沟槽105B之间的高度差。因此，第二沟槽105B可以包括凹陷区域R，凹陷区域R具有比第一沟槽105A的底表面更低的底表面。由于第一沟槽105A与第二沟槽105B之间的深度阶梯变化，可以在有源区104中形成鳍区104F。因此，有源区104可以包括鳍区104F。
如此，鳍区104F的侧壁被凹陷的隔离层102F暴露。鳍区104F的顶表面可以位于比凹陷的隔离层102F的顶表面更高的水平位处。鳍区104F是可以供沟道区106的一部分形成的区域。鳍区104F可以增加沟道宽度并改善电学特性。
在一些实施例中，可以省略鳍区104F。
沟道区106、第一掺杂区107和第二掺杂区108可以形成在有源区104中。
沟道区106可以限定在第一掺杂区107与第二掺杂区108之间的有源区104中。可以根据栅沟槽105的轮廓来限定沟道区106。例如，沟道区106可以在第一掺杂区107与第二掺杂区108之间形成为U形。
由于沟道区106具有比传统平面型晶体管更长的沟道长度，因此可以防止短沟道效应。
可以通过在第一掺杂区107和第二掺杂区108之间的有源区104中执行沟道掺杂来形成沟道区106。此时，由于栅沟槽105的高纵横比，可能难以通过在整个沟道区106上执行的共同沟道掺杂来充分地掺杂栅沟槽105的底部区域或鳍区104F。因此，在沟道掺杂之后，还可以在栅沟槽105的底部区域或鳍区104F上执行局部沟道掺杂。局部沟道掺杂可以指在沟道区106的一部分上局部地执行的沟道掺杂。当应用离子注入作为局部沟道掺杂时，它被称为局部沟道离子注入(LCI)。在另一个实施例中，可以省略沟道掺杂。
第一掺杂区107和第二掺杂区108可以是掺杂有导电掺杂剂的区域并且可以分别用作源极区和漏极区。第一掺杂区107和第二掺杂区108可以形成在有源区104中栅沟槽105两侧上并且由栅沟槽105彼此隔开。第一掺杂区107和第二掺杂区108的底表面可以位于距有源区104的顶表面预定深度处。第一掺杂区107和第二掺杂区108可以位于比栅沟槽105的底表面更高的水平位处。第一掺杂区107和第二掺杂区108可以与栅沟槽105的侧壁接触。第一掺杂区107和第二掺杂区108可以形成与每个掺杂区107和108具有相同深度的结。如图2A所示，第一掺杂区107和第二掺杂区108的底表面可以位于比栅电极120的第二部分122的底表面更高的水平位处。然而，在不脱离所公开的发明的范围的情况下，可以修改实施例以允许第一掺杂区107和第二掺杂区108的底表面可以位于与栅电极120的第二部分122的底表面相同的水平位处。第一掺杂区107和第二掺杂区108可以与栅电极120的第二部分122重叠，其中术语“重叠”在这里是指横向重叠。更具体地，如图2A所示，第二部分122的底表面可以在比第一掺杂区107和第二掺杂区108的底表面更低的水平位处，而第二部分122的顶表面可以在比第一掺杂区107和第二掺杂区108的底表面更高的水平位处，但比第一掺杂区107和第二掺杂区108的顶表面更低的水平位处。
第一掺杂区107和第二掺杂区108可以掺杂有导电掺杂剂。例如，导电掺杂剂可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一掺杂区107和第二掺杂区108可以掺杂有相同的导电掺杂剂。第一掺杂区107和第二掺杂区108可以通过倾斜的离子注入掺杂掺杂剂来形成。下面将参照图4A至图4G、图5A至图5G和图6A至图6C来详细地描述第一掺杂区107和第二掺杂区108的形成。
半导体装置100可以包括掩埋栅结构100G。掩埋栅结构100G可以填充在栅沟槽105中。掩埋栅结构100G可以包括栅电介质层110、栅电极120和覆盖层130。
栅电介质层110可以形成为共形地覆盖栅沟槽105的内表面，即覆盖栅沟槽105的底表面和侧壁。栅电介质层110可以与有源区104和隔离层102接触。栅电介质层110可以设置在鳍区104F上。栅电介质层110可以覆盖鳍区104F的顶表面和侧壁。
栅电介质层110可以包括氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。高k材料可以是或包括具有比氧化硅更高的介电常数的材料。例如，高k材料可以是或包括具有高于3.9的介电常数的任何合适的材料。在一个实施例中，高k材料可以是或包括具有高于10的介电常数的任何合适的材料。在一个实施例中，高k材料可以是或包括具有范围从10到30的介电常数的任何合适的材料。高k材料可以是或包括至少一种金属元素。高k材料可以是或包括含铪材料。含铪材料可以是或包括氧化铪、氧化铪硅、氮氧化铪硅或它们的组合。在一个实施例中，高k材料可以是或包括氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝或它们的组合。作为高k材料，也可以选择性地利用其他公知的高k材料。栅电介质层110可以是或包括金属氧化物。在一个实施例中，可以通过氧化栅沟槽105的表面来形成栅电介质层110。在另一实施例中，栅电介质层110可以包括通过氧化内衬多晶硅形成的氧化硅。在又一实施例中，栅电介质层110可以包括通过氧化内衬氮化物形成的氧化硅。
栅电极120可以在栅电介质层110上部分地填充栅沟槽105。栅电极120的顶表面可以位于比有源区104的顶表面低的水平位处。栅电极120可以包括第一部分121和第二部分122。下面将详细地描述栅电极120。
覆盖层130可以用于保护栅电极120。覆盖层130可以填充栅沟槽105的上部。覆盖层130的顶表面可以位于与第一掺杂区107和第二掺杂区108的顶表面相同的水平位处。
覆盖层130可以包括电介质材料。覆盖层130可以包括氮化硅、氮氧化硅或它们的组合。在一个实施例中，覆盖层130可以包括氮化硅和氧化硅的组合。覆盖层130可以包括氮化硅内衬和自旋电介质(SOD)材料。覆盖层130可以包括氧化物-氮化物-氧化物(ONO)结构。
硬掩模层109可以形成在覆盖层130的两侧上。硬掩模层109可以包括电介质材料。硬掩模层109可以形成在衬底101上并且覆盖有源区104和隔离层102。硬掩模层109可以与有源区104和隔离层102直接接触。
下面将详细地描述栅电极120。
在一个实施例中，可以适当地调节栅电极120的第二部分122的功函数，同时保持栅电极120的第一部分121的功函数。因此，可以防止在与结区接触的区域处的栅致漏极泄漏(GIDL)并在与沟道接触的区域处保持阈值电压(Vt)。即，尽管栅电极120可以由低电阻材料形成以降低栅片电阻，但是仍可以通过调节栅电极120的第二部分122的功函数防止在与第一掺杂区107和第二掺杂区108接触的区域处的栅致漏极泄漏(GIDL)并且改善刷新特性，同时通过保持栅电极120的第一部分121的功函数来保持高阈值电压。
栅电极120可以包括第一部分121和第二部分122。第一部分121可以是不调节功函数的部分。可以在利用栅电极120的材料形成第一部分121和第二部分122之后通过调节第二部分122的功函数来形成第一部分121和第二部分122。因此，第一部分121可以具有栅电极120的材料的功函数，第二部分122可以具有低于栅电极120的材料的功函数的功函数。也就是说，第二部分122的功函数可以低于第一部分121的功函数。第一部分121可以称为高功函数部分，并且第二部分122可以称为低功函数部分。
第一部分121可以在栅电介质层110上填充栅沟槽105的下部。第二部分122可以在栅电介质层110上填充栅沟槽105的上部并形成在第一部分121上。第一部分121可以与沟道区106横向重叠。第二部分122的全部或部分可以与第一掺杂区107和第二掺杂区108横向重叠。第二部分122的顶表面可以位于比有源区104的顶表面更低的水平位处。第二部分122的底表面可以位于与第一掺杂区107和第二掺杂区108的底表面相同的水平位或更低的水平位处。
第一部分121可以是或包括低电阻率的材料，以降低栅片电阻。第一部分121可以是或包括金属基材料。第一部分121可以是或包括金属、金属氮化物或它们的组合。第一部分121可以是或包括氮化钽(TaN)、氮化钛(TiN)、钨(W)、铝(Al)、氮化钨(WN)、硅化钨(WSix)、硅化钴(CoSix)、硅化钛(TiSix)或它们的组合。在一个实施例中，第一部分121可以仅由氮化钛形成。第一部分121的功函数可以不被调节。第一部分121可以具有形成第一部分121的材料的本征功函数。可以在不降低阈值电压的情况下保持高阈值电压。
第一部分121可以具有比第二部分122更高的高度。因此，第一部分121在栅沟槽105中所占的体积可以大于第二部分122的体积。第一部分121和第二部分122的侧壁可以彼此对齐。因此，第一部分121可以具有与第二部分122相同的宽度。
第二部分122可以是通过离子注入调节功函数的区域。第二部分122可以包括与第一部分121相同的材料和用于调节功函数的掺杂剂。也就是说，通过形成初始栅电极且然后在初始栅电极的上部执行离子注入工艺，可以在第一部分121之上形成没有掺杂剂的第一部分121和具有掺杂剂的第二部分122。
由于第二部分122通过调节功函数而具有降低的功函数，因此可以防止与第一掺杂区107和第二掺杂区108接触的区域发生GIDL并改善刷新特性。同时，由于第一部分121的高功函数没有降低，因此可以防止栅电极120的与沟道区106接触的下部区域的阈值电压降低。
通过离子注入掺入第二部分122中的掺杂剂可以包括磷(P)、锗(Ge)或它们的组合。
在一个实施例中，掺入第二部分122中的掺杂剂可以与掺入第一掺杂区107和第二掺杂区108中的掺杂剂相同。例如，掺入第二部分122以及第一掺杂区107和第二掺杂区108中的掺杂剂可以包括磷(P)。
在另一个实施例中，掺入第二部分122中的掺杂剂可以不同于掺入第一掺杂区107和第二掺杂区108中的掺杂剂。例如，掺入第二部分122中的掺杂剂可以包括磷(P)，而掺入第一掺杂区107和第二掺杂区108中的掺杂剂可以包括砷(As)。作为另一示例，掺入第二部分122中的掺杂剂可以包括锗(Ge)，而掺入第一掺杂区107和第二掺杂区108中的掺杂剂可以包括磷(P)。又例如，掺入第二部分122中的掺杂剂可以包括锗(Ge)，而掺入第一掺杂区107和第二掺杂区108中的掺杂剂可以包括砷(As)。
将参照图3进行更详细的描述栅电极120的特性。
图3是图示根据本发明实施例和比较例的晶体管的C-V特性的曲线图。比较例1图示了栅极仅由TiN形成的晶体管的CV特性，比较例2和比较例3图示了具有通过将具有不同离子束能量的氮(N)离子注入到TiN的上部而形成的栅电极的晶体管的CV特性(比较例2的离子束能量大于比较例3的离子束能量)。在图3中，本发明的发明示例简单地称作“示例”并且图示了具有通过将磷(P)离子注入到TiN的上部而形成的栅电极的晶体管的C-V特性。
参见图3，在本发明示例的情况下，与比较例1至比较例3相比，平带电压(Vfb)在负方向上移位了大约-Δ680mV。
平带电压可以表示为了实现平带条件而施加到栅电极的电压并且取决于功函数。高功函数可以使平带电压在正方向上移位，而低功函数可以使平带电压在负方向上移位。此外，平带电压是构成阈值电压的分量，因此，阈值电压可以取决于平带电压。
如图3所示，对于本发明示例，掺杂剂(例如，磷(P))被掺杂到栅电极120的上部，以形成栅电极120的第二部分122。因此，第二部分122的功函数改变为低功函数，从而使平带电压向负方向移位。即，第二部分122的功函数降低并且阈值电压降低，使得防止在与第一掺杂区107和第二掺杂区108接触的区域处的栅致漏极泄漏(GIDL)并且改善了刷新特性。此外，第一部分121的功函数被保持而不降低，使得在与沟道区106接触的栅电极120的下部区域处保持高阈值电压。
传统上，为了改善栅电极的刷新特性，已经使用了包括不同材料的双叠层的双栅。这种双栅可以包括低电阻材料，诸如在下部的TiN和在上部的多晶硅。由于多晶硅具有低功函数，因此可以改善刷新特性。然而，在这种情况下，由于多晶硅的高电阻仍然存在问题。
根据实施例，由于通过将包括诸如TiN的低电阻材料的初始栅电极的上部的功函数调整到低功函数来形成栅电极，所以与在双栅中通过多晶硅降低功函数的效果相比，可以实现相同或改善的效果。此外，由于结区不与栅电极的下部的低电阻材料接触，因此可以防止在与栅结区接触的区域中的栅致漏极泄漏(GIDL)并改善刷新特性。同时，由于栅电极的下部的功函数没有降低，所以可以保持高阈值电压。根据实施例，由于可以省略形成双栅所需的多个工艺步骤，所以可以提高工艺效率。
图4A至图4G是图示根据本发明实施例的形成半导体装置的方法的示例的截面图。图4A至图4G图示了用于形成图2A的半导体装置100的方法的示例。
参见图4A，可以在衬底101中形成隔离层102以限定有源区104。可以利用浅沟槽隔离(STI)工艺来形成隔离层102。例如，可以通过刻蚀衬底101来形成隔离沟槽103，并且用电介质材料填充以形成隔离层102。隔离层102可以包括氧化硅、氮化硅或它们的组合。隔离沟槽103可以利用诸如以化学气相沉积(CVD)工艺为例的沉积工艺填充有电介质材料。此外，可以额外地利用诸如化学机械抛光(CMP)的平坦化工艺来去除隔离沟槽103之上的任何多余的沉积材料。
可以在衬底101上形成硬掩模层109。硬掩模层109可以形成在衬底101上并且可以具有线形开口。硬掩模层109可以由相对于衬底101的材料具有刻蚀选择性的材料形成。硬掩模层109可以包括氧化硅，诸如四乙基原硅酸盐(TEOS)。
可以在衬底101中形成栅沟槽105。栅沟槽105可以具有与有源区104和隔离层102交叉的线形。可以通过利用硬掩模层109作为刻蚀掩模刻蚀衬底101来形成栅沟槽105。
栅沟槽105可以形成为比隔离沟槽103更浅。栅沟槽105可以足够深和足够宽以允许形成具有大平均横截面积的足够大的栅电极120，其将随后形成。以这种方式，可以降低栅电极120的电阻。
在一个实施例中，栅沟槽105的底部边缘可以具有曲率。以这种方式，通过将栅沟槽105的底部形成为具有曲率，可以使栅沟槽105的底部处的凸起和凹陷最小化，因此可以容易地执行栅电极的填充。此外，通过将栅沟槽105的底部形成为具有曲率，可以去除栅沟槽105的底部处的成角度的拐角，从而可以减轻电场增强。
随后，可以形成鳍区104F。鳍区104F可以通过选择性地使栅沟槽105下方的隔离层102凹陷而形成。对于鳍区104F的结构，参照图2B的鳍区104F。
参见图4B，栅电介质层110可以直接形成在栅沟槽105的表面上，以共形地覆盖栅沟槽105的整个表面(底部和侧壁)。
在形成栅电介质层110之前，可以恢复从刻蚀工艺中损坏的栅沟槽105的表面。例如，可以通过热氧化处理形成牺牲氧化物，然后可以去除牺牲氧化物。
在一个实施例中，栅电介质层110可以通过热氧化工艺形成。
在一个实施例中，栅电介质层110可以通过诸如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺的沉积工艺形成。
在另一个实施例中，栅电介质层110可以通过沉积内衬多晶硅层且然后对内衬多晶硅层执行自由基氧化来形成。
在另一个实施例中，栅电介质层110可以通过沉积内衬多晶硅氮化物层且然后对内衬多晶硅氮化物层执行自由基氧化来形成。
通过热氧化形成的栅电介质层110可以包括氧化硅。通过沉积工艺形成的栅电介质层110可以包括高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以是或包括含铪材料。含铪材料可以是或包括氧化铪、氧化铪硅、氮氧化铪硅或它们的组合。在一个实施例中，高k材料可以是或包括氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝或它们的组合。作为高k材料，也可以选择性地利用其他公知的高k材料。栅电介质层110可以包括氧化硅和高k材料的叠层，并且高k材料可以是或者包括具有比氧化硅更高的氧原子面密度的材料。
参见图4C，可以形成栅极层120A以覆盖图4B的结构。也就是说，栅极层120A可以形成在栅电介质层110和硬掩模层109上。
栅极层120A可以填充栅沟槽105并且与栅电介质层110直接接触。
可以通过包括例如CVD或ALD的沉积方法来形成栅极层120A。栅极层120A可以包括低电阻率金属材料。栅极层120A可以包括金属、金属氮化物、金属硅化物或它们的组合。栅极层120A可以包括：氮化钽(TaN)、氮化钛(TiN)、钨(W)、铝(Al)、氮化钨(WN)、硅化钨(WSix)、硅化钴(CoSix)、硅化钛(TiSix)或它们的组合。在一个实施例中，栅极层120A可以单独由氮化钛(TiN)形成。
参见图4D，可以通过对栅极层120A执行凹陷工艺来形成初始栅电极120B。
在一个实施例中，凹陷工艺可以包括干法刻蚀工艺，例如，回蚀工艺。可以利用等离子体来执行回蚀工艺。在另一工艺中，可以首先执行凹陷工艺以暴露硬掩模层109的顶表面，然后可以对栅极层120A执行凹陷工艺的回蚀工艺。
初始栅电极120B的顶表面可以被凹陷以处于比有源区104的顶表面更低的水平位处。在形成初始栅电极120B之后，栅电介质层110的部分表面可以被暴露。
参见图4E，可以通过执行第一离子注入工艺IMP1将掺杂剂掺入初始栅电极120B的上部。结果，在第一离子注入工艺IMP1之后，初始栅电极120B可以转变为栅电极120，栅电极120包括在下部的第一部分121和在上部的第二部分122。通过经由第一离子注入工艺IMP1掺入掺杂剂，可以将初始栅电极120B的上部转换为第二部分122。在第一离子注入工艺IMP1之后，没有被执行第一离子注入工艺IMP1的初始栅电极120B的下部可以称为栅电极120的第一部分121。也就是说，栅电极120的第一部分121不包括通过第一离子注入工艺IMP1掺杂的任何掺杂剂。
可以以掺杂剂仅能够掺入初始栅电极120B的上部中为条件执行第一离子注入工艺IMP1。
第一离子注入工艺IMP1可以通过将离子垂直地引入初始栅电极120B的顶表面的垂直离子注入来执行。
根据实施例，可以通过第一离子注入工艺IMP1降低初始栅电极120B的上部的功函数。
通过第一离子注入工艺IMP1掺入的掺杂剂可以包括能够降低第二部分122的功函数的元素。在一个实施例中，通过第一离子注入工艺IMP1掺入以调节功函数的掺杂剂可以包括磷(P)、锗(Ge)或它们的组合。
第一部分121的高度可以大于第二部分122的高度。因此，第一部分121可以在栅沟槽105中占据比第二部分122更大的体积。第一部分121和第二部分122可以具有彼此对齐的侧壁。因此，第一部分121可以具有与第二部分122相同的宽度。
栅电极120可以包括在下部的第一部分121和在上部的第二部分122。第一部分121可以不具有掺杂剂，并且第二部分122可以具有通过在初始栅电极120B的上部中注入离子而掺杂的掺杂剂。因此，可以降低第二部分122的功函数，并且保持第一部分121的功函数。
参见图4F，可以通过在栅沟槽105的两侧上的有源区104中执行第二离子注入工艺IMP2来形成第一掺杂区107和第二掺杂区108。
随着形成第一掺杂区107和第二掺杂区108，可以沿着栅沟槽105的表面限定沟道(参见图2A的附图标记“106”)。
可以以第一掺杂区107和第二掺杂区108的下表面位于距栅沟槽105的两侧上的有源区104的顶表面给定深度为条件，执行第二离子注入工艺IMP2。
可以通过倾斜的离子注入来执行第二离子注入工艺IMP2。可以调整倾斜的离子注入工艺的倾斜角，使得第一掺杂区107和第二掺杂区108形成在距有源区104的顶表面给定深度处。
在一个实施例中，可以执行第二离子注入工艺IMP2，使得第一掺杂区107和第二掺杂区108与第二部分122整体横向重叠并且不与第一部分121横向重叠。
在另一个实施例中，可以执行第二离子注入工艺IMP2，使得第一掺杂区107和第二掺杂区108与第二部分122的一部分横向重叠并且不与第一部分121重叠。
通过第二离子注入工艺IMP2掺入的掺杂剂可以包括磷(P)、砷(As)或它们的组合。
在一个实施例中，通过第二离子注入工艺IMP2掺入的掺杂剂可以与通过第一离子注入工艺IMP1掺入的掺杂剂相同。例如，通过第一离子注入工艺IMP1和第二离子注入工艺IMP2掺入的掺杂剂可以分别包括磷(P)。
在另一个实施例中，通过第二离子注入工艺IMP2掺入的掺杂剂可以不同于通过第一离子注入工艺IMP1掺入的掺杂剂。例如，通过第一离子注入工艺IMP1掺入的掺杂剂可以包括磷(P)，而通过第二离子注入工艺IMP2掺入的掺杂剂可以包括砷(As)。又例如，通过第一离子注入工艺IMP1掺入的掺杂剂可以包括锗(Ge)，而通过第二离子注入工艺IMP2掺入的掺杂剂可以包括磷(P)。又例如，通过第一离子注入工艺IMP1掺入的掺杂剂可以包括锗(Ge)，而通过第二离子注入工艺IMP2掺入的掺杂剂可以包括砷(As)。
第一掺杂区107和第二掺杂区108可以位于比栅沟槽105的底表面更高的水平位处。第一掺杂区107和第二掺杂区108可以与栅沟槽105的侧壁接触。第一掺杂区107和第二掺杂区108可以形成彼此相同深度的结。
在一个实施例中，第一掺杂区107和第二掺杂区108的下表面可以位于与第二部分122的下表面相同的水平位处。也就是说，栅电极120的第二部分122可以与第一掺杂区107和第二掺杂区108完全重叠，而第一部分121可以不与第一掺杂区107和第二掺杂区108重叠。
在另一个实施例中，第一掺杂区107和第二掺杂区108的下表面可以位于比第二部分122的上表面更低的水平位处。也就是说，栅电极120的第二部分122的一部分可以与第一掺杂区107和第二掺杂区108重叠，而栅电极120的第二部分122的剩余部分可以与沟道区106重叠。第一部分121可以不与第一掺杂区107和第二掺杂区108重叠。
根据实施例，可以通过第一离子注入工艺IMP1仅降低初始栅电极120B的上部的功函数，并通过第二离子注入工艺IMP2在给定高度形成结区。因此，第一掺杂区107和第二掺杂区108可以不与具有高功函数的第一部分121重叠。由于与第一掺杂区107和第二掺杂区108接触的第二部分122具有降低的功函数，因此可以避免栅致漏极泄漏(GIDL)并改善刷新特性。
在图4E和图4F所示的实施例中，执行第一离子注入工艺IMP1，然后执行第二离子注入工艺IMP2。在另一个实施例中，可以同时执行第一离子注入工艺IMP1和第二离子注入工艺IMP2。
参见图4G，可以在栅电极120的第二部分122上形成覆盖层130。覆盖层130可以包括电介质材料。覆盖层130可以包括氮化硅、氮氧化硅或它们的组合。在另一个实施例中，覆盖层130可以包括氮化硅和氧化硅的组合。覆盖层130可以具有诸如氧化物-氮化物-氧化物(ONO)结构的多层结构。
随后，可以对覆盖层130执行平坦化工艺，以暴露硬掩模层109的顶表面。因此，填充栅沟槽105的覆盖层130可以被保留。
覆盖层130的底表面可以与第二部分122接触。覆盖层130的两个侧壁可以与栅电介质层110和硬掩模层109接触。
根据上述工艺，可以形成掩埋栅结构。掩埋栅结构可以包括栅电介质层110、栅电极120和覆盖层130。栅电极120可以包括第一部分121和第二部分122，第一部分121填充栅沟槽105并具有未经调节的功函数，第二部分122在第一部分121上填充栅沟槽105并具有经调节的功函数。通过离子注入可以将第二部分122的功函数调整为低于第一部分121的功函数。栅电极120的第一部分121可以不与第一掺杂区107和第二掺杂区108重叠。
图5A至图5G是图示用于形成图2A所示的半导体装置的方法的另一示例的截面图。图5A至图5G所示的方法类似于图4A至图4G所示的方法，区别在于形成第一掺杂区107和第二掺杂区108。因此，为了避免重复，可以省略与图4A至图4G的方法相似的详细描述。
参见5A，可以在衬底101中形成隔离层102以限定有源区104。可以利用浅沟槽隔离(STI)工艺来形成隔离层102。隔离层102可以包括氧化硅、氮化硅或它们的组合。
随后，可以在有源区104上形成第一初步掺杂区107A和第二初步掺杂区108A。
第一初步掺杂区107A和第二初步掺杂区108A可以称为在随后工艺期间通过栅沟槽(参见附图标记105)彼此隔开以形成第一掺杂区107和第二掺杂区108的区域。
第一初步掺杂区107A和第二初步掺杂区108A可以掺杂有掺杂剂。在一个实施例中，第一初步掺杂区107A和第二初步掺杂区108A中掺入的掺杂剂可以彼此相同。在另一实施例中，第一初步掺杂区107A和第二初步掺杂区108A中掺入的掺杂剂可以彼此不同。
第一初步掺杂区107A和第二初步掺杂区108A中掺入的掺杂剂可以包括磷(P)、砷(As)或它们的组合。
第一初步掺杂区107A和第二初步掺杂区108A可以形成在彼此相同的深度处。
参见图5B，可以在衬底101上形成硬掩模层109。
硬掩模层109可以由相对于衬底101的材料具有刻蚀选择性的材料形成。硬掩模层109可以包括氧化硅，诸如四乙基原硅酸盐(TEOS)。
随后，可以在衬底101中形成栅沟槽105。
可以通过利用硬掩模层109作为刻蚀掩模刻蚀衬底101来形成栅沟槽105。
然后，可以通过选择性地使栅沟槽105下方的隔离层102凹陷来形成鳍区104F。
可以通过由栅沟槽105将第一初步掺杂区107A和第二初步掺杂区108A分开来形成第一掺杂区107和第二掺杂区108。第一掺杂区107和第二掺杂区108可以形成在彼此相同的深度处。
参见5C，可以直接在栅沟槽105的表面上形成栅电介质层110，以共形地覆盖栅沟槽105的整个表面(底部和侧壁)。
在形成栅电介质层110之前，可以恢复从刻蚀工艺中损坏的栅沟槽105的表面。例如，可以通过热氧化处理形成牺牲氧化物，然后可以去除牺牲氧化物。
栅电介质层110可以通过热氧化工艺、自由基氧化工艺、化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
栅电介质层110可以包括氧化物、氮化物、氮氧化物、高k材料或它们的组合。栅电介质层110可以包括氧化硅和高k材料的叠层。
参见图5D，可以形成栅极层120A以覆盖图5C的结构。也就是说，栅极层120A可以形成在栅电介质层110和硬掩模层109上。
栅极层120A可以填充栅沟槽105并与栅电介质层110直接接触。栅极层120A可以通过包括例如CVD或ALD的沉积方法来形成。栅极层120A可以由低电阻率金属材料制成或包括低电阻率金属材料。栅极层120A可以包括金属、金属氮化物、金属硅化物或它们的组合。栅极层120A可以包括氮化钽(TaN)、氮化钛(TiN)、钨(W)、铝(Al)、氮化钨(WN)、硅化钨(WSix)、硅化钴(CoSix)、硅化钛(TiSix)或它们的组合。在一个实施例中，栅极层120A可以单独由氮化钛(TiN)形成。
参见图5E，可以通过对栅极层120A执行凹陷工艺来形成初始栅电极120B。
在一个实施例中，凹陷工艺可以包括干法刻蚀工艺，例如，回蚀工艺。初始栅电极120B的顶表面可以被凹陷以处于比有源区104的顶表面更低的水平位处。在形成初始栅电极120B之后，栅电介质层110的部分表面可以被暴露。
参见图5F，结果，在第一离子注入工艺IMP1之后，初始栅电极120B可以被转换成栅电极120，栅电极120包括在下部的第一部分121和在上部的第二部分122。通过经由第一离子注入工艺IMP1掺入掺杂剂，可以将初始栅电极120B的上部转换为第二部分122。在第一离子注入工艺IMP1之后，未被执行第一离子注入工艺IMP1的初始栅电极120B的下部可以称为栅电极120的第一部分121。也就是说，栅电极120的第一部分121不包括通过第一离子注入工艺IMP1掺杂的掺杂剂。
第一离子注入工艺IMP1可以以掺杂剂仅能够掺入初始栅电极120B的上部为条件执行。
通过第一离子注入工艺IMP1掺入的掺杂剂可以包括能够降低第二部分122的功函数的元素。在一个实施例中，通过第一离子注入工艺IMP1掺入以调节功函数的掺杂剂可以包括磷(P)、锗(Ge)或它们的组合。
栅电极120可以包括在下部的第一部分121和在上部的第二部分122。第一部分121可以不具有掺杂剂，并且第二部分122可以具有通过在初始栅电极120B的上部中注入离子而掺杂的掺杂剂。因此，可以降低第二部分122的功函数，并且保持第一部分121的功函数。
参见图5G，可以在栅电极120的第二部分122上形成覆盖层130。覆盖层130可以包括电介质材料。覆盖层130可以包括氮化硅、氮氧化硅或它们的组合。
随后，可以对覆盖层130执行平坦化工艺，以暴露硬掩模层109的顶表面。因此，填充栅沟槽105的覆盖层130可以被保留。
根据上述工艺，可以形成掩埋栅结构。掩埋栅结构可以包括栅电介质层110、栅电极120和覆盖层130。栅电极120可以包括第一部分121和第二部分122，第一部分121填充栅沟槽105并具有未经调节的功函数，而第二部分122在第一部分121上填充栅沟槽105并具有经调节的功函数。通过离子注入可以将第二部分122的功函数调整为低于第一部分121的功函数。栅电极120的第一部分121可以不与第一掺杂区107和第二掺杂区108重叠。在一个实施例中，栅电极120的第二部分122整体可以与第一掺杂区107和第二掺杂区108重叠。在另一个实施例中，栅电极120的第二部分122的一部分可以与第一掺杂区107和第二掺杂区108重叠。
图6A至图6C是图示用于形成图2A所示的半导体装置的方法的另一示例的截面图。图6A至6C的方法类似于图4A至图4G所示的方法，区别在于形成第一掺杂区107和第二掺杂区108。因此，为了避免重复，可以省略与图4A至图4G的方法相似的详细描述。
参见图6A，可以通过与图4A至图4E所示的相似的工艺形成在栅沟槽105中包括第一部分121和第二部分122的栅电极120。
参见图6B，可以在栅电极120的第二部分122上形成覆盖层130。覆盖层130可以包括电介质材料。覆盖层130可以包括氮化硅、氮氧化硅或它们的组合。
随后，可以在覆盖层130上执行平坦化工艺，以暴露硬掩模层109的顶表面。因此，填充栅沟槽105的覆盖层130可以被保留。
参见图6C，可以在栅沟槽105两侧上的有源区104中掺入掺杂剂，以形成源极区和漏极区。结果，可以在衬底101中形成第一掺杂区107和第二掺杂区108。
在一个实施例中，第一掺杂区107和第二掺杂区108可以具有与栅电极120的第二部分122横向重叠的深度。栅电极120的第一部分121可以不与第一掺杂区107和第二掺杂区108横向重叠。
在另一个实施例中，第一掺杂区107和第二掺杂区108可以具有与栅电极120的第二部分122的一部分横向重叠的深度。栅电极120的第一部分121可以不与第一掺杂区107和第二掺杂区108横向重叠。
根据上述工艺，可以形成掩埋栅结构。掩埋栅结构可以包括栅电介质层110、栅电极120和覆盖层130。栅电极120可以包括第一部分121和第二部分122，第一部分121填充栅沟槽105并具有未经调节的功函数，而第二部分122在第一部分121上填充栅沟槽105并具有经调节功函数。通过离子注入，可以将第二部分122的功函数调整为低于第一部分121的功函数。栅电极120的第一部分121可以不与第一掺杂区107和第二掺杂区108重叠。在一个实施例中，栅电极120的第二部分122整体可以与第一掺杂区107和第二掺杂区108重叠。在另一个实施例中，栅电极120的第二部分122的一部分可以与第一掺杂区107和第二掺杂区108重叠。
图7是图示存储器单元100M的截面图。
参见图7，存储器单元100M可以包括单元晶体管、位线BL和电容器CAP。单元晶体管可以包括图2A的半导体装置100。因此，单元晶体管可以包括掩埋栅结构100G、沟道区106以及第一掺杂区107和第二掺杂区108。第一掺杂区107可以电连接到位线BL。第二掺杂区108可以电连接到电容器CAP。
在存储器单元100M中，掩埋栅结构BWL可以称为掩埋字线结构BWL。掩埋字线结构BWL可以嵌入栅沟槽105中。掩埋字线结构BWL可以包括栅电介质层110、栅电极120和覆盖层130。栅电极120可以包括第一部分121和第二部分122。
掩埋字线结构BWL可以用根据上述实施例的掩埋栅结构中的任何一种来代替。
电容器CAP可以包括存储节点、电介质层和板节点。存储节点可以具有圆柱形或柱形。电介质层可以形成在存储节点的表面上。电介质层可以是或包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电介质层可以具有层叠有第一氧化锆、氧化铝和第二氧化锆的ZAZ(ZrO2/Al2O3/ZrO2)结构。板节点形成在电介质层上。存储节点和板节点可以由含金属材料制成或包括含金属材料。
存储器单元100M可以是动态随机存取存储器(DRAM)的一部分。当存储器单元100M应用于DRAM时，可以防止栅致漏极泄漏(GIDL)并且可以改善DRAM的刷新特性。此外，可以改善工艺分布，从而提高工艺效率。
尽管已经参照具体的实施例描述了本发明，但是应当注意的是，实施例用于描述而不是限制本发明。此外，应当注意的是，在不偏离由所附权利要求所限定的本发明的范围的情况下，本领域的技术人员可以通过替换、改变和修改以各种方式来实现本发明。

Claims (21)

1.一种半导体装置，包括：
衬底，其包括由隔离层限定的有源区；
掩埋栅结构，其设置在所述衬底中形成的沟槽中；以及
第一掺杂区和第二掺杂区，形成在所述有源区中并且由所述沟槽隔开，
其中，所述掩埋栅结构包括：
栅电介质层，其共形地覆盖所述沟槽；以及
栅电极，其包括第一部分和第二部分，所述第一部分在所述栅电介质层上部分地填充所述沟槽，且所述第二部分形成在所述第一部分上，
其中，所述第二部分包括：所述第一部分中所包括的材料和包括磷P、锗Ge或它们的组合的掺杂剂，以及
其中，所述第一部分不与所述第一掺杂区和所述第二掺杂区横向重叠，并且所述第二部分的全部或部分与所述第一掺杂区和所述第二掺杂区横向重叠。
2.根据权利要求1所述的半导体装置，其中，所述第二部分的功函数低于所述第一部分的功函数。
3.根据权利要求1所述的半导体装置，其中，所述第一掺杂区和所述第二掺杂区具有包括磷、砷或它们的组合的掺杂剂。
4.根据权利要求1所述的半导体装置，其中，所述第一掺杂区和所述第二掺杂区具有彼此相同的掺杂剂。
5.根据权利要求1所述的半导体装置，其中，所述第一掺杂区和所述第二掺杂区具有彼此不同的掺杂剂。
6.根据权利要求1所述的半导体装置，其中，所述第一部分的侧壁和所述第二部分的侧壁彼此对齐，并且所述第一部分的高度大于所述第二部分的高度。
7.根据权利要求1所述的半导体装置，其中，所述第一部分和所述第二部分具有金属、金属氮化物、金属硅化物或它们的组合。
8.一种制造半导体装置的方法，包括：
在包括由隔离层限定的有源区的衬底中形成沟槽；
形成覆盖所述沟槽的栅电介质层；
在所述栅电介质层上形成部分地填充所述沟槽的初始栅电极；
形成包括第一部分和第二部分的栅电极；以及
在所述沟槽的两侧上形成第一掺杂区和第二掺杂区，
其中，所述第二部分与所述第一部分的不同之处在于，仅所述第二部分包括至少一种掺杂剂。
9.根据权利要求8所述的方法，其中，通过利用选自包括磷P和锗Ge的组中的至少一种掺杂剂执行第一离子注入工艺来形成所述栅电极的所述第二部分。
10.根据权利要求9所述的方法，其中，所述第一离子注入工艺包括：将所述至少一种掺杂剂垂直离子注入到所述栅电极的所述第二部分中直至预定深度。
11.根据权利要求9所述的方法，其中，形成所述第一掺杂区和所述第二掺杂区包括：通过利用选自包括磷P和砷As的组中的至少一种掺杂剂执行的第二离子注入工艺。
12.根据权利要求11所述的方法，其中，所述第二离子注入工艺包括倾斜的离子注入工艺。
13.根据权利要求12所述的方法，其中，调整所述第二离子注入工艺的倾斜角，使得所述第一掺杂区和所述第二掺杂区不与所述第一部分横向重叠并且仅与所述第二部分的全部或部分重叠。
14.根据权利要求11所述的方法，其中，同时执行所述第一离子注入工艺和所述第二离子注入工艺。
15.根据权利要求11所述的方法，其中，在所述第一离子注入工艺之后，执行所述第二离子注入工艺。
16.根据权利要求11所述的方法，其中，所述第一离子注入工艺和所述第二离子注入工艺通过利用相同的至少一种掺杂剂来执行。
17.根据权利要求11所述的方法，其中，所述第一离子注入工艺和所述第二离子注入工艺通过利用彼此不同的至少一种掺杂剂来执行。
18.根据权利要求8所述的方法，其中，所述第一部分的侧壁和所述第二部分的侧壁彼此对齐，并且所述第一部分的高度大于所述第二部分的高度。
19.根据权利要求8所述的方法，其中，所述第二部分的下表面位于与所述第一掺杂区和所述第二掺杂区的下表面相同的水平位处。
20.根据权利要求8所述的方法，其中，所述第二部分的上表面位于比所述第一掺杂区和所述第二掺杂区的下表面更高的水平位处，并且所述第二部分的下表面位于比所述第一掺杂区和所述第二掺杂区的下表面更低的水平位处。
21.根据权利要求8所述的方法，其中，所述初始栅电极由金属、金属氮化物、金属硅化物或它们的组合形成，所述第一部分包括所述初始栅电极中所包括的材料，并且所述第二部分包括：所述初始栅电极中所包括的材料和用于调节功函数的掺杂剂。
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