KR20230132974A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예는 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치는 트렌치를 포함하는 기판; 상기 트렌치의 저면 및 측벽을 커버링하는 게이트절연층; 및 상기 게이트절연층 상에서 상기 트렌치를 채우고 순차적으로 적층된 게이트전극 구조체 및 캡핑층을 포함하고, 상기 게이트전극 구조체는, 금속질화물을 포함하는 제1게이트전극; 상기 제1게이트전극 상에 상기 제1게이트전극과 동일한 금속질화물을 포함하고, 상기 제1게이트전극보다 낮은 일함수를 갖는 제2게이트전극; 및 상기 제2게이트전극 상에 상기 제2게이트전극의 두께보다 얇은 두께를 갖는 비금속물질을 포함하는 제3게이트전극을 포함할 수 있다.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 매립 게이트를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명의 실시예는 전기적 특성이 향상된 반도체 장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치는 트렌치를 포함하는 기판; 상기 트렌치의 저면 및 측벽을 커버링하는 게이트절연층; 및 상기 게이트절연층 상에서 상기 트렌치를 채우고 순차적으로 적층된 게이트전극 구조체 및 캡핑층을 포함하고, 상기 게이트전극 구조체는, 금속질화물을 포함하는 제1게이트전극; 상기 제1게이트전극 상에 상기 제1게이트전극과 동일한 금속질화물을 포함하고, 상기 제1게이트전극보다 낮은 일함수를 갖는 제2게이트전극; 및 상기 제2게이트전극 상에 상기 제2게이트전극의 두께보다 얇은 두께를 갖는 비금속물질을 포함하는 제3게이트전극을 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측벽을 커버링하는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 금속질화물을 포함하는 제1게이트전극을 형성하는 단계;상기 제1게이트전극 상에 상기 제1게이트전극과 동일한 금속질화물을 포함하고, 상기 제1게이트전극보다 낮은 일함수를 갖는 제2게이트전극을 형성하는 단계; 상기 제2게이트전극 상에 상기 제2게이트전극의 두께보다 얇은 두께를 갖고 비금속물질을 포함하는 제3게이트전극을 형성하는 단계를 포함할 수 있다.
본 기술은 금속물질을 포함하는 게이트전극의 체적(volume)을 증가시켜 저항(Rs)을 감소시킬 수 있다.
본 기술은 트렌치 저면으로부터 일함수가 점차 낮아지는 게이트전극을 적용하여 게이트유도드레인누설(GIDL)을 개선할 수 있다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 3a 내지 도 3f는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
도 1은 본 실시예들에 따른 반도체 장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다. 도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 장치(100)는 기판(101) 및 기판(101)에 내장된 매립 게이트 구조(100G)를 포함할 수 있다. 반도체 장치(100)는 메모리셀의 일부일 수 있다. 예컨대, 반도체 장치(100)는 DRAM의 메모리셀의 일부일 수 있다.
기판(101)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체 기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정실리콘, 폴리실리콘, 비정질실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(10)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물반도체 기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(103)이 형성될 수 있다. 소자분리층(102)에 의해 활성영역(103)이 정의될 수 있다. 소자분리층(102)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예를 들어, 분리트렌치(Isolation trench, 102T)에 절연물질을 채워 형성할 수 있다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
기판(101) 내에 트렌치(105)가 형성될 수 있다. 트렌치(105)는 하드마스크층(104)을 식각배리어로 사용하고, 기판(101)을 식각하여 형성할 수 있다. 도 1의 평면도로 볼 때, 트렌치(105)는 어느 한 방향으로 연장된 라인 형상(line shape)일 수 있다. 트렌치(105)는 활성영역(103)과 소자분리층(102)을 횡단하는 라인형상일 수 있다. 트렌치(105)는 분리트렌치(102T)보다 더 얕은 깊이를 가질 수 있다. 다른 실시예에서, 트렌치(105)의 저부는 곡률을 가질 수 있다. 트렌치(105)는 매립 게이트 구조(100G)가 형성되는 공간으로서, '게이트 트렌치'라고 지칭할 수 있다.
활성영역(103) 내에 제1도핑영역(111)과 제2도핑영역(112)이 형성될 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 도전형 도펀트가 도핑된 영역이다. 예컨대, 도전형 도펀트는 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)은 동일 도전형의 도펀트로 도핑될 수 있다. 트렌치(105) 양측의 활성영역(104) 내에 제1도핑영역(111)과 제2도핑영역(112)이 위치할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)의 저면은 활성영역(103)이 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1도핑영역(111)과 제2도핑영역(112)의 저면은 트렌치(105)의 바닥면보다 높을 수 있다. 제1도핑영역(111)은 '제1소스/드레인영역'이라고 지칭할 수 있고, 제2도핑영역(112)은 '제2소스/드레인영역'이라고 지칭할 수 있다. 매립 게이트구조(100G)에 의해 제1도핑영역(111)과 제2도핑영역(112) 사이에 채널(미도시)이 정의될 수 있다. 채널은 트렌치(105)의 프로파일을 따라 정의될 수 있다.
트렌치(105)는 제1트렌치(T1)과 제2트렌치(T2)를 포함할 수 있다. 제1트렌치(T1)는 활성영역(103) 내에 형성된다. 제2트렌치(T2)는 소자분리층(102) 내에 형성된다. 트렌치(105)는 제1트렌치(T1)로부터 제2트렌치(T2)로 연속적으로 연장될 수 있다. 트렌치(105)에서, 제1트렌치(T1)의 바닥면은 제2트렌치(T2)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(T1)와 제2트렌치(T2)의 높이 차이는 소자분리층(102)이 리세스 됨에 따라 형성된다. 따라서, 제2트렌치(T2)는 제1트렌치(T1)의 바닥면보다 낮은 바닥면을 갖는 리세스 영역(R)을 포함할 수 있다. 제1트렌치(T1)와 제2트렌치(T2) 사이의 단차로 인하여 활성영역(103)에 핀(Fin, 103F)이 형성된다. 따라서, 활성영역(103)은 핀(103F)을 포함할 수 있다.
이와 같이, 제1트렌치(T1) 아래에 핀(103F)이 형성되고, 핀(103F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다. 핀(103F)은 채널(미도시)의 일부가 형성되는 부분이다. 핀(103F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀(103F)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
다른 실시예에서, 핀(103F)은 생략될 수도 있다.
매립 게이트구조(100G)는 트렌치(105)의 저면 및 측벽을 커버링하는 게이트절연층(106), 게이트절연층(106) 상에서 트렌치(105)를 채우도록 순차적으로 적층된 게이트전극 구조체(GE) 및 캡핑층(110)을 포함할 수 있다. 게이트전극 구조체(GE)은 제1게이트전극(107), 제2게이트전극(108) 및 제3게이트전극(109)의 적층구조를 포함할 수 있다. 제1게이트전극(107)은 게이트절연층(106) 상에서 트렌치(105)의 하부(Lower portion)을 채울 수 있고, 제2게이트전극(108)은 제1게이트전극(107) 상에 형성될 수 있다. 제3게이트전극(109)은 제2게이트전극(108) 상에 형성될 수 있다. 제2게이트전극(108) 및 제3게이트전극(109)은 트렌치(105)의 중간부(middle portion)를 채울 수 있다. 캡핑층(110)은 제3게이트전극(109) 상에서 트렌치(105)의 상부(upper portion)를 채울 수 있다. 트렌치(105)의 하부, 중간부 및 상부는 설명의 편의를 위한 것으로서, 각각의 두께(또는 깊이)는 서로 동일하거나 다를 수 있다.
특히, 본 실시예에서, 제2게이트전극(108)의 두께는 제3게이트전극(109)의 두께보다 더 크게 조절될 수 있다.
게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산화질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물(lanthanum oxide), 란타늄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide) 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(106)은 금속산화물을 포함할 수 있다.
게이트전극 구조체(GE)의 상부 표면은 활성영역(103)의 상부 표면보다 낮은 레벨일 수 있다. 게이트전극 구조체(GE)는 서로 다른 일함수를 갖는 제1 내지 제3게이트전극(107, 108, 109)의 적층구조를 포함할 수 있다.
제1게이트전극(107)의 상부면은 제1 및 제2도핑영역(111, 112)의 바닥면보다 낮은 레벨에 위치할 수 있다. 제1게이트전극(107)은 제1일함수를 가질 수 있다. 제1게이트전극(107)은 금속 베이스 물질일 수 있다. 제1게이트전극(107)은 금속질화물일 수 있다. 예를 들어, 금속질화물은 티타늄질화물(TiN)을 포함할 수 있다. 제1게이트전극(107)은 화학양론적 티타늄질화물로 형성될 수 있다. 화학양론적 티타늄질화물은 티타늄과 질소의 조성비가 약 1:1이다. 다른 실시예에서, 제1게이트전극(107)은 실리콘이 도핑된 티타늄질화물(Si doped TiN)을 포함할 수 있다.
제2게이트전극(108)은 제1게이트전극(107)의 두께보다 얇은 두께로 형성될 수 있다. 제2게이트전극(108)은 제1게이트전극(107)과 동일한 금속질화물을 포함할 수 있다. 제2게이트전극(108)은 제1일함수보다 낮은 제2일함수를 가질 수 있다. 제2게이트전극(108)은 제1게이트전극(107)보다 비저항이 낮을 수 있다. 예를 들어, 제2게이트전극(108)은 제1게이트전극(107)보다 막 내에 질소(Nitride)를 더 많이 함유한 질소 리치 티타늄질화물(N-rich TiN)을 포함할 수 있다. 즉, 제2게이트전극(108)은 막 내 질소의 함량이 티타늄의 함량보다 더 많을 수 있다. 제2게이트전극(108)은 제1게이트전극(107)보다 매끄러운 표면(smooth surface)을 가질 수 있다. 제2게이트전극(108)의 결정립방향은 [200]일 수 있다. [200]의 결정립방향은 화학양론적 티타늄질화물의 결정립방향인 [111]보다 낮은 비저항을 갖는다.
다른 실시예에서, 제2게이트전극(108)은 제1게이트전극(107)보다 막 내에 티타늄(Titanium)을 더 많이 함유한 티타늄 리치 티타늄질화물(Ti-rich TiN)을 포함할 수도 있다. 또 다른 실시예에서, 제2게이트전극(108)은 제1게이트전극(107)보다 일함수(work function)가 작은 저저항 금속물질을 포함할 수도 있다. 또 다른 실시예에서, 제2게이트전극(108)은 금속 실리사이드를 포함할 수도 있다.
제3게이트전극(109)은 제2게이트전극(108)의 두께(h1)보다 얇은 두께로 형성될 수 있다. 제3게이트전극(109)의 두께(h2)는 소자 특성을 열화시키지 않는 최소한의 두께로 적용될 수 있다. 제3게이트전극(109)은 제2일함수보다 낮은 제3일함수를 가질 수 있다. 제3게이트전극(109)은 비금속물질을 포함할 수 있다. 예를 들어, 제3게이트전극(109)은 폴리실리콘을 포함할 수 있다. 예를 들어, 제3게이트전극(109)은 N형 폴리실리콘을 포함할 수 있다.
본 실시예에서는 트렌치(105)의 저면에서부터 점차적으로 낮은 일함수를 갖는 제1 내지 제3게이트전극(107, 108, 109)을 차례로 적층할 수 있다. 특히, 일함수가 가장 높은 제1게이트전극(107)의 상부면이 제1 및 제2도핑영역(111, 112)의 바닥면보다 낮은 레벨에 위치하도록 하고, 상대적으로 일함수가 낮는 제2 또는 제3게이트전극(108, 109)을 제1 및 제2도핑영역(111, 112)과 오버랩되도록 배치하므로써, 게이트유도드레인누설(GIDL)을 개선할 수 있다. 다시말해서, 정션(Junction)과 오버랩되는 게이트전극의 일함수를 감소시킴으로써 게이트유도드레인누설을 개선할 수 있다.
또한, 본 실시예는 제1게이트전극(107)과 동일한 금속질화물을 포함하면서 제1게이트전극(107)보다 낮은 일함수를 갖는 제2게이트전극(108)을 적용할 수 있다. 특히 제2게이트전극(108)의 두께를 제3게이트전극(109)의 두께보다 두껍게 조절하되, 제3게이트전극(109)의 두께는 소자 열화를 방지할 수 있는 최소한의 두께로 조절할 수 있다. 따라서, 게이트전극에서 금속의 체적(volume)을 증가시켜 비저항 감소에 따른 소자의 저항(Rs)을 개선할 수 있으며, 동시에 게이트유도드레인누설(GIDL) 방지 효과를 극대화할 수 있다. 이러한 효과는 제2게이트전극(108)의 일함수가 낮을 수록, 제2게이트전극(108)의 두께가 커질수록 극대화될 수 있다.
다른 실시예에서, 도 4에 도시된 바와 같이, 매립 게이트구조(200G)는 트렌치(205)의 저면 및 측벽을 커버링하는 게이트절연층(206), 게이트절연층(206) 상에서 트렌치(205)를 채우도록 순차적으로 적층된 게이트전극 구조체(GE) 및 캡핑층(210)을 포함할 수 있다. 게이트전극 구조체(GE)는 제1게이트전극(207) 및 제2게이트전극(208)의 적층구조를 포함할 수 있다.
게이트전극 구조체(GE)의 상부 표면은 활성영역(103)의 상부 표면보다 낮은 레벨일 수 있다. 제1게이트전극(207)은 트렌치(205)의 저부를 채우는 형성일 수 있다. 게이트전극 구조체(GE)는 서로 다른 일함수를 갖는 제1 및 제2게이트전극(207, 208)의 적층구조를 포함할 수 있다. 게이트전극 구조체(GE)는 서로 다른 높이를 갖는 제1 및 제2게이트전극(207, 208)의 적층구조를 포함할 수 있다.
제1게이트전극(207)의 상부면은 제1 및 제2도핑영역(111, 112)의 바닥면보다 낮은 레벨에 위치할 수 있다. 제1게이트전극(207)은 제1일함수를 가질 수 있다. 제1게이트전극(207)은 금속 베이스 물질일 수 있다. 제1게이트전극(207)은 금속질화물을 포함할 수 있다. 예를 들어, 제1게이트전극(207)은 티타늄질화물(TiN)을 포함할 수 있다. 제1게이트전극(207)은 화학양론적 티타늄질화물로 형성될 수 있다. 화학양론적 티타늄질화물은 티타늄과 질소의 조성비가 약 1:1이다. 다른 실시예에서, 제1게이트전극(207)은 실리콘이 도핑된 티타늄질화물(Si doped TiN)을 포함할 수 있다.
제2게이트전극(208)은 제1게이트전극(207)의 두께보다 얇은 두께로 형성될 수 있다. 제2게이트전극(208)은 제1게이트전극(207)과 동일한 금속질화물을 포함할 수 있다. 제2게이트전극(208)은 제1일함수보다 낮은 제2일함수를 가질 수 있다. 제2게이트전극(208)은 제1게이트전극(207)보다 비저항이 낮을 수 있다. 예를 들어, 제2게이트전극(208)은 제1게이트전극(207)보다 막 내에 질소(Nitride)를 더 많이 함유한 질소 리치 티타늄질화물(N-rich TiN)을 포함할 수 있다. 즉, 제2게이트전극(208)은 막 내 질소의 함량이 티타늄의 함량보다 더 많을 수 있다. 제2게이트전극(208)은 제1게이트전극(207)보다 매끄러운 표면(smooth surface)을 가질 수 있다. 제2게이트전극(208)의 결정립방향은 [200]일 수 있다. [200]의 결정립방향은 화학양론적 티타늄질화물의 결정립방향인 [111]보다 낮은 비저항을 갖는다.
다른 실시예에서, 제2게이트전극(208)은 제1게이트전극(207)보다 막 내에 티타늄(Titanium)을 더 많이 함유한 티타늄 리치 티타늄질화물(Ti-rich TiN)을 포함할 수도 있다. 또 다른 실시예에서, 제2게이트전극(208)은 제1게이트전극(207)보다 일함수(work function)가 작은 저저항 금속물질을 포함할 수도 있다. 또 다른 실시예에서, 제2게이트전극(208)은 금속 실리사이드를 포함할 수도 있다.
도 3a 내지 도 3f는 본 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 3a에 도시된 바와 같이, 기판(101)에 소자분리층(102)이 형성된다. 소자분리층(102)에 의해 활성영역(103)이 정의된다. 소자분리층(102)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(101)을 식각하여, 분리트렌치(102T)를 형성한다. 분리트렌치(102T)는 절연물질로 채워지고, 이에 따라 소자분리층(102)이 형성된다. 소자분리층(102)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(102T)를 채우는데 사용될 수 있다. CMP(chemical mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(101) 내에 트렌치(105)가 형성된다. 트렌치(105)는 활성영역(103) 및 소자분리층(102)을 횡단하는 라인 형상으로 형성될 수 있다. 트렌치(105)는 하드마스크층(104)을 식각 마스크로 이용한 기판(101)의 식각 공정에 의해 형성될 수 있다. 하드마스크층(104)은 기판(101) 상에 형성될 수 있고, 라인 형상의 오프닝을 가질 수 있다. 하드마스크층(104)은 기판(101)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(104)은 TEOS(Tetra Ethyl Ortho Silicate)와 같은 실리콘산화물일 수 있다. 트렌치(105)는 분리트렌치(102T)보다 얕게 형성될 수 있다. 트렌치(105)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예의 트렌치(105)의 저부 에지는 곡률을 가질 수 있다.
후속하여, 핀(103F)을 형성할 수 있다. 핀(103F)을 형성하기 위해, 트렌치(105) 아래의 소자분리층(102)을 선택적으로 리세스시킬 수 있다. 핀(103F)의 구조는 도 2b의 핀(103F)을 참조하기로 한다.
도 3b에 도시된 바와 같이, 트렌치(105)의 표면 상에 게이트절연층(106)이 형성될 수 있다. 게이트절연층(106)을 형성하기 전에, 트렌치(105) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다. 게이트절연층(106)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 게이트절연층(106)은 실리콘산화물을 포함할 수 있다. 다른 실시예에서, 게이트절연층(106)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 증착법에 의해 형성되는 게이트절연층(106)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란타늄산화물, 란타늄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 또는 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(106)은 실리콘산화물과 고유전물질의 스택을 포함할 수 있고, 여기서, 고유전물질은 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다.
도 3c에 도시된 바와 같이, 게이트절연층(106) 및 하드마스크층(104) 상에 제1게이트전극층(107A)이 형성될 수 있다. 제1게이트전극층(107A)은 게이트절연층(106) 상에서 트렌치(105)를 채울 수 있다. 제1게이트전극층(107A)은 금속물질을 포함할 수 있다. 제1게이트전극층(107A)은 원자층증착(Atomic Layer Deposition) 공정으로 형성할 수 있다. 따라서, 좁은 선폭을 갖는 트렌치(105)의 저부를 보이드(Void)없이 갭필할 수 있다.
예를 들어, 제1게이트전극층(107A)은 티타늄질화물(TiN)을 포함할 수 있다. 제1게이트전극층(107A)은 화학양론적 티타늄질화물로 형성될 수 있다. 화학양론적 티타늄질화물은 티타늄과 질소의 조성비가 약 1:1이다. 다른 실시예에서, 제1게이트전극층(107A)은 실리콘이 도핑된 티타늄질화물(Si doped TiN)을 포함할 수 있다.
도 3d에 도시된 바와 같이, 트렌치(105) 내부에 제1게이트전극(107)이 형성될 수 있다. 제1게이트전극(107)을 형성하기 위해, 리세싱 공정(recessing process)이 수행될 수 있다. 리세싱 공정은 건식식각, 예컨대, 에치백 공정에 의해 진행될 수 있다. 에치백 공정은 플라즈마를 이용하여 수행될 수 있다. 제1게이트전극(107)은 제1게이트전극층(107A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 하드마스크층(104)의 상부 표면이 노출되도록 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제1게이트전극(107)의 상부 표면은 활성영역(103)의 상부 표면보다 낮게 리세스 될 수 있다. 제1게이트전극(107)을 형성한 후에, 게이트절연층(106)의 일부 표면들이 노출될 수 있다.
도 3e에 도시된 바와 같이, 제1게이트전극(107) 상에 제2게이트전극(108)이 형성될 수 있다.
제2게이트전극(108)은 제1게이트전극(107)과 동일한 금속질화물을 포함할 수 있다. 제2게이트전극(108)은 제1게이트전극(107)의 일함수보다 낮은 일함수를 가질 수 있다. 제2게이트전극(108)은 제1게이트전극(107)의 비저항보다 낮은 비저항을 가질 수 있다. 제2게이트전극(108)은 제1게이트전극(107)과 동일한 금속질화물을 포함할 수 있다. 예를 들어, 제2게이트전극(108)은 제1게이트전극(107)보다 일함수가 낮은 티타늄질화물을 포함할 수 있다. 예를 들어, 제2게이트전극(108)은 제1게이트전극(107)보다 막 내에 질소(Nitride)를 더 많이 함유한 질소 리치 티타늄질화물(N rich TiN)을 포함할 수 있다.
제2게이트전극(108)은 물리기상증착(Physical Vapor Deposition; PVD) 공정으로 형성할 수 있다. PVD 공정은 증착시 물질의 조성비를 조절하기가 용이하다. 즉, 제2게이트전극(108) 형성시 티타늄질화물 내 질소의 조성비가 티타늄의 조성비보다 많아지도록 물질의 조성비를 조절하여 형성할 수 있다.
다른 실시예에서, 제2게이트전극(108)은 화학기상증착(Chemical Vapor Deposition; CVD) 공정으로 형성할 수도 있다. 또 다른 실시예에서, 제2게이트전극(108)은 제1게이트전극(108)과 동일한 금속질화물 즉, 화학양론적 티타늄질화물을 증착한 후, 질소를 도핑할 수도 있다. 또 다른 실시예에서, 제2게이트전극(108)은 PVD 공정 또는 CVD 공정으로 티타늄질화물을 형성한 후, 질소를 도핑할 수도 있다.
다른 실시예에서, 제2게이트전극(108)은 티타늄 리치 티타늄질화물(Ti rich TiN)을 포함할 수도 있다. 여기서, 티타늄 리치 티타늄질화물(Ti rich TiN)은 막 내 티타늄의 조성비가 질소의 조성비보다 많은 티타늄질화물을 가리킨다. 또 다른 실시예에서, 제2게이트전극(108)은 제1게이트전극(107)보다 일함수(work function)이 작은 저저항 금속물질을 포함할 수도 있다. 또 다른 실시예에서, 제2게이트전극(108)은 금속 실리사이드를 포함할 수도 있다.
제2게이트전극(108)의 두께(h1)는 제1게이트전극(107)의 두께보다 얇을 수 있으나, 이에 한정되는 것은 아니다.
도 3f에 도시된 바와 같이, 제2게이트전극(108) 상에 제3게이트전극(109)을 형성할 수 있다. 제3게이트전극(109)은 제2게이트전극(108)보다 낮은 일함수를 가질 수 있다. 제3게이트전극(109)은 비금속물질을 포함할 수 있다. 예를 들어, 제3게이트전극(109)은 폴리실리콘을 포함할 수 있다. 예를 들어, 제3게이트전극(109)은 N형 폴리실리콘을 포함할 수 있다.
제3게이트전극(109)은 제2게이트전극(108)의 두께(h1)보다 얇은 두께로 형성될 수 있다. 제3게이트전극(109)의 두께(h2)는 소자 특성을 열화시키지 않는 최소한의 두께로 적용될 수 있다.
따라서, 서로 다른 일함수를 갖는 게이트전극 구조체(GE)가 형성될 수 있다.
다른 실시예로서, 도 4와 같이, 게이트전극 구조체(GE)를 제1 및 제2게이트전극(107, 108)의 적층구조로만 구성하는 경우, 도 3f는 생략될 수 있다.
이어서, 제3게이트전극(109) 상에 캡핑층(110)이 형성된다. 캡핑층(110)은 절연물질을 포함한다. 캡핑층(110)은 실리콘질화물을 포함할 수 있다. 캡핑층(110)은 ONO(Oxide-Nitride-Oxide) 구조일 수도 있다. 후속하여, 하드마스크층(104)의 상부 표면이 노출되도록 캡핑층(110)의 평탄화가 진행될 수 있다. 이에 따라, 트렌치(105)를 채우는 캡핑층(110)이 잔류할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립 게이트 구조(100G)가 형성된다. 매립 게이트 구조(100G)는 게이트절연층(106), 게이트전극 구조체(GE) 및 캡핑층(110)을 포함할 수 있다. 게이트전극 구조체(GE)은 서로 다른 일함수를 갖는 제1 내지 제3게이트전극(107, 108, 109)의 적층구조를 포함할 수 있다. 제3게이트전극(109)의 상부 표면은 활성영역(103)의 상부 표면보다 낮게 위치할 수 있다.
이어서, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(101) 내에 제1도핑영역(111)과 제2도핑영역(112)이 형성된다. 제1도핑영역(111)과 제2도핑영역(112)은 제2 또는 게3게이트전극(108, 109)과 수평적으로 일부 또는 전부 오버랩될 수 있다. 제1게이트전극(107)은 제1 및 제2도핑영역(111, 112)에 수평적으로 오버랩되지 않을 수 있다. 제1 및 제2도핑영역(111, 112)은 제1,2소스/드레인영역이라고 지칭할 수 있다.
제1 및 제2도핑영역(111, 112)을 형성함에 따라, 트렌치(105)의 표면을 따라 채널(미도시)이 정의될 수있다.
본 실시예에 따른 게이트전극 구조체(GE)는 트렌치(105)의 저면으로부터 점차적으로 낮은 일함수를 갖는 제1 내지 제3게이트전극(107, 108, 109)의 적층구조를 포함한다. 특히, 일함수가 가장 높은 제1게이트전극(107)의 상부면이 제1 및 제2도핑영역(111, 112)의 바닥면보다 낮은 레벨에 위치하도록 하고, 상대적으로 일함수가 낮은 제2 또는 제3게이트전극(108, 109)을 제1 및 제2도핑영역(111, 112)과 오버랩되도록 배치하므로써, 게이트유도드레인누설(GIDL)을 개선할 수 있다. 다시말해서, 정션(Junction)과 오버랩되는 위치에 낮은 일함수를 갖는 게이트전극을 적용하므로써 게이트유도드레인누설(GIDL)을 개선할 수 있다.
또한, 본 실시예는 제1게이트전극(107)과 동일한 금속질화물을 포함하면서 제1게이트전극(107)보다 낮은 일함수를 갖는 제2게이트전극(108)을 적용할 수 있다. 특히 제2게이트전극(108)의 두께를 제3게이트전극(109)의 두께보다 두껍게 조절하되, 제3게이트전극(109)의 두께는 소자 열화를 방지할 수 있는 최소한의 두께로 조절할 수 있다. 따라서, 게이트전극에서 금속의 체적(volume)을 증가시켜 비저항 감소에 따른 소자의 저항(Rs)을 개선할 수 있으며, 동시에 게이트유도드레인누설(GIDL) 방지 효과를 극대화할 수 있다. 이러한 효과는 제2게이트전극(108)의 일함수가 낮을 수록, 제2게이트전극(108)의 두께가 커질수록 극대화될 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 소자분리층
103 : 활성영역 104 : 하드마스크층
105 : 트렌치 106 : 게이트절연층
107 : 제1게이트전극 108 : 제2게이트전극
109 : 제3게이트전극 110 : 캡핑층
111 : 제1도핑영역 112 : 제2도핑영역
100 : 반도체 장치
100G : 매립 게이트구조
GE : 게이트전극 구조체
103F : 핀 102T : 분리트렌치

Claims (20)

  1. 트렌치를 포함하는 기판;
    상기 트렌치의 저면 및 측벽을 커버링하는 게이트절연층; 및
    상기 게이트절연층 상에 순차적으로 적층되어 상기 트렌치를 채우는 게이트전극 구조체 및 캡핑층을 포함하고,
    상기 게이트전극 구조체는,
    금속질화물을 포함하는 제1게이트전극;
    상기 제1게이트전극 상에 상기 제1게이트전극과 동일한 금속질화물을 포함하고, 상기 제1게이트전극보다 낮은 일함수를 갖는 제2게이트전극; 및
    상기 제2게이트전극 상에 상기 제2게이트전극의 두께보다 얇은 두께를 갖는 비금속물질을 포함하는 제3게이트전극
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 금속질화물은 티타늄질화물(TiN)을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1게이트전극은 실리콘 도프드 티타늄질화물(Si doped TiN)을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2게이트전극은 상기 제1게이트전극보다 비저항이 낮은 물질을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2게이트전극은 질소 리치 티타늄질화물(N rich TiN)을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2게이트전극은 티타늄 리치 티타늄질화물(Ti rich TiN)을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제3게이트전극은 N형 폴리실리콘을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제3게이트전극의 일함수는 상기 제2게이트전극의 일함수보다 낮은 물질을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 트렌치의 양측 기판에 도핑영역을 더 포함하는 반도체 장치.
  10. 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측벽을 커버링하는 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 상기 금속질화물을 포함하는 제1게이트전극을 형성하는 단계;
    상기 제1게이트전극 상에 상기 제1게이트전극과 동일한 금속질화물을 포함하고, 상기 제1게이트전극보다 낮은 일함수를 갖는 제2게이트전극을 형성하는 단계; 및
    상기 제2게이트전극 상에 상기 제2게이트전극의 두께보다 얇은 두께를 갖고 비금속물질을 포함하는 제3게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제1게이트전극은 원자층증착(Atomic Layer Deposition) 공정으로 형성하는 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 금속질화물은 티타늄질화물(TiN)을 포함하는 반도체 장치 제조 방법.
  13. 제10항에 있어서,
    상기 제1게이트전극은 실리콘 도프드 티타늄질화물(Si doped TiN)을 포함하는 반도체 장치 제조 방법.
  14. 제10항에 있어서,
    상기 제2게이트전극은 화학기상증착(Chemical Vapor Deposition) 공정 또는 물리기상증착(Physical Vapor Deposition) 공정으로 형성하는 반도체 장치 제조 방법.
  15. 제10항에 있어서,
    상기 제2게이트전극을 형성하는 단계는,
    상기 제1게이트전극 상에 티타늄질화물을 형성하는 단계; 및
    상기 티타늄질화물 상에 질소를 도핑하는 단계를 포함하는 반도체 장치 제조 방법.
  16. 제10항에 있어서,
    상기 제2게이트전극은 질소 리치 티타늄질화물(N rich TiN)을 포함하는 반도체 장치 제조 방법.
  17. 제10항에 있어서,
    상기 제2게이트전극은 티타늄 리치 티타늄질화물(Ti rich TiN)을 포함하는 반도체 장치 제조 방법.
  18. 제10항에 있어서,
    상기 제3게이트전극은 상기 제2게이트전극보다 일함수가 낮은 물질을 포함하는 반도체 장치 제조 방법.
  19. 제10항에 있어서,
    상기 제3게이트전극은 N형 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  20. 제10항에 있어서,
    상기 제3게이트전극을 형성하는 단계 후,
    상기 제3게이트전극 상에 상기 트렌치의 나머지 부분을 갭필하는 캡핑층을 형성하는 단계; 및
    상기 트렌치의 양측 기판에 도핑영역을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
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