CN112447521B - 具有掩埋栅结构的半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种用于改善栅致漏极泄漏的半导体器件及其制造方法，并且所述方法可以包括：在衬底中形成沟槽；用初始栅极电介质层内衬沟槽的表面；形成栅电极以部分地填充内衬的沟槽；形成牺牲材料，牺牲材料与栅电极的顶表面间隔开并选择性地覆盖内衬的沟槽的顶角；去除由牺牲材料暴露的内衬的沟槽的初始栅极电介质层的一部分，以形成气隙；以及在栅电极之上形成覆盖层以覆盖气隙的侧表面。

Description

具有掩埋栅结构的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2019年9月2日提交的申请号为10-2019-0108106的韩国专利申请的优先权，其全部内容通过引用合并于本文中。
技术领域
各种实施例总体而言涉及一种半导体器件，具体地，涉及一种具有掩埋栅结构的半导体器件及其制造方法。
背景技术
金属栅电极被应用于高性能的晶体管。具体地，掩埋栅型晶体管需要控制阈值电压用于高性能操作。另外，栅致漏极泄漏(GIDL)特性极大地影响掩埋栅型晶体管的性能。
发明内容
本发明的各个实施例针对具有掩埋栅结构的半导体器件及其制造方法，该半导体器件可以改善栅致漏极泄漏(GIDL)。
根据一个实施例，一种用于制造半导体器件的方法可以包括：在衬底中形成沟槽；用初始栅极电介质层内衬所述沟槽的表面；形成栅电极以部分地填充内衬的沟槽；形成与所述栅电极的顶表面间隔开并且选择性地覆盖所述内衬的沟槽的顶角的牺牲材料；去除由所述牺牲材料暴露的所述内衬的沟槽的所述初始栅极电介质层的一部分，以形成气隙；以及在所述栅电极之上形成覆盖层以覆盖所述气隙的侧表面。
根据一个实施例，一种用于制造半导体器件的方法可以包括：在衬底中形成沟槽；用初始栅极电介质层内衬所述沟槽的表面；形成下掩埋部以部分地填充所述内衬的沟槽；在所述下掩埋部之上形成上掩埋部；形成与所述上掩埋部的顶表面间隔开并且选择性地覆盖所述内衬的沟槽的顶角的牺牲材料；去除由所述牺牲材料暴露的所述内衬的沟槽的所述初始栅极电介质层的所述牺牲材料的一部分，以形成与所述上掩埋部的侧壁水平重叠的气隙；以及在所述上掩埋部之上形成覆盖层以覆盖所述气隙的侧表面。
根据一个实施例，一种半导体器件可以包括：衬底，其包括沟槽；栅电极和覆盖层，所述栅电极和所述覆盖层顺序地层叠以填充所述沟槽；以及栅极电介质结构，所述栅极电介质结构沿着所述沟槽的表面保形地形成，并且包括气隙以部分地覆盖所述栅电极的侧壁和所述覆盖层的侧壁。
附图说明
图1是示出了根据本公开的实施例的半导体器件的平面图。
图2A是示出了沿着图1中所示的A-A’线截取的半导体器件的截面图。
图2B是示出了沿着图1中所示的B-B’线截取的半导体器件的截面图。
图3至图7是示出了根据本公开的实施例的半导体器件的截面图。
图8A至图8K是示出了根据本公开的实施例的用于形成半导体器件的方法的示例的截面图。
图9A和图9B是示出了用于形成本公开的半导体器件的方法的另一示例的截面图。
图10是示出了存储单元的截面图。
具体实施方式
可以参照截面图、平面图和框图来描述本文中所述的各种实施例，这些截面图、平面图和框图是根据本发明的特定实施例的半导体器件的理想示意图。应当注意的是，可以通过制造技术和/或公差来修改附图的结构。本发明不限于所描述的实施例和附图中所示的特定结构，而是可以包括其它实施例、或描述的实施例的修改形式，其包括可以根据制造工艺的要求对结构进行的任何改变。因此，在附图中示出的区域具有示意性属性，并且在附图中示出的区域的形状旨在示出元件的区域的特定结构，并非旨在限制本发明的范围。
在下文中，在半导体器件的各种实施例中，阈值电压Vt可以取决于平带电压VFB，并且平带电压VFB可以取决于功函数。功函数可以通过各种方法来调节。例如，可以通过用于栅电极的材料的类型或在存储单元的沟道与栅电极之间采用的材料的类型来调节功函数。调整功函数可能会导致平带电压移位。通常，增加功函数可以使平带电压沿着正方向移位，而减小功函数可以使平带电压沿着负方向移位。这样，可以通过移位平带电压来调制阈值电压。在各种实施例中，即使当降低沟道浓度或省略沟道掺杂时，也可以通过移位平带电压来调制阈值电压。具体地，可以通过利用具有低功函数或气隙的材料来降低平带电压，从而改善栅致漏极泄漏(GIDL)。
在下文中，在半导体器件的各种实施例中，掩埋栅结构可以位于沟槽中。掩埋栅结构可以包括栅极电介质层、栅电极和覆盖层的叠层。栅极电介质层可以覆盖沟槽的表面，并且栅电极可以形成在栅极电介质层上。栅电极可以部分地填充沟槽，并且覆盖层可以填充在栅电极上的沟槽的其它部分。栅电极可以被称为“掩埋栅电极”。
栅电极可以包括单栅或双栅。单栅可以指仅由多晶硅或金属基材料形成的栅极。单栅可以包括多晶硅单栅或金属单栅。双栅可以指不同栅电极的双层叠层。双栅可以包括：由相同金属叠层形成的相同金属双栅、由不同金属叠层形成的不同金属双栅或由金属和多晶硅叠层形成的不同材料双栅。
栅电极可以包括阻挡层和低电阻材料。阻挡层可以用于阻挡从低电阻材料扩散的杂质或防止不同材料之间的相互扩散和反应。低电阻材料可以用来减小栅电极的薄层电阻。
栅电极可以包括具有工程功函数的材料。功函数的工程设计可以指一种材料或方法，所述材料或方法可以调整功函数以具有减小的功函数(即，低功函数)或增加的功函数(即，高功函数)。
在半导体器件的各种实施例中，栅电极可以包括下掩埋部LB和上掩埋部UB。下掩埋部LB可以填充沟槽的下部，并且上掩埋部UB可以填充沟槽的在下掩埋部LB上的中部或上部。栅电极可以被称为双栅，其中上掩埋部UB位于下掩埋部LB上。下掩埋部LB可以与沟道重叠，并且上掩埋部UB可以与第一掺杂区和第二掺杂区横向重叠。第一掺杂区和第二掺杂区中的每个可以被称为源极区/漏极区。
图1是示出了根据实施例的半导体器件100的平面图。图2A是示出了沿着图1中所示的A-A’线截取的半导体器件100的截面图。图2B是示出了沿图1所示的B-B’线截取的半导体器件100的截面图。
参见图1至图2B，半导体器件100可以包括衬底101和嵌入在衬底101中的掩埋栅结构100G。半导体器件100可以是存储单元的一部分。例如，半导体器件100可以是DRAM的存储单元的一部分。
衬底101可以是适用于半导体工艺的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多个层。衬底101可以包括另一半导体材料，例如锗。衬底101可以包括III/V族半导体衬底，例如，诸如砷化镓(GaAs)的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。
可以在衬底101中形成隔离层102和有源区104。有源区104可以由隔离层102限定。隔离层102可以是通过沟槽刻蚀形成的浅沟槽隔离(STI)区域。可以通过用电介质材料填充浅沟槽(例如，隔离沟槽103)来形成隔离层102。隔离层102可以包括：氧化硅、氮化硅或它们的组合。
可以在衬底101中形成沟槽105。参见图1，沟槽105可以具有沿着任一方向延伸的线形状。沟槽105可以具有与有源区104和隔离层102相交的线形状。沟槽105可以具有比隔离沟槽103更浅的深度。在一些实施例中，沟槽105的底部可以具有曲率。沟槽105提供了其中形成有掩埋栅结构100G的空间，并且可以被称为“栅沟槽”。
可以在有源区104中形成第一掺杂区107和第二掺杂区108。第一掺杂区107和第二掺杂区108是掺杂有导电掺杂剂的区域。例如，导电掺杂剂可以包括：磷(P)、砷(As)、锑(Sb)或硼(B)。第一掺杂区107和第二掺杂区108可以掺杂有相同类型的导电掺杂剂。第一掺杂区107和第二掺杂区108可以位于在沟槽105的两侧上的有源区104中。第一掺杂区107和第二掺杂区108的底表面可以位于距有源区104的顶表面预定的深度处。第一掺杂区107和第二掺杂区108可以接触沟槽105的侧壁。第一掺杂区107和第二掺杂区108的底表面可以高于沟槽105的底表面。第一掺杂区107可以被称为“第一源极/漏极区”，而第二掺杂区108可以被称为“第二源极/漏极区”。通过掩埋栅结构100G，可以在第一掺杂区107和第二掺杂区108之间限定沟道106。可以沿着沟槽105的轮廓限定沟道106。
沟槽105可以包括第一沟槽T1和第二沟槽T2。第一沟槽T1可以形成在有源区104中。第二沟槽T2可以形成在隔离层102中。沟槽105可以具有从第一沟槽T1连续地延伸到第二沟槽T2的形状。在沟槽105中，第一沟槽T1和第二沟槽T2的底表面可以位于不同的水平处。例如，第一沟槽T1的底表面可以位于比第二沟槽T2的底表面更高的水平处。随着隔离层102凹陷，可以形成第一沟槽T1与第二沟槽T2之间的高度差。因此，第二沟槽T2可以包括凹陷区域R，该凹陷区域R具有比第一沟槽T1的底表面更低的底表面。由于第一沟槽T1与第二沟槽T2之间的深度的阶跃变化，所以鳍区104F可以形成在有源区104中。因此，有源区104可以包括鳍区104F。
这样，可以在第一沟槽T1的下方形成鳍区104F，并且鳍区104F的侧壁被凹陷的隔离层102F暴露。鳍区104F是其中可以形成一部分沟道CH的区域。鳍区104F被称为“鞍状鳍”。鳍区104F可以增加沟道宽度并改善电特性。
在一些实施例中，可以省略鳍区104F。
掩埋栅结构100G可以包括栅极电介质结构110以及栅电极120和覆盖层130，栅极电介质结构110覆盖沟槽105的底表面和侧壁，栅电极120和覆盖层130被顺序地层叠以填充在栅极电介质结构110上的沟槽105。栅电极120可以包括下掩埋部121和上掩埋部122。下掩埋部121可以填充在栅极电介质结构110上的沟槽105的下部，而上掩埋部122可以填充在下掩埋部121上的沟槽105的中部。覆盖层130可以填充在上掩埋部122上的沟槽105的上部。沟槽105的下部、中部和上部是为了便于描述，并且其高度或深度可以彼此相同或不同。
栅极电介质结构110可以包括第一栅极电介质层111、第二栅极电介质层112和气隙113。气隙113可以位于第一栅极电介质层111与第二栅极电介质层112之间。气隙113可以垂直地形成在第一栅极电介质层111与第二栅极电介质层112之间。气隙113可以被称为“垂直气隙”。
第一栅极电介质层111可以形成在沟槽105的下部上。例如，第一栅极电介质层111可以保形地形成在沟槽105的底表面和下侧壁上。第一栅极电介质层111可以包括：氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。高k材料可以包括具有比氧化硅更高的介电常数的材料。例如，高k材料可以包括具有高于3.9的介电常数的材料。在一些实施例中，高k材料可以包括具有高于10的介电常数的材料。在一些实施例中，高k材料可以包括具有范围从10至30的介电常数的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、铪硅氧化物、铪硅氮氧化物或它们的组合。在一些实施例中，高k材料可包括：氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝或它们的组合。作为高k材料，也可以选择性地利用其它公知的高k材料。第一栅极电介质层111可以包括金属氧化物。第一栅极电介质层111可以具有包围下掩埋部121的底表面和侧壁的形状。第一栅极电介质层111可以位于沟道106与下掩埋部121之间。
第二栅极电介质层112可以形成在沟槽105的上部上。例如，第二栅极电介质层112可以形成在沟槽105的上侧壁上。第一栅极电介质层111和第二栅极电介质层112可以由相同的材料形成。第二栅极电介质层112可以包括：氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。第二栅极电介质层112可以接触第一掺杂区107和第二掺杂区108。第二栅极电介质层112可以接触覆盖层130的侧壁。第二栅极电介质层112可以部分地覆盖覆盖层130的侧壁。第二栅极电介质层112可以部分地覆盖第一掺杂区107和第二掺杂区108的侧壁。
气隙113可以形成在第一栅极电介质层111与第二栅极电介质层112之间。气隙113可以部分地覆盖覆盖层130的侧壁。气隙113可以部分地覆盖第一掺杂区107和第二掺杂区108的侧壁。气隙113可以部分地覆盖上掩埋部122的侧壁。
如上所述，气隙113可以具有部分地覆盖覆盖层130的侧壁、第一掺杂区107和第二掺杂区108的侧壁以及上掩埋部122的侧壁的形状。气隙113的底表面可以位于比下掩埋部121的顶表面更高的水平处或与之相同的水平处。气隙113的顶表面可以位于比上掩埋部122的顶表面更高的水平处。
气隙113可以水平地位于第一掺杂区107和第二掺杂区108与上掩埋部122之间。气隙113可以位于覆盖层130的侧壁与第一掺杂区107和第二掺杂区108的侧壁之间。
栅电极120可以位于比有源区104的顶表面更低的水平处。下掩埋部121可以具有填充沟槽105的下部的形状。下掩埋部121可以由低电阻材料形成以减小栅极薄层电阻。下掩埋部121可以由金属基材料形成。下掩埋部121可以包括例如金属、金属氮化物或它们的组合。下掩埋部121可以包括：氮化钽(TaN)、氮化钛(TiN)、钨(W)、氮化钨(WN)或它们的组合。下掩埋部121可以仅由氮化钛形成。另外，下掩埋部121可以由氮化钛(TiN)和钨(W)的叠层(即，TiN/W)形成。
在一些实施例中，下掩埋部121可以具有高功函数。高功函数是指比硅的中间能隙功函数更高的功函数。低功函数是指比硅的中间能隙功函数更低的功函数。具体地，高功函数可以高于4.5eV，而低功函数可以低于4.5eV。下掩埋部121可以包括P型多晶硅。
在一些实施例中，下掩埋部121可以具有增加的高功函数。下掩埋部121可以包括金属硅氮化物。金属硅氮化物可以是掺杂有硅的金属氮化物。下掩埋部121可以包括具有调整的硅原子百分比的金属硅氮化物。例如，下掩埋部121可以包括钽硅氮化物(TaSiN)或钛硅氮化物(TiSiN)。氮化钛可以具有高功函数，并且包含硅以进一步提高其功函数。钛硅氮化物可以具有调整的硅原子百分比，从而具有增加的高功函数。为了具有增加的高功函数，钛硅氮化物中硅的原子百分比(at％)可以等于或小于21at％。作为比较性示例，为了具有低功函数，钛硅氮化物中硅的原子百分比(at％)可以等于或大于30at％。
上掩埋部122可以形成在下掩埋部121上。上掩埋部122的顶表面可以位于比有源区104的顶表面更低的水平处。上掩埋部122可以具有部分地填充沟槽105的中部的形状。上掩埋部122和下掩埋部121可以是相同的材料或不同的材料。
上掩埋部122可以是低电阻材料，以减小栅极薄层电阻。上掩埋部122可以是金属基材料。上掩埋部122可以包括金属、金属氮化物或它们的组合。上掩埋部122可以包括：氮化钽(TaN)、氮化钛(TiN)、钨(W)、氮化钨(WN)或它们的组合。上掩埋部122可以仅由氮化钛形成。另外，上掩埋部122可以由氮化钛(TiN)和钨(W)的叠层(即，TiN/W)形成。在一些实施例中，下掩埋部121和上掩埋部122中的每个可以仅由氮化钛形成。另外，下掩埋部121和上掩埋部122中的每个可以由氮化钛(TiN)和钨(W)的叠层(即，TiN/W)形成。上掩埋部122可以具有小于下掩埋部121的高度，并且因此下掩埋部121在沟槽105中占据的体积可以更大。
在一些实施例中，上掩埋部122可以具有低功函数。上掩埋部122可以包括N型多晶硅。在一些实施例中，下掩埋部121可以是P型多晶硅，而上掩埋部122可以是N型多晶硅。此外，下掩埋部121可以由氮化钛和钨的叠层(TiN/W)形成，并且上掩埋部122可以是N型多晶硅。
在本实施例中，下掩埋部121可以是低电阻的金属基材料，并且上掩埋部122可以是具有低功函数的材料。下掩埋部121可以是氮化钛(TiN)或者氮化钛和钨的叠层(TiN/W)。上掩埋部122可以是N型多晶硅。
覆盖层130用于保护上掩埋部122。覆盖层130可以填充在上掩埋部122上的沟槽105的上部。覆盖层130的顶表面可以位于与第一掺杂区107和第二掺杂区108的顶表面相同的水平处。覆盖层130可以包括电介质材料。覆盖层130可以包括氮化硅、氮氧化硅或它们的组合。在一些实施例中，覆盖层130可以包括氮化硅和氧化硅的组合。覆盖层130可以包括氮化硅内衬和旋涂电介质(SOD)材料。覆盖层130的侧壁的一部分可以直接接触第二栅极电介质层112。覆盖层130的底表面可以直接接触上掩埋部122。
硬掩模层109可以形成在覆盖层130的侧壁上。硬掩模层109可以是电介质材料。硬掩模层109可以形成在衬底101上，并且覆盖有源区104和隔离层102。
如上所述，栅极电介质结构110可以包括气隙113，并且可以通过气隙113来改善GIDL。
具体地，在栅电极120与第一掺杂区107和第二掺杂区108之间产生强电场。由于强电场，可能会发生GIDL。
当在根据本实施例的半导体器件100中气隙113设置在栅电极120与第一掺杂区107和第二掺杂区108之间时，栅电极120与第一掺杂区107和第二掺杂区108之间的介电常数减小。由于介电常数减小，所以电场降低，从而减少了漏电流。具体地，由于在上掩埋部122与第一掺杂区107和第二掺杂区108之间没有形成除了气隙113之外的电介质材料，所以可以进一步改善GIDL。作为比较性示例，当存在气隙113和具有比气隙113更高的介电常数的电介质材料时，与仅存在气隙113的情况相比，在减小GIDL方面存在限制。
图3是示出了根据实施例的半导体器件200的截面图。除了掩埋栅结构200G之外，图3中所示的半导体器件200的其它配置可以类似于图2A中所示的半导体器件100的配置。在下文中，在本实施例中将省略对与半导体器件100的配置重复的配置的详细描述。
参见图3，半导体器件200可以包括：掩埋栅结构200G、第一掺杂区107和第二掺杂区108。隔离层102和有源区104可以形成在衬底101中。第一掺杂区107和第二掺杂区108可以形成在有源区104中。可以形成与有源区104和隔离层102交叉的沟槽，即沟槽105。掩埋栅结构200G可以形成在沟槽105中。通过掩埋栅结构200G，沟道106可以形成在第一掺杂区107与第二掺杂区108之间。可以沿着沟槽105的轮廓限定沟道106。
掩埋栅结构200G可以嵌入沟槽105中。掩埋栅结构200G可以延伸入隔离层102中，同时被设置在第一掺杂区107与第二掺杂区108之间的有源区104中。鳍区104F可以位于掩埋栅结构200G之下的有源区104中。
掩埋栅结构200G可以包括栅极电介质结构210、栅电极120和覆盖层130，栅极电介质结构210覆盖沟槽105的底表面和侧壁，栅电极120和覆盖层130被顺序地层叠以填充在栅极电介质结构210上的沟槽105。栅电极120可以包括下掩埋部121和上掩埋部122的叠层。
栅极电介质结构210可以包括第一栅极电介质层211、第二栅极电介质层212和气隙213。气隙213可以位于第一栅极电介质层211与第二栅极电介质层212之间。气隙213可以垂直地形成在第一栅极电介质层211与第二栅极电介质层212之间。
第一栅极电介质层211可以具有包围下掩埋部121的底表面和侧壁的形状。第一栅极电介质层211可以位于沟道106与下掩埋部121之间。
第二栅极电介质层212可以形成在沟槽105之上。例如，第二栅极电介质层212可以形成在沟槽105的上侧壁上。第一栅极电介质层211和第二栅极电介质层212可以由相同的材料形成。第一栅极电介质层211和第二栅极电介质层212可以包括：氧化硅、氮化硅、氧氮化硅、高k材料或它们的组合。第二栅极电介质层212可以接触第一掺杂区107和第二掺杂区108。第二栅极电介质层212可以接触覆盖层130的侧壁。第二栅极电介质层212可以部分地覆盖覆盖层130的侧壁。第二栅极电介质层212可以部分地覆盖第一掺杂区107和第二掺杂区108的侧壁。
气隙213可以部分地覆盖覆盖层130的侧壁。气隙213可以部分地覆盖第一掺杂区107和第二掺杂区108的侧壁。气隙213可以完全地覆盖上掩埋部122的侧壁。气隙213可以部分地覆盖下掩埋部121的上侧壁。
如上所述，气隙213可以具有部分地覆盖覆盖层130的侧壁、第一掺杂区107和第二掺杂区108的侧壁以及下掩埋部121的侧壁的形状。另外，气隙213可以完全地覆盖上掩埋部122的侧壁。图2A的气隙113可以不覆盖下掩埋部121的上侧壁，但是图3的气隙213可以部分地覆盖下掩埋部121的上侧壁。图3的气隙213可以具有比图2A的气隙113更大的高度。气隙213的底表面可以位于比下掩埋部121的顶表面更低的水平处。气隙213的顶表面可以位于比上掩埋部122的顶表面更高的水平处。
气隙213可以水平地位于第一掺杂区107和第二掺杂区108与上掩埋部122之间。气隙213可以水平地位于覆盖层130的侧壁与第一掺杂区107和第二掺杂区108的侧壁之间。
图4是示出了根据实施例的半导体器件300的截面图。除了掩埋栅结构300G之外，图4中所示的半导体器件300的其它配置可以类似于图2A中所示的半导体器件100的配置。在下文中，在本实施例中将省略对与半导体器件100的配置重复的配置的详细描述。
参见图4，半导体器件300可以包括掩埋栅结构300G。
掩埋栅结构300G可以包括栅极电介质结构110、栅电极320和覆盖层130，栅极电介质结构110覆盖沟槽105的底表面和侧壁，栅电极320和覆盖层130被顺序地层叠以填充在栅极电介质结构110上的沟槽105。栅电极320可以包括下掩埋部321和上掩埋部322的叠层。下掩埋部321可以包括阻挡层323和低电阻栅电极324。
阻挡层323和低电阻栅电极324中的每个可以包括低电阻材料，以减小栅电极320的薄层电阻。阻挡层323和低电阻栅电极324中的每个可以是金属基材料。阻挡层323可以包括金属氮化物。阻挡层323可以由氮化钽(TaN)或氮化钛(TiN)形成。在一些实施例中，阻挡层323可以具有高功函数。高功函数是指比硅的中间能隙功函数高的功函数。低功函数是指比硅的中间能隙功函数低的功函数。具体地，高功函数可以高于4.5eV，而低功函数可以低于4.5eV。在一些实施例中，阻挡层323可以具有增加的高功函数。阻挡层323可以包括金属硅氮化物。金属硅氮化物可以是掺杂有硅的金属氮化物。阻挡层323可以包括具有调整的硅原子百分比的金属硅氮化物。例如，阻挡层323可以是钽硅氮化物(TaSiN)或钛硅氮化物(TiSiN)。氮化钛可以具有高功函数，并且包含硅以进一步提高其功函数。钛硅氮化物可以具有调整的硅原子百分比，从而具有增加的高功函数。为了具有增加的高功函数，钛硅氮化物中硅的原子百分比(at％)可以等于或小于21at％。作为比较性示例，为了具有低功函数，钛硅氮化物中硅的原子百分比(at％)可以等于或大于30at％。
低电阻栅电极324可以包括金属或金属氮化物。低电阻栅电极324可以包括钨或氮化钛。当钨用作低电阻栅电极324时，第一栅极电介质层111可能受到侵蚀(attacked)。例如，可以利用六氟化钨(WF6)气体来沉积钨层，并且此时，第一栅极电介质层111可能被氟侵蚀。因此，可以在低电阻栅电极324和第一栅极电介质层111之间形成阻挡层323，以防止氟侵蚀第一栅极电介质层111。在本实施例中，低电阻栅电极324可以由钨(W)形成，并且阻挡层323可以由氮化钛(TiN)形成。因此，下掩埋部321可以包括TiN/W的叠层。上掩埋部322可以包括低功函数材料。上掩埋部322可以包括N型多晶硅。
图4的气隙113可以采用与图3的气隙213相同的方式来增加高度。
图5是示出了根据本公开的实施例的半导体器件400的截面图。除了掩埋栅结构400G之外，图5中所示的半导体器件400的其它配置可以类似于图4中所示的半导体器件300的配置。在下文中，在本实施例中将省略对与半导体器件300的配置重复的配置的详细描述。参见图5，半导体器件400可以包括掩埋栅结构400G。
掩埋栅结构400G可以包括栅极电介质结构110、栅电极420和覆盖层130，栅极电介质结构110覆盖沟槽105的底表面和侧壁，栅电极420和覆盖层130被顺序地层叠以填充在栅极电介质结构110上的沟槽105。栅电极420可以包括下掩埋部421和上掩埋部422的叠层。下掩埋部421可以包括第一阻挡层423和低电阻栅电极424。第二阻挡层425可以形成在下掩埋部421与上掩埋部422之间。
第一阻挡层423和低电阻栅电极424可以分别对应于图4的阻挡层323和低电阻栅电极324。例如，低电阻栅电极424可以由钨(W)形成，并且第一阻挡层423可以由氮化钛(TiN)形成。因此，下掩埋部421可以包括TiN/W的叠层。上掩埋部422可以包括低功函数材料。上掩埋部422可以包括N型多晶硅。
第二阻挡层425可以形成在低电阻栅电极424上。第二阻挡层425可以形成在低电阻栅电极424与上掩埋部422之间。第一阻挡层423和第二阻挡层425可以是相同的材料或不同的材料。第二阻挡层425可以包括金属氮化物。第二阻挡层425可以由氮化钽(TaN)或氮化钛(TiN)形成。可以通过将要描述的诸如物理气相沉积的沉积方法来形成第二阻挡层425。
在一些实施例中，图5的气隙113可以采用与图3的气隙213相同的方式来增加高度。
图6是示出了根据本公开的实施例的半导体器件500的截面图。除了掩埋栅结构500G之外，图6中所示的半导体器件500的其它配置可以类似于图4中所示的半导体器件300的配置。在下文中，在本实施例中将省略对与半导体器件300的配置重复的配置的详细描述。参见图6，半导体器件500可以包括掩埋栅结构500G。
掩埋栅结构500G可以包括栅极电介质结构110、栅电极520和覆盖层130，栅极电介质结构110覆盖沟槽105的底表面和侧壁，栅电极520和覆盖层130被顺序地层叠以填充在栅极电介质结构110上的沟槽105。栅电极520可以包括下掩埋部521和上掩埋部522的叠层。下掩埋部521可以包括第一阻挡层523和低电阻栅电极524。第二阻挡层525可以形成在下掩埋部521与上掩埋部522之间。
第一阻挡层523和低电阻栅电极524可以分别对应于图4的阻挡层323和低电阻栅电极324。例如，低电阻栅电极524可以由钨(W)形成，并且第一阻挡层523可以由氮化钛(TiN)形成。因此，下掩埋部521可以包括TiN/W的叠层。上掩埋部522可以包括低功函数材料。上掩埋部522可以包括N型多晶硅。
第二阻挡层525可以形成在低电阻栅电极524上。第二阻挡层525可以形成在低电阻栅电极524与上掩埋部522之间。第一阻挡层523和第二阻挡层525可以是相同的材料或不同的材料。第二阻挡层525可以包括金属氮化物。第二阻挡层525可以是下掩埋部521的氮化物。换句话说，第二阻挡层525可以是通过氮化下掩埋部521的顶表面而获得的材料。当低电阻栅电极524包括钨时，第二阻挡层525可以是氮化钨。第二阻挡层525可以通过等离子体氮化来形成。在一些实施例中，第二阻挡层525可以通过等离子体氧化来形成。当低电阻栅电极524包括钨时，第二阻挡层525可以是氧化钨。第二阻挡层525可以非常薄。第二阻挡层525可以仅在低电阻栅电极524的顶表面上选择性地形成。在一些实施例中，第二阻挡层525也可以形成在第一阻挡层523的顶表面上。当第一阻挡层523包括氮化钛时，第二阻挡层525可以包括富氮的氮化钛。
在一些实施例中，图6的气隙113可以采用与图3的气隙213相同的方式来增加高度。
图7是示出了根据本公开的实施例的半导体器件600的截面图。除了掩埋栅结构600G之外，图7中所示的半导体器件600的其它配置可以类似于图2A中所示的半导体器件100的配置。在下文中，在本实施例中将省略对与半导体器件100的配置重复的配置的详细描述。参见图7，半导体器件600可以包括掩埋栅结构600G。
掩埋栅结构600G可以包括栅极电介质结构110、栅电极620和覆盖层130，栅极电介质结构110覆盖沟槽105的底表面和侧壁，栅电极620和覆盖层130被顺序地层叠以填充在栅极电介质结构110上的沟槽105。栅电极620可以包括阻挡层621和低电阻栅电极622的叠层。阻挡层621和低电阻栅电极622中的每个可以包括金属基材料。例如，低电阻栅电极622可以由钨(W)形成，并且阻挡层621可以由氮化钛(TiN)形成。因此，栅电极620可以包括TiN/W的叠层。栅电极620可以是单栅。图2A、图2B和图3至图6的栅电极可以是双栅。
气隙113可以覆盖栅电极620的上侧壁的一部分。
在一些实施例中，图7的气隙113可以采用与图3的气隙213相同的方式来增加高度。
图8A至图8K是示出了根据本公开的实施例的用于形成半导体器件的方法的示例的截面图。图8A至图8K示出了用于形成图4的半导体器件300的方法的示例。
如图8A所示，在衬底11中形成隔离层12。有源区14由隔离层12限定。隔离层12可以通过浅沟槽隔离(STI)工艺来形成。例如，可以通过刻蚀衬底11来形成隔离沟槽13。隔离沟槽13可以填充有电介质材料以形成隔离层12。隔离层12可以包括氧化硅、氮化硅或其组合。隔离沟槽13可以通过化学气相沉积(CVD)工艺或另一种沉积工艺填充有电介质材料。此外，可以另外执行诸如化学机械抛光(CMP)的平坦化工艺。
在衬底11中形成沟槽15。沟槽15可以具有与有源区14和隔离层12交叉的线形状。可以通过使用硬掩模层16作为刻蚀掩模来刻蚀衬底11的工艺而形成沟槽15。硬掩模层16可以形成在衬底11上，并且具有线形状的开口。硬掩模层16可以由对衬底11具有刻蚀选择性的材料形成。硬掩模层16可以是氧化硅，例如四乙基原硅酸盐(Tetra-Ethyl-Ortho-Silicate,(TEOS))。沟槽15可以形成为比隔离沟槽13浅。沟槽15可以足够深以使得随后形成大的平均横截面积的栅电极。因此，可以减小栅电极的电阻。在一些实施例中，沟槽15的底边缘可以具有曲率。
随后，可以形成鳍区14F。可以通过选择性地凹陷在沟槽15之下的隔离层12来形成鳍区14F。对于鳍区14F的结构，可以参考图2B的鳍区104F。
如图8B中所示，可以在沟槽15的表面上形成初始栅极电介质层17。沟槽15的底表面和侧壁可以利用初始栅极电介质层17来内衬。在形成初始栅极电介质层17之前，可以恢复由于刻蚀工艺而损伤的沟槽15的表面。例如，可以通过热氧化处理来形成牺牲氧化物，然后可以去除牺牲氧化物。
可以通过热氧化工艺来形成初始栅极电介质层17。初始栅极电介质层17可以包括氧化硅。
在一些实施例中，可以通过诸如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺的沉积工艺来形成初始栅极电介质层17。通过沉积工艺形成的初始栅极电介质层17可以包括：高k材料、氧化物、氮化物、氮氧化物或它们的组合。高k材料可以包括含铪材料。含铪材料可以包括：氧化铪、铪硅氧化物、铪硅氮氧化物或它们的组合。在一些实施例中，高k材料可以包括：氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝或它们的组合。作为高k材料，也可以选择性地使用其它公知的高k材料。初始栅极电介质层17可以包括具有高面密度的氧原子的材料。
内衬有初始栅极电介质层17的沟槽15可以被称为“内衬的沟槽”。
如图8C所示，可以在初始栅极电介质层17和硬掩模层16上形成阻挡材料18A。阻挡材料18A可以保形地形成在初始栅极电介质层17的表面上。阻挡材料18A可以包括金属基材料。阻挡材料18A可以包括金属氮化物。阻挡材料18A可以包括氮化钛或氮化钽。可以利用ALD或CVD工艺来形成阻挡材料18A。
可以在阻挡材料18A上形成第一导电层19A。第一导电层19A可以填充在阻挡材料18A上的沟槽15。第一导电层19A包括低电阻金属材料。第一导电层19A可以包括钨。可以通过CVD或ALD工艺来形成第一导电层19A。
如图8D中所示，可以在沟槽15中形成阻挡层18和下栅电极19。为了形成阻挡层18和下栅电极19，可以执行凹陷工艺。可以通过干法刻蚀工艺(例如，回蚀工艺)来执行凹陷工艺。可以利用等离子体来执行回蚀工艺。可以通过对阻挡材料18A执行回蚀工艺来形成阻挡层18。可以通过对第一导电层19A执行回蚀工艺来形成下栅电极19。在一些实施例中，可以首先执行平坦化工艺以暴露硬掩模层16的顶表面，然后可以执行凹陷工艺的回蚀工艺。阻挡层18和下栅电极19的顶表面可以位于相同的水平处。
阻挡层18和下栅电极19的顶表面可以被凹陷在比有源区14的顶表面低的水平处。阻挡层18和下栅电极19可以简称为“下掩埋部LB”。
在形成阻挡层18和下栅电极19之后，可以部分地暴露出初始栅极电介质层17的表面。初始栅极电介质层17的暴露表面可以是在形成下掩埋部LB的过程中被侵蚀的部分。例如，初始栅极电介质层17的暴露表面可以是在回蚀工艺期间受到等离子体诱导损伤(Plasma induced damage,(PID))而被侵蚀的部分。
如图8E中所示，可以在下掩埋部LB上形成上掩埋部UB。为了形成上掩埋部UB，第二导电层UB’可以被沉积以填充在下掩埋部LB上的沟槽15，然后可以对第二导电层UB’执行凹陷工艺。可以通过干法刻蚀工艺(例如，回蚀工艺)来执行对第二导电层UB’的凹陷工艺。可以通过对第二导电层UB’执行回蚀工艺来形成上掩埋部UB。在一些实施例中，可以首先执行平坦化工艺以暴露出硬掩模层16的顶表面，然后可以对第二导电层UB’执行凹陷工艺的回蚀工艺。上掩埋部UB的顶表面可以位于比有源区14的顶表面低的水平处。
作为上掩埋部UB的第二导电层UB’可以包括低功函数材料。第二导电层UB’可以包括低功函数多晶硅，例如，掺杂有N型杂质的多晶硅。第二导电层UB’可以通过CVD或ALD工艺来形成。
上掩埋部UB可以被称为“上栅电极”。上掩埋部UB可以直接地接触下掩埋部LB。上掩埋部UB可以直接地接触阻挡层18和下栅电极19。
在形成上掩埋部UB之后，可以部分地暴露出初始栅极电介质层17的表面。初始栅极电介质层17的暴露表面可以是在形成上掩埋部UB的过程中被侵蚀的部分。例如，初始栅极电介质层17的暴露表面可以是在对第二导电层UB’的回蚀工艺期间被PID侵蚀的部分。
如图8F中所示，可以形成牺牲材料20。牺牲材料20可以包括相对于对初始栅极电介质层17的刻蚀工艺具有选择性的材料。牺牲材料20可以包括相对于对初始栅极电介质层17的湿法刻蚀工艺具有选择性的材料。牺牲材料20可以包括金属、金属氮化物或氮化物。牺牲材料20可以包括：氮化钛、氮化钽、氮化钨或氮化硅。在本实施例中，牺牲材料20可以包括氮化钛(TiN)。
牺牲材料20可以包括台阶覆盖率差的材料。台阶覆盖率差的材料可以通过等离子体增强化学气相沉积(PECVD)工艺或物理气相沉积(PVD)工艺来获得。例如，可以通过PECVD工艺来形成作为牺牲材料20的氮化硅，并且通过PECVD沉积的氮化硅具有差的台阶覆盖率。作为另一示例，可以通过PVD工艺来形成作为牺牲材料20的氮化钛，并且通过PVD沉积的氮化钛具有差的台阶覆盖率。台阶覆盖率差的材料的沉积也可以指非保形形成。
牺牲材料20可以包括第一牺牲部分至第三牺牲部分20A、20B和20C。第一牺牲部分20A可以覆盖硬掩模层16的顶表面，第二牺牲部分20B可以从第一牺牲部分20A延伸以覆盖硬掩模层16的侧壁，而第三牺牲部分20C可以从第二牺牲部分20B延伸以仅部分地覆盖初始栅极电介质层17的上部。牺牲材料20可以不覆盖上掩埋部UB的顶表面。牺牲材料20可以形成为具有悬垂形状，以仅在沟槽15的顶角处部分地覆盖初始栅极电介质层17。通过悬垂形状，意味着牺牲材料20向侧面(即，在与衬底11的顶表面平行的方向上)突出超过硬掩模层16的侧壁，并向下延伸以覆盖硬掩模层16的侧壁和初始栅极电介质层17的上部。因此，初始栅极电介质层17的位于紧邻上掩埋部UB的顶表面上方的水平处的部分未被牺牲材料20覆盖。在下文中，该部分也可以被称为初始栅极电介质层17的暴露部分17E。
如上所述，可以通过非保形地形成牺牲材料20来暴露初始栅极电介质层17的一部分。初始栅极电介质层17的暴露部分17E可以位于牺牲材料20与上掩埋部UB之间。初始栅极电介质层17的暴露部分17E可以具有最小尺寸，使得随后的湿化学物质可以流过其中。初始栅极电介质层17的暴露部分17E可以包括被PID侵蚀的部分。
如图8G中所示，可以形成侧凹部21。可以通过去除初始栅极电介质层17的暴露部分17E来形成侧凹部21。初始栅极电介质层17的要被去除的暴露部分17E可以是被PID侵蚀的部分。可以执行湿法刻蚀工艺以形成侧凹部21。湿法刻蚀工艺可以选择性地去除初始栅极电介质层17的暴露部分17E，并且可以不去除牺牲层20和上掩埋部UB。可以使用包括氢氟酸(HF)的湿化学物质来执行湿法刻蚀工艺。
侧凹部21可以部分地暴露出沟槽15的侧壁。湿法刻蚀可以继续扩大侧凹部21以部分地暴露出上掩埋部UB的侧壁，使得侧凹部21的底表面可以位于比下掩埋部LB的顶表面高的水平处，如图8G中所示，因此可以在侧凹部21达到上掩埋部UB的侧壁的底边缘之前终止湿法刻蚀。
初始栅极电介质层17可以通过侧凹部21划分为第一栅极电介质层17L和第二栅极电介质层17D。第一栅极电介质层17L可以具有覆盖下掩埋部LB的侧壁和底表面的“U”形状。第一栅极电介质层17L可以直接地接触下掩埋部LB的侧壁和底表面。第一栅极电介质层17L的上表面可以位于比上掩埋部UB的底表面高的水平处。第一栅极电介质层17L可以直接地接触沟槽15的下侧壁和底部。第二栅极电介质层17D可以保留在沟槽15的最上侧壁上。第二栅极电介质层17D可以与沟槽15的最上侧壁直接接触。侧凹部21可以位于第二栅极电介质层17D与第一栅极电介质层17L之间。换言之，由于侧凹部21，第二栅极电介质层17D和第一栅极电介质层17L可以彼此不连续。
如上所述，当形成侧凹部21时，可以去除初始栅极电介质层17的暴露部分17E，即，被PID侵蚀的部分。
如图8H中所示，可以去除牺牲材料20。可以通过湿法刻蚀工艺来去除牺牲材料20，在这种情况下，硬掩模层16、第二栅极电介质层17D、第一栅极电介质层17L和上栅电极UB保持完整或基本完整。相对于第二栅极电介质层17D、第一栅极电介质层17L和上栅电极UB，用于去除牺牲材料20的湿化学物质对牺牲材料具有高的刻蚀选择性，使得可以选择性地仅去除牺牲材料20。
如图8I中所示，在上掩埋部UB上形成覆盖层22A。覆盖层22A包括电介质材料。覆盖层22A可以包括氮化硅。覆盖层22A可以具有氧化物-氮化物-氧化物(ONO)结构。
当形成覆盖层22A时，侧凹部21保留为气隙21A。因此，气隙21A的一侧可以被覆盖层22A和上掩埋部UB的上侧壁(即，上掩埋部UB的除了被第一栅极电介质层17L覆盖的最下部之外的侧壁)覆盖，而气隙21A的另一侧是沟槽15的侧壁的一部分。气隙21A可以定位在上掩埋部UB的上侧壁与沟槽15的(邻近上掩埋部UB的上侧壁的)侧壁的一部分之间，并且向上延伸以定位于覆盖层22A与沟槽15的上侧壁之间。气隙21A的最上部可以直接接触第二栅极电介质层17D，并且气隙21A的最下部可以直接接触第一栅极电介质层17L。换言之，气隙21A可以被包围在第一栅极电介质层17L、上掩埋部UB、覆盖层22A、第二栅极电介质层17D和沟槽15之间。
为了防止覆盖层22A填充气隙21A，覆盖层22A被选择为包括台阶覆盖率差的材料。这样，可以充分确保气隙的大小。
第一栅极电介质层17L、第二栅极电介质层17D和气隙21A可以成为栅极电介质结构GD。气隙21A可以垂直地形成在第一栅极电介质层17L与第二栅极电介质层17D之间。气隙21A可以被称为“垂直气隙”。
随后，如图8J中所示，覆盖层22A可以被平坦化以暴露出硬掩模层16的顶表面。结果，可以保留填充沟槽15的覆盖层22。
通过上述一系列工艺，形成掩埋栅结构。掩埋栅结构可以包括：第一栅极电介质层17L、阻挡层18、下栅电极19、上掩埋部UB和覆盖层22。上掩埋部UB的顶表面位于比有源区14的顶表面低的水平处。这样，由于上掩埋部UB的顶表面被凹陷得低，因此可以充分确保上掩埋部UB与外围导电材料(例如，接触插塞)之间的物理距离。
如图8K中所示，在形成覆盖层22之后，通过注入或其它掺杂技术来执行杂质掺杂工艺。因此，在衬底11中形成第一掺杂区23和第二掺杂区24。第一掺杂区23和第二掺杂区24可以具有与上掩埋部UB水平重叠的深度。气隙21A可以与第一掺杂区23和第二掺杂区24水平重叠。阻挡层18和下栅电极19可以不与第一掺杂区23和第二掺杂区24水平重叠。
由于形成了第一掺杂区23和第二掺杂区24，可以沿着沟槽15的表面限定沟道25。换言之，沟道25的整个长度被限定为覆盖下掩埋部LB。
第一栅极电介质层17L可以位于下掩埋部LB与沟道25之间。气隙21A可以位于上掩埋部UB与第一掺杂区23和第二掺杂区24之间。换言之，包括第一栅极电介质层17L的栅极电介质结构可以位于下掩埋部LB与沟道25之间，并且包括气隙21A的栅极电介质结构可以位于上掩埋部UB与第一掺杂区23和第二掺杂区24之间。
在随后的工艺期间，例如，在形成耦接至第一掺杂区23和第二掺杂区24的接触插塞(未示出)时，第二栅极电介质层17D可以用于防止气隙21A被暴露。
在本实施例中，由于在形成下掩埋部LB和上掩埋部UB时去除了初始栅极电介质层17的被PID侵蚀的部分，所以可以改善GIDL。此外，由于在上掩埋部UB与第一掺杂区23和第二掺杂区24之间形成气隙21A，所以可以进一步改善GIDL。另外，由于可以将气隙21A的厚度或宽度控制为与初始栅极电介质层17一样薄，因此可以提高器件的可靠性，例如写入恢复时间(TWR)。
本发明的方法是有利的，因为即使初始栅极电介质层17的厚度由于更高的集成度而减小，也可以容易地形成气隙21A。
图9A和图9B是示出了用于形成半导体器件的方法的另一示例的截面图。图9A和图9B中所示的方法可以类似于图8A至图8J中所示的方法。
通过图8A至图8D中所示的方法，可以形成下掩埋部LB。
随后，如图9A中所示，可以执行等离子体处理31。等离子体处理31可以在含氮气体或含氧气体的气氛中执行。等离子体处理31可以包括等离子体氮化或等离子体氧化。
可以通过等离子体处理31来修饰下掩埋部LB的顶表面，例如，可以通过等离子体氮化来氮化下掩埋部LB的顶表面以形成氮化阻挡层。氮化阻挡层19N可以是下栅电极19的顶表面被氮化的部分。氮化阻挡层19N可以是下栅电极19的表面氮化物。例如，当下栅电极19包括钨时，氮化阻挡层19N可以是氮化钨。
如上所述，可以仅在下掩埋部LB的顶表面上选择性地形成氮化阻挡层19N。
如图9B中所示，可以在氮化阻挡层19N上形成上掩埋部UB。以上参照图8E描述了用于形成上掩埋部UB的方法。氮化阻挡层19N可以位于下掩埋部LB与上掩埋部UB之间。
随后，可以执行图8F至图8J所示的一系列工艺。通过图8F至图8J中所示的方法，可以形成气隙21A和覆盖层22。随后，通过图8K中所示的方法，可以形成第一掺杂区23和第二掺杂区24。
图10是示出了存储单元100M的截面图。
参见图10，存储单元100M可以包括单元晶体管、位线BL和电容器CAP。单元晶体管可以包括图4的半导体器件300。因此，单元晶体管可以包括：掩埋栅结构BWL、沟道106、第一掺杂区107和第二掺杂区108。第一掺杂区107可以电连接至位线BL。第二掺杂区108可以电连接至电容器CAP。
在存储单元100M中，掩埋栅结构BWL可以被称为掩埋字线结构BWL。掩埋字线结构BWL可以被嵌入沟槽105中。掩埋字线结构BWL可以包括栅极电介质结构110、栅电极320和覆盖层130。栅电极320可以包括下掩埋部321和上掩埋部322。下掩埋部321可以包括阻挡层323和下栅电极324。
栅极电介质结构110可以包括：第一栅极电介质层111、第二栅极电介质层112和气隙113。
根据上述实施例，可以用掩埋栅结构100G、200G、400G、500G和600G中的任何一种来代替掩埋字线结构BWL。
电容器CAP可以包括存储节点、电介质层和板节点。存储节点可以具有圆柱状、柱状、或它们的组合。电介质层可以形成在存储节点的表面上。电介质层可以直接形成在存储节点的表面上。电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电介质层可以具有ZAZ(ZrO2/Al2O3/ZrO2)结构，其中层叠有第一氧化锆、氧化铝和第二氧化锆。板节点可以形成在电介质层上。板节点可以直接形成在电介质层上。存储节点和板节点可以包括金属或含金属的材料。
存储单元100M可以是动态随机存取存储器(DRAM)的一部分。当将存储单元100M应用于DRAM时，可以改善DRAM的刷新特性。此外，可以防止泄漏，从而改善了保留时间(retention time)。
根据实施例，去除了栅极电介质结构的PID，从而减小了GIDL。
此外，根据实施例，形成了包括气隙的栅极电介质结构，从而进一步减小GIDL。
此外，根据实施例，形成了低功函数栅电极，从而进一步减小GIDL。
尽管已经参照特定的实施例描述了本发明，但是应当注意的是，实施例用于描述而非限制本发明。此外，应当注意的是，在不脱离由所附权利要求所限定的本发明的范围的情况下，本领域技术人员可以通过替换、改变和修改以各种方式来实现本发明。

Claims (34)

1.一种用于制造半导体器件的方法，其包括：
在衬底中形成沟槽；
用初始栅极电介质层内衬所述沟槽的表面；
形成栅电极，以部分地填充内衬的沟槽；
形成牺牲材料，所述牺牲材料与所述栅电极的顶表面间隔开并且选择性地覆盖所述内衬的沟槽的顶角；
去除由所述牺牲材料暴露的所述内衬的沟槽的所述初始栅极电介质层的一部分，以形成气隙；以及
在所述栅电极之上形成覆盖层以覆盖所述气隙的侧表面。
2.根据权利要求1所述的方法，其中，所述气隙的底表面位于比所述栅电极的顶表面低的水平处，并且所述气隙的顶表面位于比所述栅电极的顶表面高的水平处。
3.根据权利要求1所述的方法，其中，所述牺牲材料被形成为具有悬垂形状，用于选择性地覆盖所述内衬的沟槽的顶角。
4.根据权利要求1所述的方法，其中，所述牺牲材料包括对所述初始栅极电介质层具有刻蚀选择性的材料。
5.根据权利要求1所述的方法，其中，所述牺牲材料包括金属氮化物或氮化硅。
6.根据权利要求1所述的方法，其中，所述牺牲材料是使用物理气相沉积或等离子体增强化学气相沉积形成的。
7.根据权利要求1所述的方法，其中，去除所述内衬的沟槽的所述初始栅极电介质层的部分包括：对所述内衬的沟槽的所述初始栅极电介质层的部分执行湿法刻蚀工艺。
8.根据权利要求1所述的方法，其中，在去除所述内衬的沟槽的所述初始栅极电介质层的部分时，所述初始栅极电介质层被划分为接触所述气隙的底表面的第一栅极电介质层和接触所述气隙的顶表面的第二栅极电介质层。
9.根据权利要求8所述的方法，其中，所述第一栅极电介质层和所述第二栅极电介质层垂直地定位，所述气隙插置在它们之间。
10.根据权利要求8所述的方法，其中，所述第一栅极电介质层接触所述栅电极的侧壁和底表面，并且所述第二栅极电介质层接触所述覆盖层的一些侧壁。
11.一种用于制造半导体器件的方法，其包括：
在衬底中形成沟槽；
用初始栅极电介质层内衬所述沟槽的表面；
形成下掩埋部以部分地填充所述内衬的沟槽；
在所述下掩埋部之上形成上掩埋部；
形成牺牲材料，所述牺牲材料与所述上掩埋部的顶表面间隔开并且选择性地覆盖所述内衬的沟槽的顶角；
去除由所述牺牲材料暴露的所述内衬的沟槽的初始栅极电介质层的一部分，以形成与所述上掩埋部的侧壁水平重叠的气隙；以及
在所述上掩埋部之上形成覆盖层以覆盖所述气隙的侧表面。
12.根据权利要求11所述的方法，其中，所述气隙的底表面位于比所述上掩埋部的顶表面低的水平处，并且所述气隙的顶表面位于比所述上掩埋部的顶表面高的水平处。
13.根据权利要求11所述的方法，其中，所述牺牲材料包括对所述初始栅极电介质层具有刻蚀选择性的材料。
14.根据权利要求11所述的方法，其中，所述牺牲材料包括金属氮化物或氮化硅。
15.根据权利要求11所述的方法，其中，所述牺牲材料被形成为具有悬垂形状，用于选择性地覆盖所述内衬的沟槽的顶角，并且执行物理气相沉积或等离子体增强化学气相沉积以形成所述悬垂形状。
16.根据权利要求11所述的方法，其中，去除所述内衬的沟槽的所述初始栅极电介质层的部分包括：对所述内衬的沟槽的所述初始栅极电介质层的部分执行湿法刻蚀工艺。
17.根据权利要求11所述的方法，其中，在去除所述内衬的沟槽的所述初始栅极电介质层的部分时，
所述初始栅极电介质层被划分为接触所述气隙的底表面的第一栅极电介质层和接触所述气隙的顶表面的第二栅极电介质层，并且
所述第一栅极电介质层和所述第二栅极电介质层垂直地定位，所述气隙插置在它们之间。
18.根据权利要求11所述的方法，其中，所述下掩埋部包括金属基材料，并且所述上掩埋部包括低功函数材料。
19.根据权利要求11所述的方法，还包括：执行等离子体处理，以在所述下掩埋部与所述上掩埋部之间形成阻挡层。
20.一种半导体器件，其包括：
衬底，所述衬底包括沟槽；
栅电极和覆盖层，所述栅电极和所述覆盖层顺序地层叠以填充所述沟槽；以及
栅极电介质结构，所述栅极电介质结构沿着所述沟槽的表面保形地形成，并且包括气隙以部分地覆盖所述栅电极的侧壁和所述覆盖层的侧壁，
其中，所述栅极电介质结构还包括第一栅极电介质层和第二栅极电介质层，所述第一栅极电介质层和第二栅极电介质层垂直地形成，所述气隙插置在它们之间。
21.根据权利要求20所述的半导体器件，其中，所述第一栅极电介质层接触所述栅电极的侧壁和底表面，并且所述第一栅极电介质层的顶表面位于比所述栅电极的顶表面低的水平处。
22.根据权利要求20所述的半导体器件，其中，所述第二栅极电介质层接触所述覆盖层的侧壁，并且所述第二栅极电介质层的底表面位于比所述栅电极的顶表面高的水平处。
23.根据权利要求20所述的半导体器件，其中，所述第二栅极电介质层和所述气隙完全地覆盖所述覆盖层的侧壁。
24.根据权利要求20所述的半导体器件，其中，所述第一栅极电介质层和所述气隙完全地覆盖所述栅电极的侧壁。
25.根据权利要求20所述的半导体器件，其中，所述第一栅极电介质层和所述第二栅极电介质层包括相同的材料。
26.根据权利要求20所述的半导体器件，其中，所述栅电极包括金属基材料、阻挡材料、低电阻材料、低功函数材料和高功函数材料中的至少一种。
27.根据权利要求20所述的半导体器件，其中，所述栅电极包括：
低电阻栅电极；以及
低功函数栅电极，所述低功函数栅电极在所述低电阻栅电极上，
其中，所述低功函数栅电极的侧壁与所述气隙彼此水平重叠。
28.根据权利要求20所述的半导体器件，其中，所述栅电极包括：
下掩埋部；以及
上掩埋部，所述上掩埋部在所述下掩埋部上；
其中，所述上掩埋部的侧壁接触所述气隙。
29.根据权利要求20所述的半导体器件，其中，所述栅电极包括：
下掩埋部；
上掩埋部，所述上掩埋部在所述下掩埋部上；以及
阻挡层，所述阻挡层在所述下掩埋部与所述上掩埋部之间，
其中，所述上掩埋部的侧壁接触所述气隙。
30.根据权利要求29所述的半导体器件，其中，所述阻挡层包括通过氮化所述下掩埋部的顶表面而获得的氮化物。
31.根据权利要求20所述的半导体器件，还包括位于所述栅电极之下的鳍区，
其中，所述鳍区的顶表面和侧壁被所述栅极电介质结构的一部分覆盖。
32.根据权利要求20所述的半导体器件，还包括形成在所述衬底中的第一掺杂区和第二掺杂区，
其中，所述第一掺杂区和所述第二掺杂区通过所述沟槽彼此分开，并且所述气隙位于所述栅电极与所述第一掺杂区和所述第二掺杂区之间。
33.根据权利要求32所述的半导体器件，其中，所述气隙位于所述覆盖层与所述第一掺杂区和所述第二掺杂区之间，并且所述气隙垂直延伸以位于所述栅电极与所述第一掺杂区和所述第二掺杂区之间。
34.根据权利要求32所述的半导体器件，还包括：
位线，所述位线耦接至所述第一掺杂区；以及
电容器，所述电容器耦接至所述第二掺杂区。
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