CN106941120B - 具有掩埋栅结构的半导体器件及其制造方法以及存储单元 - Google Patents

具有掩埋栅结构的半导体器件及其制造方法以及存储单元 Download PDF

Info

Publication number
CN106941120B
CN106941120B CN201611144086.0A CN201611144086A CN106941120B CN 106941120 B CN106941120 B CN 106941120B CN 201611144086 A CN201611144086 A CN 201611144086A CN 106941120 B CN106941120 B CN 106941120B
Authority
CN
China
Prior art keywords
work function
layer
function layer
trench
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611144086.0A
Other languages
English (en)
Other versions
CN106941120A (zh
Inventor
金东洙
林成沅
金银贞
张玄鎭
许根
金智炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN106941120A publication Critical patent/CN106941120A/zh
Application granted granted Critical
Publication of CN106941120B publication Critical patent/CN106941120B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件包括延伸进半导体衬底中并以栅电介质层为内衬的至少一个沟槽；覆盖具有内衬的沟槽的最下部分的偶极子诱导层；覆盖偶极子诱导层并填充在有内衬的沟槽中的栅电极；以及掺杂区，掺杂区在半导体衬底中，通过有内衬的沟槽彼此间隔开，并与偶极子诱导层间隔开。

Description

具有掩埋栅结构的半导体器件及其制造方法以及存储单元
相关申请的交叉引用
本申请要求于2015年12月23日向韩国知识产权局提交的申请号为10-2015-0185152的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
示例性实施例涉及半导体器件，更具体地，涉及具有掩埋栅结构的半导体器件、用于制造半导体器件的方法以及具有半导体器件的存储单元。
背景技术
金属栅电极应用于高性能的晶体管。具体地，在掩埋栅晶体管中，高性能操作需要对阈值电压的控制。同样，栅致漏极泄漏(GIDL)特性对掩埋栅晶体管的性能产生很大影响。
发明内容
各个实施例涉及能够改变阈值电压的掩埋栅结构及其制造方法。
各个实施例涉及具有改进的栅致漏极泄漏(GIDL)的半导体器件及其制造方法。
各个实施例涉及具有改进的刷新特性的存储单元。
在一个实施例中，一种半导体器件可以包括：延伸进半导体衬底中并以栅电介质层为内衬的至少一个沟槽；覆盖沟槽的最下部分的偶极子诱导层；设置在偶极子诱导层之上并填充在沟槽中的栅电极；以及掺杂区，掺杂区在半导体衬底中，通过沟槽彼此间隔开，并与偶极子诱导层间隔开。偶极子诱导层可以包括电介质材料，电介质材料可以具有高于栅电介质层的介电常数。栅电介质层可以包括氧化硅(SiO2)，并且偶极子诱导层可以包括氧化铝(Al2O3)、氧化钛(TiO2)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镁(MgO)或其组合。栅电极可以包括接触偶极子诱导层的第一部分；以及不接触偶极子诱导层的第二部分，并且栅电极的第一部分可以具有比第二部分高的高功函数。栅电极的第一部分可以与掺杂区间隔开，并且可以与沟槽的侧壁间隔开。栅电极可以包括形成偶极子诱导层和栅电介质层的内衬的功函数层；以及在功函数层之上填充沟槽的低电阻率层。功函数层可以包括：接触偶极子诱导层的第一部分；以及与沟槽最下部分之外的沟槽侧壁邻接的第二部分，并且功函数层的第二部分可以与掺杂区重叠。功函数层的第一部分可以具有比第二部分高的高功函数。栅电极还可以包括：可以形成在功函数层和低电阻率层之上的阻挡层；以及可以形成在阻挡层之上的低功函数层，并且低功函数层可以与掺杂区重叠。低功函数层可以具有比功函数层低的低功函数。栅电极可以包括：功函数层，功函数层包括设置在偶极子诱导层之上的第一部分和填充沟槽的第二部分。栅电极还可以包括：低功函数层，低功函数层可以形成在功函数层之上，并且低功函数层可以与掺杂区重叠，并且可以具有比功函数层的第二部分低的低功函数。功函数层可以包括氮化钛。低电阻率层可以包括钨。半导体器件还可以包括沿沟槽的底部形成的底部沟道；以及沿沟槽的侧壁形成的侧沟道，底部沟道与偶极子诱导层重叠。偶极子诱导层可以具有不与侧沟道重叠的高度。底部沟道可以具有比侧沟道低的掺杂浓度。底部沟道可以是未掺杂的，而侧沟道可以是掺杂的。栅电极可以包括：仅设置在偶极子诱导层之上的第一功函数层；以及设置在第一功函数层和栅电介质层之上的第二功函数层。第一功函数层可以具有比第二功函数层高的高功函数。第一功函数层可以与掺杂区间隔开，并且可以与沟槽的侧壁间隔开。栅电极还可以包括：在第二功函数层之上填充沟槽的低电阻率层，并且第二功函数层形成第一功函数层和栅电介质层的内衬。第二功函数层可以与掺杂区重叠。栅电极还可以包括：可以形成在第二功函数层和低电阻率层之上的阻挡层；以及可以形成在阻挡层之上的低功函数层，并且低功函数层可以与掺杂区重叠，并且第二功函数层不与掺杂区重叠。低功函数层可以具有比第二功函数层低的低功函数。第二功函数层可以填充沟槽。栅电极还可以包括：低功函数层，低功函数层可以形成在第二功函数层之上并具有比第二功函数层低的功函数，并且低功函数层可以与掺杂区重叠，而第二功函数层不与掺杂区重叠。
在一个实施例中，一种用于制造半导体器件的方法可以包括：在半导体衬底中形成沟槽；形成栅电介质层，栅电介质层形成沟槽表面的内衬；在栅电介质层之上形成偶极子诱导材料；刻蚀偶极子诱导材料，并在沟槽的最下部分处形成偶极子诱导层；在偶极子诱导层和栅电介质层之上形成填充沟槽的栅电极；并且在沟槽的两侧上、在半导体衬底中形成掺杂区。形成偶极子诱导层可以包括：在偶极子诱导材料之上形成填充沟槽的牺牲层；刻蚀牺牲层，并形成可以位于沟槽中的牺牲填料；通过使用牺牲填料作为阻挡层来刻蚀偶极子诱导材料，并形成偶极子诱导层；并且去除牺牲填料。偶极子诱导层可以包括电介质材料，电介质材料可以具有高于栅电介质层的介电常数。形成栅电极可以包括：在偶极子诱导层和栅电介质层之上形成功函数材料；在功函数材料之上形成填充沟槽的低电阻率材料；将低电阻率材料暴露在热过程中；使低电阻率材料凹陷，并形成部分地填充沟槽的低电阻率层；并且使功函数材料凹陷，并形成功函数层，功函数层形成偶极子诱导层和栅电介质层的内衬。功函数层可以包括接触偶极子诱导层的高功函数部分和接触栅电介质层的低功函数部分。在形成功函数层中，低功函数部分和掺杂区可以相互重叠。形成栅电极还可以包括：在功函数层和低电阻率层之上形成阻挡层；并且在阻挡层之上形成可以具有比功函数层低的功函数的低功函数层。形成栅电极可以包括：在偶极子诱导层和栅电介质层之上形成填充沟槽的功函数材料；并且使功函数材料凹陷，并在偶极子诱导层之上形成部分地填充沟槽的功函数层。功函数层可以包括接触偶极子诱导层的高功函数部分和接触栅电介质层的低功函数部分。形成栅电极还可以包括：在功函数层之上形成可以具有比功函数层低的功函数的低功函数层。低功函数层可以包括N型掺杂多晶硅。
在一个实施例中，一种用于制造半导体器件的方法可以包括：在半导体衬底中形成沟槽；形成栅电介质层，栅电介质层形成沟槽表面的内衬；在栅电介质层之上形成偶极子诱导材料；在偶极子诱导材料之上形成第一功函数材料；刻蚀偶极子诱导材料，并在沟槽的最下部分处形成偶极子诱导层；刻蚀第一功函数材料，并在偶极子诱导层之上形成可以位于沟槽最下部分处的第一功函数层；在栅电介质层之上形成包括第一功函数层和第二功函数层的栅电极；并且在沟槽的两侧上、在半导体衬底中形成掺杂区。形成偶极子诱导层并形成第一功函数层可以包括：在第一功函数材料之上形成填充沟槽的牺牲层；刻蚀牺牲层，并形成可以位于沟槽中的牺牲填料；通过使用牺牲填料作为阻挡层来刻蚀偶极子诱导材料和第一功函数材料，并形成偶极子诱导层和第一功函数层；并且去除牺牲填料。第一功函数层可以具有比第二功函数层高的功函数。偶极子诱导层可以包括电介质材料，电介质材料可以具有高于栅电介质层的介电常数。形成栅电极可以包括：在第一功函数层和栅电介质层之上形成第二功函数材料；在第二功函数材料之上形成填充沟槽的低电阻率材料；将低电阻率材料暴露在热过程中；使低电阻率材料凹陷，并形成部分地填充沟槽的低电阻率层；并且使第二功函数材料凹陷，并形成第二功函数层，第二功函数层形成第一功函数层和栅电介质层的内衬。在形成第二功函数层中，第二功函数层和掺杂区可以相互重叠。形成栅电极还可以包括：在第二功函数层和低电阻率层之上形成阻挡层；并且在阻挡层之上形成可以具有比第二功函数层低的功函数的低功函数层。在形成低功函数层中，低功函数层和掺杂区可以相互重叠。形成栅电极可以包括：在第一功函数层和栅电介质层之上形成填充沟槽的第二功函数材料；并且使第二功函数材料凹陷，并在第一功函数层之上形成部分地填充沟槽的第二功函数层。在形成第二功函数层中，第二功函数层和掺杂区可以相互重叠。形成栅电极还可以包括：在第二功函数层之上形成可以具有比第二功函数层低的功函数的低功函数层。在形成低功函数层中，低功函数层和掺杂区可以相互重叠。
附图说明
图1A是根据本发明第一实施例的半导体器件的侧截面示意图。
图1B是图1A的掩埋栅结构的实例的细节图。
图2A是根据本发明第二实施例的半导体器件的侧截面示意图。
图2B是根据第二实施例的掩埋栅结构的实例的细节图。
图3A是根据图2A所示的本发明第二实施例的修改的半导体器件的侧截面示意图。
图3B是沿图3A的线A-A’截取的视图，偶极子诱导层107的最上表面可以不在侧沟道的最上表面之上延伸。
图4A是根据本发明第三实施例的半导体器件的侧截面示意图。
图4B是根据第三实施例的掩埋栅结构的实例的细节图。
图5A是根据本发明第四实施例的半导体器件的侧截面示意图。
图5B是根据第四实施例的掩埋栅结构的实例的细节图。
图6A是根据本发明第五实施例的半导体器件的侧截面示意图。
图6B是根据第五实施例的掩埋栅结构的实例的细节图。
图7是示出了根据本发明第二实施例的半导体器件的应用实例的视图。
图8A是根据本发明第六实施例的半导体器件的侧截面示意图。
图8B是根据第六实施例的掩埋栅结构的实例的细节图。
图9A是根据本发明第七实施例的半导体器件的侧截面示意图。
图9B是根据第七实施例的掩埋栅结构的实例的细节图。
图10A是根据本发明第八实施例的半导体器件的侧截面示意图。
图10B是根据第八实施例的掩埋栅结构的实例的细节图。
图11A是根据本发明第九实施例的半导体器件的侧截面示意图。
图11B是根据本发明第九实施例的掩埋栅结构的实例的细节图。
图12是示出了根据本发明第六实施例的半导体器件的应用实例的代表的视图。
图13A至图13I是帮助解释用于制造根据本发明第二实施例的半导体器件的方法的实例的代表视图。
图14A至图14D是帮助解释用于制造根据本发明第三实施例的半导体器件的方法的实例的代表视图。
图15A和图15B是帮助解释用于制造根据本发明第四实施例的半导体器件的方法的实例的代表视图。
图16A和图16B是帮助解释用于制造根据本发明第五实施例的半导体器件的方法的实例的代表视图。
图17A至图17F是帮助解释用于制造根据本发明第六实施例的半导体器件的方法的实例的代表视图。
图18A和图18B是帮助解释用于制造根据本发明第七实施例的半导体器件的方法的实例的代表视图。
图19A和图19B是帮助解释用于制造根据本发明第八实施例的半导体器件的方法的实例的代表视图。
图20A和图20B是帮助解释用于制造根据本发明第九实施例的半导体器件的方法的实例的代表视图。
具体实施方式
以下将参考附图更详细地描述各个实施例。但是，本发明可以不同的形式实现，并应该理解为不限于在此列出的实施例。相反，提供这些实施例，以使本公开彻底和完整，并且将本发明充分地传达给本领域技术人员。在本公开中，相同的附图标记在各个图和本发明的实施例中表示相同的部件。
附图并不一定成比例，并且在某些情况下，比例可能被夸大，以清楚地图示实施例的特征。当第一层被称为是在第二层“上”或在衬底“上”时，不只是指第一层直接形成在第二层或衬底上的情况，而且还指第三层存在于第一层与第二层或衬底之间的情况。
在下文，在所述实施例中，阈值电压(Vt)可以取决于平带电压。平带电压可以取决于功函数。功函数可以通过各种方法来设计。例如，功函数可以通过栅电极的材料、栅电极与沟道区之间的材料、偶极子等来调整。通过增加或降低功函数，可以改变平带电压。高功函数可以在正方向上改变平带电压，而低功函数可以在负方向上改变平带电压。通过如上所述改变平带电压，可以调整阈值电压。在所述实施例中，尽管减少了沟道掺杂剂量或省略了沟道掺杂，但是可以通过改变平带电压来调整阈值电压。在所述实施例中，平带电压可以通过偶极子诱导层来改变。
现在参见图1A，根据本发明第一实施例提供了半导体器件100。图1B是根据本发明第一实施例的掩埋栅结构100G的实例的细节图。如图1A所示的半导体器件100可以包括晶体管120。
参见图1A和图1B，半导体器件100可以包括衬底101。隔离层102和有源区104可以形成在衬底101中。掩埋栅结构100G可以在衬底101的有源区104中延伸。第一掺杂区111可以设置在栅结构100G之间的间隔中。第二掺杂区可以设置在隔离层102与掩埋栅结构100G之间的间隔中。掩埋栅结构100G沿垂直于衬底平面的方向延伸，以限定用于第一掺杂层111和第二掺杂层112的间隔。掩埋栅结构100G包括形成在衬底101中的栅沟槽105。在一个实施例中，栅沟槽105可以是跨越有源区104和隔离层102延伸的线形状。掩埋栅结构100G可以形成在栅沟槽105中。有源区104可以包括沟道区114、第一掺杂区111和第二掺杂区112。沟道区114可以包括栅沟槽105。沟道区114可以形成在第一掺杂区111与第二掺杂区112之间，以具有“U”形状。沟道区114可以包括底部沟道114B和侧沟道114S。硬掩模层113可以形成在除了被掩埋栅结构100G覆盖的区域之外的衬底101的顶部上，即，硬掩模层113可以覆盖隔离层102、第一掺杂区111和第二掺杂区112的顶部表面。
衬底101可以是适合于半导体工艺的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、掺杂碳的硅及其组合或其多层。衬底101可以包括另一种半导体材料，例如，像锗。衬底101可以包括III/V族半导体衬底，例如，化合物半导体衬底，如GaAs。衬底101可以包括绝缘体上硅(SOI)衬底。
隔离层102和有源区104可以形成在衬底101中。有源区104可以由隔离层102来限定。隔离层102可以是STI(浅沟槽隔离)区。隔离层102可以通过将电介质材料填充在浅沟槽(例如，隔离沟槽103)中形成。为了形成隔离层102，可以利用适合在半导体制造中使用的任何电介质材料，例如，像氧化硅、氮化硅或其组合。
栅沟槽105可以形成在衬底101中。当从顶部观察时，栅沟槽105可以是沿任一方向延伸的线形状。例如，在一个实施例中，当从顶部观察时，栅沟槽105的横截面可以是跨越有源区104和隔离层102延伸的线形状。栅沟槽105可以具有比隔离沟槽103浅的深度。栅沟槽105的底部表面可以具有曲率。
沟道区114、第一掺杂区111和第二掺杂区112可以形成在有源区104中。第一掺杂区111和第二掺杂区112掺杂有导电掺杂剂。例如，导电掺杂剂可以是或包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一掺杂区111和第二掺杂区112可以掺杂有相同的导电掺杂剂。第一掺杂区111和第二掺杂区112可以掺杂有不同的导电掺杂剂。第一掺杂区111和第二掺杂区112可以通过栅沟槽105彼此间隔开。第一掺杂区111和第二掺杂区112可以定位在有源区104中、在栅沟槽105的两侧上。第一掺杂区111和第二掺杂区112可以分别被称为源极区和漏极区。第一掺杂区111和第二掺杂区112的底部表面可以定位在距离有源区104的顶部表面预定深度处。第一掺杂区111和第二掺杂区112可以邻接栅沟槽105的侧壁。第一掺杂区111和第二掺杂区112的底部表面可以在比栅沟槽105的底部表面高的水平处。第一掺杂区111和第二掺杂区112可以相互对称。例如，第一掺杂区111和第二掺杂区112可以形成具有相同深度的结。
沟道区114可以限定在有源区104中、在第一掺杂区111与第二掺杂区112之间。沟道区114可以包括底部沟道114B和侧沟道114S。底部沟道114B可以限定在栅沟槽105的底部表面之下，并且侧沟道114S可以邻接栅沟槽105的侧壁。当半导体器件100是晶体管120时，为了调整晶体管120的阈值电压，沟道区114可以通过沟槽掺杂而包括掺杂剂。例如，底部沟道114B和侧沟道114S可以包括掺杂剂。底部沟道114B和侧沟道114S可以具有不同的掺杂浓度。例如，侧沟道114S可以具有比底部沟道114B大的掺杂浓度。在另一实施例中，侧通道114S可以被掺杂，而底部沟道114B可以不被掺杂。因此，底部沟道114B可以不包含任何掺杂剂，而侧沟道114S可以掺杂有掺杂剂。虽然如此，通过栅电极BG的第一部分BG1可以获得预定水平的阈值电压。沟道区114可以具有比普通的平面型晶体管的沟道长的沟道长度。这种配置对于基本上防止普通平面晶体管所观察到的短沟道效应可以是有利的。
掩埋栅结构100G可以形成在栅沟槽105中。掩埋栅结构100G可以简称为嵌入式掩埋栅BG。掩埋栅结构100G可以定位在栅沟槽105中、在第一掺杂区111与第二掺杂区112之间。掩埋栅结构100G可以设置在有源区104中、在第一掺杂区111与第二掺杂区112之间，并且可以延伸到比第一掺杂区111和第二掺杂区112的深度大但小于隔离层102的深度的深度处。
掩埋栅结构100G可以包括栅电介质层106、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。换句话说，栅电极BG可以仅部分地填充栅沟槽105。栅电极BG可以被称为“掩埋栅电极”或“嵌入式栅电极”。覆盖层110可以定位在栅电极BG的顶部上。
栅沟槽105可以用栅电介质层106形成内衬。用栅电介质层106形成内衬的栅沟槽105可以被称为“有内衬的沟槽”或“有内衬的栅沟槽”。栅电介质层106可以形成在栅沟槽105的底部和侧壁上。
栅电介质层106可以包括氧化硅、氮化硅、氧氮化硅、高k材料或其组合。高k材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高k材料可以包括具有大于3.9的介电常数的材料。再例如，高k材料可以包括具有大于10的介电常数的材料。还例如，高k材料可以包括具有10至30的介电常数的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化铪硅、氮氧化铪硅或其组合。在另一实施例中，高k材料可以包括氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝或其组合。作为高k材料，可以选择性地使用现有技术中已知的其它高k材料。在当前实施例中，栅电介质层106可以通过氧化栅沟槽105的表面来形成。在另一实施例中，栅电介质层106可以包括通过氧化多晶硅内衬而获得的氧化硅。在又一实施例中，栅电介质层106可以包括通过氧化氮化物内衬而获得的氧化硅。
栅电极BG仅部分地填充在栅沟槽105中。因此，栅电极BG的顶部表面可以在比有源区104的顶部表面低的水平处。为了低电阻率，栅电极BG可以是金属基材料。
覆盖层110保护栅电极BG。覆盖层110可以包括用于保护栅电极BG的任何适合的电介质材料，例如，像氮化硅、氮氧化硅或其组合。在另一实施例中，覆盖层110可以包括氮化硅和氧化硅的组合。例如，为了形成覆盖层110，可以使用氮化硅来执行形成内衬，此后，可以填充旋涂电介质(SOD)。在另一实施例中，覆盖层110可以是氧化物-氮化物-氧化物(ONO)结构。
下面将详细描述栅电极BG。
栅电极BG可以包括具有局部增加的功函数的第一部分BG1。栅电极BG还可以包括第二部分BG2。栅电极BG的第一部分BG1可以与底部沟道114B重叠。因此，第一部分BG1可以不以任何实质性方式沿栅沟槽105的内侧壁延伸。栅电极BG的第二部分BG2可以不与底部沟道114B重叠。第二部分BG2可以形成栅电极BG的大部分。栅电极BG的第二部分BG2可以填充栅沟槽105的大部分。栅电极BG的第一部分BG1可以具有比第二部分BG2高的功函数。栅电极BG的第一部分BG1可以与底部沟道114B重叠。栅电极BG的第二部分BG2可以形成在栅电极的第一部分BG1之上，并且可以与侧沟道114S重叠，以覆盖栅沟槽105的内部，直到侧沟道114S的最高水平之上的水平处。因此，栅电极BG的第二部分BG2的顶部表面可以在比第一掺杂区111和第二掺杂区112的底部表面的水平高而比第一掺杂区111和第二掺杂区112的顶部表面的水平低的水平处。栅电极BG的第一部分BG1可以使其功函数被调整，而栅电极BG的第二部分BG2可以是功函数不被调整的部分。例如，栅电极BG的第二部分BG2可以具有栅电极BG材料本身固有的功函数，而栅电极BG的第一部分BG1可以具有增加的功函数。栅电极BG的第一部分BG1可以具有高功函数，而栅电极BG的第二部分BG2可以具有比第一部分BG1低的功函数。以此方式，栅电极BG可以包括具有高功函数的第一部分BG1和具有低功函数的第二部分BG2。
栅电极BG的第一部分BG1可以具有能够改变底部沟道114B的阈值电压的功函数。栅电极BG的第二部分BG2可以具有不改变侧沟道114S的阈值电压的功函数。例如，底部沟道114B的阈值电压可以通过第一部分BG1而增加。第二部分BG2可以抑制侧沟道114S的阈值电压的任何增加。高功函数是指比硅的中间禁带功函数高的功函数。低功函数是指比硅的中间禁带功函数低的功函数。例如，高功函数可以是比4.5eV高的功函数，而低功函数可以是比4.5eV低的功函数。栅电极BG的第一部分BG1可以具有比第二部分BG2高的功函数。栅电极BG的第一部分BG1可以具有比4.5eV高的功函数。
栅电极BG可以包括低电阻率的金属材料。栅电极BG可以包括不侵蚀栅电介质层106的材料。例如，栅电极BG可以由不包含或者基本上不具有诸如氟的杂质的材料形成。栅电极BG可以包括，例如，金属、金属氮化物或其组合。在用于栅电极BG的材料包含杂质(例如，氟)的情况下，可以额外地形成阻挡层。后面将描述栅电极BG的各种应用实例。
栅电极BG的第一部分BG1可以形成为与第一掺杂区111和第二掺杂区112间隔开第一高度H1。第一高度H1可以与侧沟道114S的高度相同或基本相同。第一高度H1可以定义为第一掺杂区111和第二掺杂区112的底部表面与栅沟槽105的最下部分105L(即，底部表面)之间的高度。在一个实施例中，栅电极BG的第一部分BG1可以覆盖栅沟槽105的最下部分105L的大部分。同时，栅电极BG的第二部分BG2可以形成在栅沟槽105内侧，直到在第一掺杂区111和第二掺杂区112的底部表面水平之上第二高度H2的水平处。第一高度H1可以大于第二高度H2。
沟道区114、第一掺杂区111、第二掺杂区112和掩埋栅结构100G可以构成晶体管120，也被称为“掩埋栅晶体管”。
根据第一实施例，栅电极BG的第一部分BG1可以是包括高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。可以通过栅电极BG的第一部分BG1改变阈值电压。例如，可以通过栅电极BG的第一部分BG1来增加阈值电压。因为栅沟槽105具有高纵横比，所以通过沟道掺杂通常难以确保底部沟道114B的阈值电压。即，难以对栅沟槽105的底部部分充分地执行沟道掺杂。因此，在沟道掺杂之后，对于栅沟槽105的底部部分局部地执行额外的沟道掺杂，通常被称为“局部沟道掺杂”。在注入被应用作局部沟道掺杂的情况下，注入被称为局部沟道注入(LCI)。通过局部沟道掺杂来调整底部沟道114B的阈值电压。因为可以通过栅电极BG的第一部分BG1来调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。例如，可以完全省略LCI，或者至少可以显著减少所需LCI的量。此外，减少沟道掺杂量，由于栅电极BG的第一部分BG1，可以显著减少结漏。
另外，因为栅电极BG的第二部分BG2具有低功函数，可以抑制第一掺杂区111和第二掺杂区112中的栅致漏极泄漏(GIDL)。如果栅电极BG的第一部分BG1与第一掺杂区111和第二掺杂区112重叠，则GIDL可以由于高功函数的诱导而增加。因此，形成栅电极BG第一部分BG1的位置应该被控制为避免第一部分BG1在接近或高于第一掺杂区111和第二掺杂区112的底部表面的水平处在栅沟槽105内延伸。当前第一实施例是有利的，因为它确保了在第一部分BG1的上表面与第一掺杂区111和第二掺杂区112的下表面之间保持足够的距离H1，以防止或显著减少GIDL。
此外，因为不仅栅电极BG的第一部分BG1形成为不在高于侧沟道114S的最上水平的水平之上延伸，而且栅电极BG的第二部分BG2具有低功函数，所以可以显著减少或防止断态泄漏。断态泄漏可以指的是当晶体管120处于关断状态时发生的泄漏电流。作为对比实例，如果栅电极BG的第一部分BG1与侧沟道114S重叠，断态泄漏可以增加。此外，即使在栅电极BG的第二部分BG2具有高功函数的情况下，断态泄漏也可以增加。这种在侧沟道114S处的断态泄漏被称为“侧晶体管效应”。当相邻掩埋栅结构100G之间的间隔窄时，断态泄漏可以变得严重。在当前实施例中，为了防止断态泄漏，栅电极BG的第一部分BG1的高度减小，并且栅电极BG的第二部分BG2具有低功函数。
根据第一实施例的掩埋栅结构100G可以应用到掩埋栅型鳍沟道晶体管。即，鳍区可以额外地包括在掩埋栅结构100G之下。底部沟道114B可以包括鳍区。对于鳍区，可以参考将在后面描述的图3A和图3B。
图2A是根据本发明第二实施例的半导体器件200的侧截面示意图。图2B是根据本发明第二实施例的掩埋栅结构200G的实例的细节图。示出了晶体管220为半导体器件200的部件。
半导体器件200的一些组件可以与根据本发明第一实施例的半导体器件100的那些组件相同。半导体器件200可以包括掩埋栅结构200G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构200G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构200G可以嵌入在栅沟槽105中。掩埋栅结构200G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。偶极子诱导层107可以覆盖栅沟槽105的最下部分105L，并且位于底部沟道114B之上。在一个实施例中，偶极子诱导层107可以覆盖栅沟槽105的最下部分105L的大部分。偶极子诱导层107可以与底部沟道114B重叠。栅沟槽105的侧壁和偶极子诱导层107可以不以任何实质性方式在彼此之上延伸，意味着偶极子诱导层107的最上部分可以在栅沟槽105的侧壁的最下水平之下。偶极子诱导层107可以不与侧沟道114S重叠。偶极子诱导层107可以由具有高于栅电介质层106的介电常数的金属氧化物形成。在栅电介质层106是SiO2的情况下，偶极子诱导层107可以包括氧化铝(Al2O3)、氧化钛(TiO2)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镁(MgO)或其组合。
栅电极BG可以包括低电阻率层109。栅电极BG还可以包括在低电阻率层109与栅电介质层106之间的功函数层108。栅沟槽105内侧的大部分可以填充有低电阻率层109，而具有薄的厚度的功函数层108可以形成在低电阻率层109与栅电介质层106之间。因此，功函数层108可以被称为“功函数内衬”。功函数层108可以执行阻挡层的功能。例如，功函数层108可以防止杂质从低电阻率层109扩散到栅电介质层106。
功函数层108可以包括具有局部增加的功函数的第一部分P1。功函数层108还可以包括第二部分P2。功函数层108的第一部分P1可以接触偶极子诱导层107，而功函数层108的第二部分P2可以不接触偶极子诱导层107。因此，功函数层108的第一部分P1可以与底部沟道114B重叠，而功函数层108的第二部分P2可以与侧沟道114S重叠。功函数层108的第二部分P2也可以与第一掺杂区111和第二掺杂区112重叠。功函数层108的第一部分P1可以使其功函数被调整，而功函数层108的第二部分P2可以不使其功函数被调整。例如，功函数层108的第二部分P2可以具有功函数层108材料本身固有的功函数，而功函数层108的第一部分P1可以具有通过偶极子诱导层107增加的功函数。功函数层108的第一部分P1可以具有高功函数，而功函数层108的第二部分P2可以具有比第一部分P1低的功函数。以此方式，功函数层108可以包括具有高功函数的第一部分P1和具有低功函数的第二部分P2。
功函数层108的第一部分P1可以具有能够改变底部沟道114B的阈值电压的高功函数。功函数层108的第二部分P2可以具有不改变侧沟道114S的阈值电压的功函数。例如，可以通过功函数层108的第一部分P1而增加底部沟道114B的阈值电压，而可以通过功函数层108的第二部分P2而抑制侧沟道114S的阈值电压的增加。功函数层108的第一部分P1通过偶极子诱导层107可以具有比第二部分P2高的功函数。功函数层108的第一部分P1可以具有比4.5eV高的功函数。功函数层108可以是导电材料。功函数层108可以是金属基材料，用于降低栅电极BG的电阻率。功函数层108可以由不侵蚀栅电介质层106的材料形成。例如，功函数层108可以由不包含诸如氟的杂质的材料形成。功函数层108可以是金属氮化物。功函数层108可以是氮化钛(TiN)。
低电阻率层109可以包括用于降低栅电极BG的电阻率的金属材料。以此方式，当栅电极BG中由低电阻率层109所占的体积增加时，电阻率可以降低。低电阻率层109可以是低电阻率金属。低电阻率层109可以包括钨(W)。在钨用作低电阻率层109的情况下，栅电介质层106可以被侵蚀。例如，可以使用六氟化钨(WF6)气体来沉积钨，并且栅电介质层106可以被氟侵蚀。因此，为了防止被氟侵蚀，功函数层108可以形成在低电阻率层109与栅电介质层106之间。
根据第二实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107来增加阈值电压。因为可以通过偶极子诱导层107来调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第二实施例中，因为功函数层108的第二部分P2具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且功函数层108的第二部分P2也具有低功函数，所以可以防止断态泄漏。
根据第二实施例的掩埋栅结构200G可以应用到掩埋栅型鳍沟道晶体管。也就是说，鳍区104F(参见图3A)可以额外地包括在掩埋栅结构200G之下。
图3A和图3B是根据本发明第二实施例的修改的半导体器件的实例的视图。图3B是沿图3A的线A-A’截取的截面图。示出了晶体管220M为半导体器件200M的部件。半导体器件200M的一些组件可以与根据本发明第二实施例的半导体器件200的那些组件相同。半导体器件200M的掩埋栅结构200G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG可以包括功函数层108和低电阻率层109。
晶体管220M还可以包括鳍区104F。鳍区104F可以在栅沟槽105之下位于有源区104中。
栅沟槽105可以包括第一沟槽105A和第二沟槽105B。第一沟槽105A可以形成在有源区104中。第二沟槽105B可以形成在隔离层102中。第二沟槽105B可以从第一沟槽105A连续扩展。第一沟槽105A和第二沟槽105B可以具有定位在不同水平处的底部表面。例如，第一沟槽105A的底部表面可以位于比第二沟槽105B的底部表面高的水平处。由于隔离层102是凹陷的，所以形成第一沟槽105A与第二沟槽105B之间的高度差。因此，第二沟槽105B可以包括凹陷区R，凹陷区R具有比第一沟槽105A的底部表面低的底部表面。
由于第一沟槽105A与第二沟槽105B之间的阶梯部分，鳍区104F形成在有源区104中。因此，有源区104包括鳍区104F。
以此方式，鳍区104F形成在第一沟槽105A之下，并且鳍区104F的侧壁被凹陷的隔离层102F暴露。鳍区104F是形成底部沟道114B的部分。鳍区104F被称为鞍形鳍。通过鳍区104F，可以增加沟道宽度，并且可以改进电学特性。
偶极子诱导层107可以覆盖鳍区104F的顶部表面和侧壁。偶极子诱导层107可以不与侧沟道114S重叠。因此，通过使用偶极子诱导层107，鳍区104F的沟道掺杂剂量可以降低或可以省略局部沟道掺杂。
图4A是根据本发明第三实施例的半导体器件300的侧截面图。图4B是根据本发明第三实施例的掩埋栅结构300G的实例的细节图。示出了晶体管320为半导体器件300的部件。
参见图4A和图4B，半导体器件300的一些组件可以与根据本发明第二实施例的半导体器件200的那些组件相同。半导体器件300还可以包括阻挡层211和低功函数层212。
半导体器件300可以包括掩埋栅结构300G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构300G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构300G可以嵌入在栅沟槽105中。掩埋栅结构300G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。
栅电极BG可以包括第一掩埋部分LBG和第二掩埋部分UBG。第一掩埋部分LBG可以填充栅沟槽105的下部。第二掩埋部分UBG可以位于第一掩埋部分LBG上。第一掩埋部分LBG可以被称为“底部栅电极”，而第二掩埋部分UBG可以被称为“顶部栅电极”。第二掩埋部分UBG可以与第一掺杂区111和第二掺杂区112重叠。第二掩埋部分UBG被部分地填充在栅沟槽105中、在第一掩埋部分LBG上。第二掩埋部分UBG的顶部表面可以在比衬底101的顶部表面低的水平处。第一掩埋部分LBG可以与底部沟道114B和侧沟道114S重叠。第二掩埋部分UBG可以与第一掺杂区111和第二掺杂区112重叠。因为栅电极BG包括第一掩埋部分LBG和第二掩埋部分UBG，所以以此方式，栅电极BG可以被称为双BG。第一掩埋部分LBG的顶部表面可以与第一掺杂区111和第二掺杂区112的底部表面在相同的水平。也就是说，第一掩埋部分LBG可以不与第一掺杂区111和第二掺杂区112重叠。在栅电极BG中，第一掩埋部分LBG可以占比第二掩埋部分UBG大的体积。
栅电极BG的第一掩埋部分LBG可以包括功函数层108’和低电阻率层109’。功函数层108’和低电阻率层109’可以是与根据本发明第二实施例的功函数层108和低电阻率层109相同的材料。功函数层108’可以包括第一部分P1’和第二部分P2’。功函数层108’的第一部分P1’可以接触偶极子诱导层107，而功函数层108’的第二部分P2’可以不接触偶极子诱导层107。功函数层108’的第一部分P1’可以使其功函数被调整，而功函数层108’的第二部分P2’可以是功函数不被调整的部分。功函数层108’的第一部分P1’可以具有高功函数，而功函数层108’的第二部分P2’可以具有比第一部分P1’低的功函数。功函数层108’的第一部分P1’可以具有能够改变底部沟道114B的阈值电压的高功函数。功函数层108’的第二部分P2’可以具有不改变侧沟道114S的阈值电压的功函数。例如，可以通过功函数层108’的第一部分P1’来增加底部沟道114B的阈值电压，而可以通过功函数层108’的第二部分P2’抑制侧沟道114S的阈值电压的增加。功函数层108’可以是金属氮化物。功函数层108’可以是氮化钛(TiN)。低电阻率层109’可以包括钨。与第二实施例不同，功函数层108’的第二部分P2’可以不与第一掺杂区111和第二掺杂区112重叠。
第二掩埋部分UBG可以包括阻挡层211和低功函数层212。阻挡层211可以是导电材料。阻挡层211可以是或包括用于降低栅电极BG的电阻率的金属材料。阻挡层211可以是金属氮化物。阻挡层211和功函数层108’可以是相同的材料。阻挡层211可以是氮化钛(TiN)。阻挡层211可以是功函数不被调整的材料。即，阻挡层211和功函数层108’的第二部分P2’可以具有相同的功函数。通过阻挡层211，可以防止低功函数层212与低电阻率层109’之间的相互扩散或相互作用。
低功函数层212可以部分地填充栅沟槽105。低功函数层212可以是非金属材料。低功函数层212可以是具有低功函数的材料。低功函数层212可以具有比功函数层108’的第二部分P2’低的功函数。低功函数层212可以包括多晶硅。具体地，低功函数层212可以包括N型掺杂多晶硅，其掺杂有N型掺杂剂，以具有低功函数。N型掺杂多晶硅具有比硅的中间禁带功函数低的功函数。N型掺杂多晶硅具有比氮化钛低的功函数。低功函数层212可以与第一掺杂区111和第二掺杂区112重叠。
根据第三实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第三实施例中，因为低功函数层212具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的GIDL。低功函数层212可以第二高度H2与第一掺杂区111和第二掺杂区112重叠。第二高度H2可以小于第一高度H1。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且低功函数层212具有低功函数，所以可以防止断态泄漏。
根据第三实施例的掩埋栅结构300G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构300G之下。
图5A是根据本发明第四实施例的半导体器件400的侧截面示意图。图5B是根据本发明第四实施例的掩埋栅结构400G的实例的细节图。示出了晶体管420为半导体器件400的部件。
参见图5A和图5B，半导体器件400的一些组件可以与根据本发明第二实施例的半导体器件200的那些组件相同。
半导体器件400可以包括掩埋栅结构400G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构400G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构400G可以嵌入在栅沟槽105中。掩埋栅结构400G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。栅电极BG可以是单一结构。也就是说，仅功函数层108”可以填充栅沟槽105，而没有低电阻率层。因此，可以改进栅电极BG的电阻率。
功函数层108”可以是与根据本发明第二实施例的功函数层108相同的材料。功函数层108”可以包括第一部分P1”和第二部分P2”。第一部分P1”可以接触偶极子诱导层107，而第二部分P2”可以不接触偶极子诱导层107。第一部分P1”可以使其功函数被调整，而第二部分P2”可以是功函数不被调整的部分。第一部分P1”可以具有高功函数，而第二部分P2”可以具有比第一部分P1”低的功函数。第一部分P1”可以具有能够改变底部沟道114B的阈值电压的高功函数。第二部分P2”可以具有不改变侧沟道114S的阈值电压的功函数。例如，可以通过第一部分P1”增加底部沟道114B的阈值电压，而可以通过第二部分P2”抑制侧沟道114S的阈值电压的增加。功函数层108”可以是金属氮化物。功函数层108”可以是氮化钛(TiN)。以与第二实施例相同的方式，功函数层108”的第二部分P2”可以第二高度H2与第一掺杂区111和第二掺杂区112重叠。因为功函数层108”包括氮化钛，即，功函数层108”是无氟材料，所以可以省略阻挡层。因为省略了阻挡层，所以可以改善功函数层108”的填充。
根据第四实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第四实施例中，因为功函数层108”的第二部分P2”具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且功函数层108”的第二部分P2”也具有低功函数，所以可以防止断态泄漏。
此外，在第四实施例中，因为仅使用功函数层108”形成栅电极BG，所以可以改进栅电极BG的电阻率。
根据第四实施例的掩埋栅结构400G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构400G之下。
图6A是根据本发明第五实施例的半导体器件500的侧截面示意图。图6B是根据本发明第五实施例的掩埋栅结构500G的实例的细节图。示出了晶体管520为半导体器件500的部件。
参见图6A和图6B，半导体器件500的一些组件可以与根据本发明第四实施例的半导体器件400的那些组件相同。半导体器件500还可以包括低功函数层212。
半导体器件500可以包括掩埋栅结构500G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以位于有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构500G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构500G可以嵌入在栅沟槽105中。掩埋栅结构500G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。
栅电极BG可以包括功函数层108”和低功函数层212。功函数层108”可以填充栅沟槽105的下部。低功函数层212可以位于功函数层108”上。低功函数层212可以与第一掺杂区111和第二掺杂区112重叠。低功函数层212部分地填充在栅沟槽105中、在功函数层108”上。低功函数层212的顶部表面可以在比衬底101的顶部表面低的水平处。功函数层108”可以与底部沟道114B和侧沟道114S重叠。功函数层108”的顶部表面可以与第一掺杂区111和第二掺杂区112的底部表面在相同的水平。换句话说，功函数层108”可以不与第一掺杂区111和第二掺杂区112重叠。在栅电极BG中，功函数层108”可以占比低功函数层212大的体积。
功函数层108”可以是与根据本发明第四实施例的功函数层108相同的材料。功函数层108”可以包括第一部分P1”和第二部分P2”。功函数层108”的第一部分P1”可以接触偶极子诱导层107，而功函数层108”的第二部分P2”可以不接触偶极子诱导层107。功函数层108”的第一部分P1”可以使其功函数被调整，而功函数层108”的第二部分P2”可以是功函数不被调整的部分。功函数层108”的第一部分P1”可以具有高功函数，而功函数层108”的第二部分P2”可以具有比第一部分P1”低的功函数。功函数层108”的第一部分P1”可以具有能够改变底部沟道114B的阈值电压的高功函数。功函数层108”的第二部分P2”可以具有不改变侧沟道114S的阈值电压的功函数。例如，可以通过功函数层108”的第一部分P1”增加底部沟道114B的阈值电压，而可以通过功函数层108”的第二部分P2”抑制侧沟道114S的阈值电压的增加。功函数层108”可以是金属氮化物。功函数层108”可以是氮化钛(TiN)。功函数层108”的第二部分P2”可以不与第一掺杂区111和第二掺杂区112重叠。因为功函数层108”包括氮化钛，即，功函数层108”是无氟材料，所以可以省略阻挡层。因为省略了阻挡层，所以可以改善功函数层108”的填充。
低功函数层212可以是非金属材料。低功函数层212可以是具有低功函数的材料。低功函数层212可以具有比功函数层108”的第二部分P2”低的功函数。低功函数层212可以包括多晶硅。具体地，低功函数层212可以包括N型掺杂多晶硅，其掺杂有N型掺杂剂，以具有低功函数。N型掺杂多晶硅具有比硅的中间禁带功函数低的功函数。N型掺杂多晶硅具有比氮化钛低的功函数。低功函数层212可以与第一掺杂区111和第二掺杂区112重叠。
根据第五实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第五实施例中，因为低功函数层212具有低功函数，可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且功函数层108”的第二部分P2”和低功函数层212具有低功函数，所以可以防止断态泄漏。
根据第五实施例的掩埋栅结构500G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构500G之下。
图7是示出根据本发明第二实施例的半导体器件的应用实例的代表的视图。
参见图7，示出了存储单元600。存储单元600可以包括单元晶体管130、位线140和存储元件150。单元晶体管130可以是图2A的晶体管220。因此，单元晶体管130可以包括掩埋字线结构BWL、沟道区114、第一掺杂区111和第二掺杂区112。第一掺杂区111可以通过第一接触插塞141电耦合到位线140。第二掺杂区112可以通过第二接触插塞151电耦合到存储元件150。第一接触插塞141和第二接触插塞151可以通过硬掩模层113分别耦合到第一掺杂区111和第二掺杂区112。掩埋字线结构BWL可以与掩埋栅结构200G相同。掩埋字线结构BWL可以嵌入在栅沟槽105中。掩埋字线结构BWL可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG可以包括功函数层108和低电阻率层109。
可以用图3A的晶体管220M代替单元晶体管130。另外，可以用根据第三至第五实施例的掩埋栅结构300G、400G和500G中的一个代替单元晶体管130的掩埋字线结构BWL。
存储元件150可以是电容器。存储元件150可以包括接触第二接触插塞151的存储节点。存储节点可以是圆柱形或柱形状。电容器电介质层可以形成在存储节点的表面上。电容器电介质层可以包括在氧化锆、氧化铝和氧化铪之中选择的至少任何一个。例如，电容器电介质层可以是ZAZ结构，其中，将第一氧化锆、氧化铝和第二氧化锆堆叠。板节点形成在电容器电介质层上。存储节点和板节点可以包括含金属的材料。
在另一实施例中，存储元件150可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括在为硫族元素的Te与Se之间选择的至少一个。在另一实施例中，可变电阻器可以包括过渡金属氧化物。在又一实施例中，可变电阻器可以是磁性隧道结(MTJ)。
如上所述，存储单元600可以包括掩埋字线结构BWL，其包括功函数层108和低电阻率层109。在将存储单元600应用到DRAM的情况下，可以改善DRAM的刷新特性。同样，通过防止断态泄漏，可以提高保持时间。
图8A是根据本发明第六实施例的半导体器件700的侧截面示意图。图8B是根据本发明第六实施例的掩埋栅结构700G的实例的细节图。示出了晶体管720为半导体器件700的部件。
参见图8A和图8B，半导体器件700的一些组件可以与根据本发明第二实施例的半导体器件200的那些组件相同。半导体器件700可以包括第一功函数层108P1和第二功函数层108P2。
半导体器件700可以包括掩埋栅结构700G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构700G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构700G可以嵌入在栅沟槽105中。掩埋栅结构700G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。
栅电极BG可以包括第一功函数层108P1、第二功函数层108P2和低电阻率层109。栅沟槽105内侧的大部分可以填充有低电阻率层109，而具有薄厚度的第一功函数层108P1和第二功函数层108P2可以形成在低电阻率层109与栅电介质层106之间。第一功函数层108P1和第二功函数层108P2可以是与本发明第二实施例的功函数层108相同的材料。第一功函数层108P1可以具有高功函数，而第二功函数层108P2可以具有低功函数。第二实施例的第一部分P1和第二部分P2被限定在功函数层108中。与此相反，在第六实施例中，第一功函数层108P1和第二功函数层108P2可以彼此独立地形成。
第一功函数层108P1可以仅位于偶极子诱导层107上。也就是说，第一功函数层108P1可以不位于栅电介质层106上。第二功函数层108P2可以覆盖第一功函数层108P1和栅电介质层106。第一功函数层108P1和第二功函数层108P2可以执行阻挡层的功能。例如，第一功函数层108P1和第二功函数层108P2可以防止杂质从低电阻率层109扩散到栅电介质层106。
第一功函数层108P1可以与底部沟道114B重叠，而第二功函数层108P2可以与侧沟道114S重叠。第二功函数层108P2也可以与第一掺杂区111和第二掺杂区112重叠。第一功函数层108P1可以使其功函数被调整，而第二功函数层108P2可以是功函数不被调整的部分。例如，第二功函数层108P2可以具有第二功函数层108P2材料本身固有的功函数，而第一功函数层108P1可以具有通过偶极子诱导层107增加的功函数。第一功函数层108P1和第二功函数层108P2可以包括氮化钛。因此，第一功函数层108P1可以是其功函数增加的氮化钛，而第二功函数层108P2可以是其功函数不被调整的氮化钛。
第一功函数层108P1可以具有能够改变底部沟道114B的阈值电压的高功函数。第二功函数层108P2可以具有不改变侧沟道114S的阈值电压的功函数。例如，可以通过第一功函数层108P1增加底部沟道114B的阈值电压，而可以通过第二功函数层108P2抑制侧沟道114S的阈值电压的增加。
根据第六实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第六实施例中，因为第二功函数层108P2具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且第二功函数层108P2具有低功函数，所以可以防止断态泄漏。
根据第六实施例的掩埋栅结构700G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构700G之下。
图9A是根据本发明第七实施例的半导体器件800的侧截面示意图。图9B是根据本发明第七实施例的掩埋栅结构800G的实例的细节图。示出了晶体管820为半导体器件800的部件。
参见图9A和图9B，半导体器件800的一些组件可以与根据本发明第六实施例的半导体器件700的那些组件相同。半导体器件800还可以包括阻挡层211和低功函数层212。
半导体器件800可以包括掩埋栅结构800G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构800G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构800G可以嵌入在栅沟槽105中。掩埋栅结构800G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。
栅电极BG可以包括第一掩埋部分LBG和第二掩埋部分UBG。第一掩埋部分LBG可以填充栅沟槽105的下部。第二掩埋部分UBG可以位于第一掩埋部分LBG上。第二掩埋部分UBG可以与第一掺杂区111和和第二掺杂区112重叠。第二掩埋部分UBG部分地填充在栅沟槽105中、在第一掩埋部分LBG上。第二掩埋部分UBG的顶部表面可以在比衬底101的顶部表面低的水平处。第一掩埋部分LBG可以与底部沟道114B和侧沟道114S重叠。第二掩埋部分UBG可以与第一掺杂区111和第二掺杂区112重叠。因为栅电极BG包括第一掩埋部分LBG和第二掩埋部分UBG，以此方式，栅电极BG可以被称为双BG。第一掩埋部分LBG的顶部表面可以与第一掺杂区111和第二掺杂区112的底部表面在相同的水平。也就是说，第一掩埋部分LBG可以不与第一掺杂区111和第二掺杂区112重叠。在栅电极BG中，第一掩埋部分LBG可以占比第二掩埋部分UBG大的体积。
栅电极BG的第一掩埋部分LBG可以包括第一功函数层108P1’、第二功函数层108P2’和低电阻率层109’。第一功函数层108P1’、第二功函数层108P2’和低电阻率层109’可以是与根据本发明第六实施例的第一功函数层108P1、第二功函数层108P2和低电阻率层109相同的材料。第一功函数层108P1’可以接触偶极子诱导层107。第一功函数层108P1’可以具有高功函数，而第二功函数层108P2’可以具有低功函数。第一功函数层108P1’可以增加底部沟道114B的阈值电压，而第二功函数层108P2’可以抑制侧沟道114S的阈值电压的增加。第一功函数层108P1’可以是其功函数增加的氮化钛，而第二功函数层108P2’可以是其功函数不被调整的氮化钛。低电阻率层109’可以包括钨。与第六实施例不同，第二功函数层108P2’和低电阻率层109’可以不与第一掺杂区111和第二掺杂区112重叠。
第二掩埋部分UBG可以包括阻挡层211和低功函数层212。阻挡层211可以是导电材料。阻挡层211可以是用于降低栅电极BG的电阻率的金属基材料。阻挡层211可以是金属氮化物。阻挡层211和第二功函数层108P2’可以是相同的材料。阻挡层211可以是氮化钛(TiN)。阻挡层211可以是功函数不被调整的材料。换句话说，阻挡层211和第二功函数层108P2’可以具有相同的功函数。通过阻挡层211，可以防止低功函数层212与低电阻率层109’之间的相互扩散或相互作用。
低功函数层212可以部分地填充栅沟槽105。低功函数层212可以是非金属材料。低功函数层212可以是具有低功函数的材料。低功函数层212可以具有比第二功函数层108P2’低的功函数。低功函数层212可以包括多晶硅。具体地，低功函数层212可以包括N型掺杂多晶硅，其掺杂有N型掺杂剂，以具有低功函数。N型掺杂多晶硅具有比硅的中间禁带功函数低的功函数。N型掺杂多晶硅具有比氮化钛低的功函数。低功函数层212可以与第一掺杂区111和第二掺杂区112重叠。
根据第七实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第七实施例中，因为低功函数层212具有低功函数，可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且第二功函数层108P2’和低功函数层212具有低功函数，所以可以防止断态泄漏。
根据第七实施例的掩埋栅结构800G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构800G之下。
图10A是根据本发明第八实施例的半导体器件900的侧截面示意图。图10B是根据本发明第八实施例的掩埋栅结构900G的实例的细节图。示出了晶体管920为半导体器件900的部件。
参见图10A和图10B，半导体器件900的一些组件可以与根据本发明第六实施例的半导体器件700的那些组件相同。
半导体器件900可以包括掩埋栅结构900G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构900G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构900G可以嵌入在栅沟槽105中。掩埋栅结构900G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。栅电极BG可以仅通过第一功函数层108P1”和第二功函数层108P2”而不用低电阻率层来填充栅沟槽105。因此，可以改进栅电极BG的电阻率。
第二功函数层108P2”可以是与根据本发明第六实施例的第二功函数层108P2相同的材料。第二功函数层108P2”可以是氮化钛(TiN)。第二功函数层108P2”可以与第一掺杂区111和第二掺杂区112重叠。因为第二功函数层108P2”包括氮化钛，即，第二功函数层108P2”是无氟材料，所以可以省略阻挡层。因为省略了阻挡层，所以可以改善第二功函数层108P2”的填充。
根据第八实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第八实施例中，因为第二功函数层108P2”具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且第二功函数层108P2”具有低功函数，所以可以防止断态泄漏。
此外，在第八实施例中，因为仅使用具有相同材料的第一功函数层108P1”和第二功函数层108P2”来形成栅电极BG，所以可以改进栅电极BG的电阻率。
根据第八实施例的掩埋栅结构900G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构900G之下。
图11A是根据本发明第九实施例的半导体器件1000的侧截面示意图。图11B是根据本发明第九实施例的掩埋栅结构1000G的实例的细节图。示出了晶体管1200为半导体器件1000的部件。
参见图11A和图11B，半导体器件1000的一些组件可以与根据本发明第八实施例的半导体器件900的那些组件相同。半导体器件1000还可以包括低功函数层212。
半导体器件1000可以包括掩埋栅结构1000G、沟道区114、第一掺杂区111和第二掺杂区112。隔离层102和有源区104可以形成在衬底101中。第一掺杂区111和第二掺杂区112可以设置在有源区104中。可以形成跨越有源区104和隔离层102延伸的栅沟槽105。掩埋栅结构1000G可以形成在栅沟槽105中。沟道区114可以包括栅沟槽105。
掩埋栅结构1000G可以嵌入在栅沟槽105中。掩埋栅结构1000G可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG的顶部表面可以位于比有源区104的顶部表面低的水平处。
栅电极BG可以包括第一功函数层108P1”、第二功函数层108P2”和低功函数层212。第一功函数层108P1”可以具有高功函数，而第二功函数层108P2”可以具有低功函数。第一功函数层108P1”可以增加底部沟道114B的阈值电压，而第二功函数层108P2”可以抑制侧沟道114S的阈值电压的增加。第一功函数层108P1”可以是其功函数增加的氮化钛，而第二功函数层108P2”可以是其功函数不被调整的氮化钛。第二功函数层108P2”不与第一掺杂区111和第二掺杂区112重叠。低功函数层212可以部分地填充栅沟槽105。低功函数层212可以是非金属材料。低功函数层212可以是具有低功函数的材料。低功函数层212可以具有比第二功函数层108P2”低的功函数。低功函数层212可以包括多晶硅。具体地，低功函数层212可以包括N型掺杂多晶硅，其掺杂有N型掺杂剂，以具有低功函数。N型掺杂多晶硅具有比硅的中间禁带功函数低的功函数。N型掺杂多晶硅具有比氮化钛低的功函数。低功函数层212可以与第一掺杂区111和第二掺杂区112重叠。
根据第九实施例，偶极子诱导层107可以是诱导高功函数的材料，并且可以形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。
通过偶极子诱导层107改变阈值电压。例如，可以通过偶极子诱导层107增加阈值电压。因为可以通过偶极子诱导层107调整阈值电压，所以可以减少底部沟道114B的沟道掺杂剂量。也就是说，可以显著减少LCI的剂量，或可以省略LCI。结果，在当前实施例中，因为通过偶极子诱导层107减少了沟道掺杂剂量，所以可以改善结漏。
另外，在第九实施例中，因为低功函数层212具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的GIDL。
此外，因为不仅偶极子诱导层107形成为不与侧沟道114S重叠，而且低功函数层212具有低功函数，所以可以防止断态泄漏。
根据第九实施例的掩埋栅结构1000G可以应用到如图3A所示的掩埋栅型鳍沟道晶体管。也就是说，鳍区104F可以额外地包括在掩埋栅结构1000G之下。
图12是示出根据本发明第六实施例的半导体器件的应用实例的代表的视图。
参见图12，示出了存储单元610。存储单元610可以包括单元晶体管131、位线140和存储元件150。单元晶体管131可以是图8A的晶体管720。因此，单元晶体管131可以包括掩埋字线结构BWL、沟道区114、第一掺杂区111和第二掺杂区112。第一掺杂区111可以通过第一接触插塞141电耦合到位线140。第二掺杂区112可以通过第二接触插塞151电耦合到存储元件150。掩埋字线结构BWL可以与图8A的掩埋栅结构700G相同。掩埋字线结构BWL可以嵌入在栅沟槽105中。掩埋字线结构BWL可以包括栅电介质层106、偶极子诱导层107、栅电极BG和覆盖层110。栅电极BG可以包括第一功函数层108P1、第二功函数层108P2和低电阻率层109。第一功函数层108P1具有高功函数，而第二功函数层108P2具有低功函数。
可以用掩埋栅晶体管代替单元晶体管131。另外，可以用根据第七至第九实施例的掩埋栅结构800G、900G和1000G中的一个代替单元晶体管131的掩埋字线结构BWL。
存储元件150可以是电容器。存储元件150可以包括接触第二接触插塞151的存储节点。存储节点可以是圆柱形或柱形状。电容器电介质层可以形成在存储节点的表面上。电容器电介质层可以包括在氧化锆、氧化铝和氧化铪之中选择的至少任何一个。例如，电容器电介质层可以是ZAZ结构，其中，将第一氧化锆、氧化铝和第二氧化锆堆叠。板节点形成在电容器电介质层上。存储节点和板节点可以包括含金属的材料。
在另一实施例中，存储元件150可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括在为硫族元素的Te与Se之间选择的至少一个。在另一实施例中，可变电阻器可以包括过渡金属氧化物。在又一实施例中，可变电阻器可以是磁性隧道结(MTJ)。
如上所述，存储单元610可以包括掩埋字线结构BWL，其包括偶极子诱导层107、第一功函数层108P1、第二功函数层108P2和低电阻率层109。在将存储单元610应用到DRAM的情况下，可以改善DRAM的刷新特性。同样，通过防止断态泄漏，可以提高保持时间。
根据上述实施例的半导体器件可以应用到电子设备。电子设备可以包括多个半导体器件。例如，电子设备可以包括根据上述实施例和应用实例的半导体器件100至1000和存储单元600和610之中的至少一个。
包括在电子设备中的半导体器件之中的至少一个半导体器件包括形成在栅沟槽中的掩埋栅结构。掩埋栅结构可以包括偶极子诱导层和功函数层。可以通过偶极子诱导层增加底部沟道的阈值电压。可以通过功函数层的低功函数抑制侧沟道的阈值电压的增加。另外，通过低功函数层可以改进GIDL。因此，电子设备可以实现对应于小型化的高运行速度。
图13A至图13I是帮助解释用于制造根据本发明第二实施例的半导体器件的方法的实例的代表视图。
如图13A所示，隔离层12形成在衬底11中。有源区14由隔离层12限定。隔离层12可以通过浅沟槽隔离(STI)工艺来形成。STI工艺如下。通过刻蚀衬底11，形成隔离沟槽13。隔离沟槽13填充有电介质材料，并因此形成隔离层12。隔离层12可以包括氧化硅、氮化硅或其组合。可以使用化学气相沉积(CVD)或另一沉积工艺，以用电介质材料来填充隔离沟槽13。可以额外地使用平坦化工艺，例如，像化学机械抛光(CMP)。
硬掩模层15可以形成在衬底11上。硬掩模层15可以由相对于衬底11具有刻蚀选择性的材料形成。硬掩模层15可以包括氧化硅。硬掩模层15可以包括TEOS。
栅沟槽16形成在衬底11中。栅沟槽16可以具有跨越有源区14和隔离层12延伸的线形状。可以通过在衬底11上形成掩模图案(未示出)并使用掩模图案作为刻蚀掩模执行刻蚀工艺来形成栅沟槽16。栅沟槽16可以形成为比隔离沟槽13浅。栅沟槽16可以具有足够的深度，以增加随后的栅电极的平均横截面积。因此，可以降低栅电极的电阻率。栅沟槽16的底部可以具有曲率。以此方式，通过将栅沟槽16的底部形成为具有曲率，在栅沟槽16的底部处突起和凹陷可以被最小化，因此可以容易地执行栅电极的填充。另外，通过将栅沟槽16的底部形成为具有曲率，在栅沟槽16的底部处可以去除成角度的角点，由此可以缓解电场增强。
形成鳍区14F。鳍区14F可以通过使隔离层12凹陷来形成(见图3A)。
可以在栅沟槽16的表面上形成栅电介质层17。在形成栅电介质层17之前，可以消除对栅沟槽16表面的刻蚀损伤。例如，在通过热氧化工艺来形成牺牲氧化物之后，可以去除牺牲氧化物。
可以通过热氧化工艺来形成栅电介质层17。在另一实施例中，可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成栅电介质层17。栅电介质层17可以包括高k材料、氧化物、氮化物、氧氮化物或其组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化铪硅、氮氧化铪硅或其组合。在另一实施例中，高k材料可以包括氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝或其组合。作为高k材料，可以选择性地使用现有技术中已知的其他高k材料。
在另一实施例中，可以通过沉积多晶硅内衬层、然后对多晶硅内衬层执行自由基氧化来形成栅电介质层17。
在又一实施例中，可以通过形成内衬氮化硅层、然后对内衬氮化硅层执行自由基氧化来形成栅电介质层17。
在形成栅电介质层17之前可以执行沟道掺杂，以调整阈值电压。可以对栅沟槽16的底部和侧壁执行沟道掺杂。此外，可以对栅沟槽16的底部执行局部沟道掺杂。此时，减少局部沟道掺杂的剂量。可以省略局部沟道掺杂。
可以通过沟道掺杂限定侧沟道18S和底部沟道18B。
如图13B所示，偶极子诱导材料19A可以形成在栅电介质层17上。偶极子诱导材料19A可以共形地形成在栅电介质层17的表面上。偶极子诱导材料19A是用于形成偶极子的材料。偶极子诱导材料19A可以由具有高于SiO2的介电常数的材料形成。偶极子诱导材料19A可以包括氧化铝(Al2O3)、氧化钛(TiO2)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镁(MgO)或其组合。在当前实施例中，偶极子诱导材料19A可以包括Al2O3。
牺牲层20A可以形成在偶极子诱导材料19A上。牺牲层20A可以填充栅沟槽16。牺牲层20A可以无空隙地填充栅沟槽16。牺牲层20A可以由相对于偶极子诱导材料19A具有刻蚀选择性的材料形成。牺牲层20A可以包括多晶硅、金属、锗硅或其组合。可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成牺牲层20A。
如图13C所示，执行使牺牲层20A凹陷的工艺，以便牺牲填料20保留在栅沟槽16中。可以通过干法刻蚀(例如，回蚀工艺)来执行使牺牲层20A凹陷的工艺。可以通过对牺牲层20A的回蚀工艺来形成牺牲填料20。
在另一实施例中，使牺牲层20A凹陷的工艺可以以如此方式执行：在首先执行平坦化工艺之后，随后执行回蚀工艺。
如上所述，通过使牺牲层20A凹陷的工艺来形成牺牲填料20。可以使牺牲填料20凹陷得比有源区14的顶部表面低。例如，牺牲填料20可以覆盖栅沟槽16的最下部分。牺牲填料20可以不与栅沟槽16的侧壁重叠。
在形成牺牲填料20之后，可以暴露偶极子诱导材料19A的一部分。
如图13D所示，可以选择性地去除偶极子诱导材料19A。例如，可以去除偶极子诱导材料19A的暴露部分。因此，可以形成偶极子诱导层19。执行凹陷工艺，以使偶极子诱导层19保留在栅沟槽16中。可以通过干法刻蚀或湿法刻蚀来执行凹陷工艺。可以通过对偶极子诱导材料19A的回蚀工艺来形成偶极子诱导层19。可以在不侵蚀栅电介质层17的情况下执行凹陷工艺。偶极子诱导层19可以位于牺牲填料20与栅电介质层17之间。偶极子诱导层19和牺牲填料20的顶部表面的高度可以是相同的水平。例如，偶极子诱导层19可以不位于栅沟槽16的侧壁上。偶极子诱导层19可以覆盖鳍区14F的顶部。也就是说，偶极子诱导层19可以覆盖栅沟槽16的最下部分(即，底部)。因此，非重叠的部分可以限定在偶极子诱导层19与栅沟槽16的侧壁之间。偶极子诱导层19的两个端部可以部分地覆盖栅沟槽16的底部角。换句话说，偶极子诱导层19和栅沟槽16的下部侧壁可以部分地相互重叠。在当前实施例中，偶极子诱导层19与栅沟槽16的下部侧壁之间的重叠高度最小化。
使偶极子诱导材料19A凹陷的工艺相对于栅电介质层17具有刻蚀选择性。因此，防止了栅电介质层17的损失。
如图13E所示，可以去除牺牲填料20。当去除牺牲填料20时，不侵蚀偶极子诱导层19和栅电介质层17。可以通过干法刻蚀或湿法刻蚀来去除牺牲填料20。
通过去除牺牲填料20，偶极子诱导层19和栅电介质层17可以保留在栅沟槽16中。偶极子诱导层19可以具有覆盖栅沟槽16底部的形状。偶极子诱导层19可以与底部沟道18B重叠。偶极子诱导层19可以不与侧沟道18S重叠。
如图13F所示，可以形成功函数材料21A和低电阻率材料22A。可以共形地形成功函数材料21A。低电阻率材料22A可以在功函数材料21A上填充栅沟槽16。低电阻率材料22A可以由低电阻率材料形成。低电阻率材料22A可以包括钨层。功函数材料21A可以包括氮化钛。
如图13G所示，可以形成栅电极BG。为了形成栅电极BG，可以通过回蚀工艺来刻蚀功函数材料21A和低电阻率材料22A。栅电极BG可以在比有源区14的顶部表面低的水平处。因此，当栅电极BG位于栅沟槽16中时，可以形成掩埋栅电极。在执行回蚀工艺之前，可以提前执行使用CMP的平坦化工艺。
栅电极BG可以包括功函数层21和低电阻率层22。可以通过刻蚀功函数材料21A来形成功函数层21。可以通过刻蚀低电阻率材料22A来形成低电阻率层22。功函数层21可以覆盖偶极子诱导层19。低电阻率层22可以填充栅沟槽16。
如图13H所示，生成的结构可以暴露在热过程23中。因此，可以进一步降低低电阻率层22的电阻率。可以在氮气氛或氮和氢的混合气体气氛下执行热过程23。热过程23可以包括快速热退火。
即使执行这种热过程23，功函数层21的功函数也不改变。即，功函数层21的功函数不增加。
在另一实施例中，可以在形成低电阻率材料22A之后执行热过程23。另外，可以在用于低电阻率材料22A的CMP工艺之后执行热过程23。
在执行热过程23之后，功函数层21包括第一部分P1和第二部分P2。第一部分P1可以是接触偶极子诱导层19的部分。第二部分P2可以是不接触偶极子诱导层19的部分。功函数层21的第一部分P1可以具有比第二部分P2高的功函数。也就是说，功函数层21的第一部分P1具有通过偶极子诱导层19而增加的功函数。功函数层21的第二部分P2具有功函数层21本身的功函数。
如图13I所示，覆盖层24形成在栅电极BG的顶部上。覆盖层24包括电介质材料。在栅电极BG的顶部上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、栅电极BG和覆盖层24。栅电极BG可以包括功函数层21和低电阻率层22。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如像注入的掺杂工艺来形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与功函数层21的第二部分P2重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19充分间隔开的深度。
图14A至图14D是帮助解释用于制造根据本发明第三实施例的半导体器件的方法的实例的代表视图。根据第三实施例的制造方法可以类似于根据图13A至图13I的制造方法。
通过图13A至图13F所示的方法，可以形成功函数材料21A和低电阻率材料22A。可以共形地形成功函数材料21A。低电阻率材料22A可以在功函数材料21A上填充栅沟槽16。低电阻率材料22A可以由低电阻率材料形成。低电阻率材料22A可以包括钨层。功函数材料22A可以包括氮化钛。
接下来，如图14A所示，为了形成功函数层21’和低电阻率层22’，可以通过回蚀工艺刻蚀功函数材料21A和低电阻率材料22A。在执行回蚀工艺之前，可以提前执行使用CMP的平坦化工艺。功函数层21’和低电阻率层22’可以在比有源区14的顶部表面低的水平处。功函数层21’可以在比图13G的功函数层21低的水平处。以与功函数层21’相同的方式，低电阻率层22’也可以在比图13G的低电阻率层22低的水平。如将在后面描述的，功函数层21’和低电阻率层22’可以不与第一掺杂区和第二掺杂区重叠。
可以通过刻蚀功函数材料21A来形成功函数层21’。可以通过刻蚀低电阻率材料22A来形成低电阻率层22’。功函数层21’可以覆盖偶极子诱导层19。低电阻率层22’可以填充栅沟槽16。
如图14B所示，生成的结构可以暴露在热过程23中。因此，可以进一步降低低电阻率层22’的电阻率。可以在氮气氛或氮和氢的混合气体气氛下执行热过程23。热过程23可以包括快速热退火。
即使执行这种热过程23，功函数层21’的功函数也不改变。即，功函数层21’的功函数不增加。
在另一实施例中，可以在形成低电阻率材料22A之后执行热过程23。另外，可以在用于低电阻率材料22A的CMP工艺之后执行热过程23。
在执行热过程23之后，功函数层21’包括第一部分P1’和第二部分P2’。第一部分P1’可以是接触偶极子诱导层19的部分。第二部分P2’可以是不接触偶极子诱导层19的部分。功函数层21’的第一部分P1’可以具有比第二部分P2’高的功函数。也就是说，功函数层21’的第一部分P1’具有通过偶极子诱导层19而增加的功函数。功函数层21’的第二部分P2’具有功函数层21’本身的功函数。
如图14C所示，阻挡层31可以形成在功函数层21’和低电阻率层22’上。阻挡层31可以包括氮化钛。为了形成阻挡层31，可以在形成阻挡材料(未示出)之后执行凹陷工艺。可以通过物理气相沉积(PVD)形成阻挡材料。
低功函数材料(未编号)可以形成在阻挡层31上。低功函数材料可以包括N型掺杂多晶硅。
为了形成低功函数层32，可以使低功函数材料凹陷。低功函数层32可以位于阻挡层31上。低功函数层32的顶部表面可以在比衬底11的顶部表面低的水平处。
以此方式，通过形成低功函数层32，可以形成栅电极BG。栅电极BG可以包括功函数层21’、低电阻率层22’、阻挡层31和低功函数层32。
如图14D所示，覆盖层24形成在栅电极BG的顶部上。覆盖层24包括电介质材料。在栅电极BG的顶部上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、栅电极BG和覆盖层24。栅电极BG可以包括功函数层21’、低电阻率层22’、阻挡层31和低功函数层32。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如像注入的掺杂工艺形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与低功函数层32重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19充分间隔开的深度。功函数层21’可以不与第一掺杂区25和第二掺杂区26重叠。
图15A和图15B是帮助解释用于制造根据本发明第四实施例的半导体器件的方法的实例的代表视图。根据第四实施例的制造方法可以类似于根据图13A至图13I的制造方法。
通过图13A至图13E所示的方法，可以形成偶极子诱导层19。
接下来，如图15A所示，可以形成功函数材料41A。功函数材料41A可以在偶极子诱导层19上填充栅沟槽16。功函数材料41A可以包括氮化钛。
如图15B所示，可以形成功函数层41。为了形成功函数层41，可以通过回蚀工艺刻蚀功函数材料41A。在执行回蚀工艺之前，可以提前执行使用CMP的平坦化工艺。功函数层41可以在比有源区14的顶部表面低的水平处。功函数层41可以在与图13G的功函数层21相同的水平处。如将在后面描述的，功函数层41可以与第一掺杂区和第二掺杂区重叠。
可以通过刻蚀功函数材料41A来形成功函数层41。功函数层41可以覆盖偶极子诱导层19。与图13G的功函数层21不同，栅沟槽16可以仅填充有功函数层41。因此，可以进一步降低栅电极的电阻率。此外，因为省略了低电阻率层，所以不需要热工艺。
功函数层41包括第一部分P1”和第二部分P2”。第一部分P1”可以是接触偶极子诱导层19的部分。第二部分P2”可以是不接触偶极子诱导层19的部分。功函数层41的第一部分P1”可以具有比第二部分P2”高的功函数。也就是说，功函数层41的第一部分P1”具有通过偶极子诱导层19而增加的功函数。功函数层41的第二部分P2”具有功函数层41本身的功函数。
随后，如图13I所示，覆盖层24形成在功函数层41上。覆盖层24包括电介质材料。在功函数层41上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、功函数层41和覆盖层24。栅电极可以仅由功函数层41构成。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如像注入的掺杂工艺来形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与功函数层41的第二部分P2”重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19充分间隔开的深度。
图16A和图16B是帮助解释用于制造根据本发明第五实施例的半导体器件的方法的实例的代表视图。根据第五实施例的制造方法可以类似于根据图13A至图13I以及图15A和图15B的制造方法。
通过图13A至图13E所示的方法，可以形成偶极子诱导层19。
接下来，如图16A所示，可以形成功函数层41’。通过图15A和图15B所示的方法，可以形成功函数层41’。功函数层41’可以在比图15B的功函数层41低的水平处。
功函数层41’包括第一部分P1”和第二部分P2”。第一部分P1”可以是接触偶极子诱导层19的部分。第二部分P2”可以是不接触偶极子诱导层19的部分。功函数层41’的第一部分P1”可以具有比第二部分P2”高的功函数。也就是说，功函数层41’的第一部分P1”具有通过偶极子诱导层19而增加的功函数。功函数层41’的第二部分P2”具有功函数层41’本身的功函数。
如图16B所示，阻挡层31可以形成在功函数层41’上。阻挡层31可以包括氮化钛。为了形成阻挡层31，可以在形成阻挡材料(未示出)之后执行凹陷工艺。可以通过物理气相沉积(PVD)形成阻挡材料。
低功函数材料(未编号)可以形成在阻挡层31上。低功函数材料可以包括N型掺杂多晶硅。
为了形成低功函数层32，可以使低功函数材料凹陷。低功函数层32可以位于阻挡层31上。低功函数层32的顶部表面可以在比衬底11的顶部表面低的水平处。
以此方式，通过形成低功函数层32，可以形成栅电极BG。栅电极BG可以包括功函数层41’、阻挡层31和低功函数层32。
随后，如图13I所示，覆盖层24形成在栅电极BG的顶部上。覆盖层24包括电介质材料。在栅电极BG的顶部上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、栅电极BG和覆盖层24。栅电极BG可以包括功函数层41’、阻挡层31和低功函数层32。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如像注入的掺杂工艺来形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与低功函数层32重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19充分间隔开的深度。功函数层41’可以不与第一掺杂区25和第二掺杂区26重叠。
图17A至图17F是帮助解释用于制造根据本发明第六实施例的半导体器件的方法的实例的代表视图。
如图17A所示，隔离层12形成在衬底11中。有源区14由隔离层12限定。可以通过浅沟槽隔离(STI)工艺形成隔离层12。STI工艺如下。通过刻蚀衬底11，形成隔离沟槽13。隔离沟槽13填充有电介质材料，并因此形成隔离层12。隔离层12可以包括氧化硅、氮化硅或其组合。可以使用化学气相沉积(CVD)或另一沉积工艺，以用电介质材料填充隔离沟槽13。可以额外地使用平坦化工艺，例如，CMP。
硬掩模层15可以形成在衬底11上。硬掩模层15可以由相对于衬底11具有刻蚀选择性的材料形成。硬掩模层15可以包括氧化硅。硬掩模层15可以包括TEOS。
栅沟槽16形成在衬底11中。栅沟槽16可以具有跨越有源区14和隔离层12延伸的线形状。可以通过在衬底11上形成掩模图案(未示出)并使用掩模图案作为刻蚀掩模执行刻蚀工艺来形成栅沟槽16。栅沟槽16可以形成为比隔离沟槽13浅。栅沟槽16可以具有足够的深度，以增加随后的栅电极的平均面积。因此，可以降低栅电极的电阻率。栅沟槽16的底部可以具有曲率。以此方式，通过将栅沟槽16的底部形成为具有曲率，在栅沟槽16的底部处突起和凹陷可以最小化，因此可以容易地执行栅电极的填充。另外，通过将栅沟槽16的底部形成为具有曲率，在栅沟槽16的底部处可以去除成角度的角点，由此可以缓解电场增强。
形成鳍区14F。鳍区14F可以通过使隔离层12凹陷来形成(见图3B)。
栅电介质层17可以形成在栅沟槽16的表面上。在形成栅电介质层17之前，可以消除对栅沟槽16表面的刻蚀损伤。例如，在通过热氧化工艺形成牺牲氧化物之后，可以去除牺牲氧化物。
可以通过热氧化工艺形成栅电介质层17。在另一实施例中，栅电介质层17可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。栅电介质层17可以包括高k材料、氧化物、氮化物、氧氮化物或其组合。高k材料可以包括含铪材料。含铪材料可以包括氧化铪、氧化铪硅、氮氧化铪硅或其组合。在另一实施例中，高k材料可以包括氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝或其组合。作为高k材料，可以选择性地使用现有技术中已知的其它高k材料。
在另一实施例中，可以通过沉积多晶硅内衬层然后对多晶硅内衬层执行自由基氧化来形成栅电介质层17。
在又一实施例中，可以通过形成内衬氮化硅层然后对内衬氮化硅层执行自由基氧化来形成栅电介质层17。
在形成栅电介质层17之前可以执行沟道掺杂，以调整阈值电压。可以对栅沟槽16的底部和侧壁执行沟道掺杂。此外，可以对栅沟槽16的底部执行局部沟道掺杂。此时，减少局部沟道掺杂的剂量。可以省略局部沟道掺杂。
可以通过沟道掺杂限定侧沟道18S和底部沟道18B。
偶极子诱导材料19A可以形成在栅电介质层17上。偶极子诱导材料19A可以共形地形成在栅电介质层17的表面上。偶极子诱导材料19A是用于形成偶极子的材料。偶极子诱导材料19A可以由具有高于SiO2的介电常数的材料形成。偶极子诱导材料19A可以包括氧化铝(Al2O3)、氧化钛(TiO2)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镁(MgO)或其组合。在当前实施例中，偶极子诱导材料19A可以包括Al2O3。
第一功函数材料51A可以形成在偶极子诱导材料19A上。第一功函数材料51A可以包括氮化钛。
牺牲层20A可以形成在第一功函数材料51A上。牺牲层20A可以填充栅沟槽16。牺牲层21A可以无空隙地填充栅沟槽16。牺牲层20A可以由相对于偶极子诱导材料19A具有刻蚀选择性的材料形成。牺牲层20A可以包括多晶硅、金属、锗硅或其组合。牺牲层20A可以通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。
如图17B所示，执行使牺牲层20A凹陷的工艺，以使牺牲填料20保留在栅沟槽16中。可以通过干法刻蚀，例如，回蚀工艺，执行使牺牲层20A凹陷的工艺。可以通过对牺牲层20A的回蚀工艺来形成牺牲填料20。
在另一实施例中，可以以在执行平坦化工艺之后，随后执行回蚀工艺的方式，执行使牺牲层20A凹陷的工艺。
如上所述，通过使牺牲层20A凹陷的工艺来形成牺牲填料20。牺牲填料20可以凹陷得比有源区14的顶部表面低。例如，牺牲填料20可以覆盖栅沟槽16的底部。牺牲填料20可以不与栅沟槽16的侧壁重叠。
在形成牺牲填料20之后，第一功函数材料51A的一部分可以暴露。
执行凹陷工艺，以使第一功函数层51和偶极子诱导层19保留在栅沟槽16中。也就是说，可以选择性地去除第一功函数材料51A和偶极子诱导材料19A。首先，可以去除第一功函数材料51A的暴露部分。因此，可以形成第一功函数层51，并且偶极子诱导材料19A的一部分可以暴露。接下来，可以去除偶极子诱导材料19A的暴露部分。因此，可以形成偶极子诱导层19。可以通过干法刻蚀或湿法刻蚀执行凹陷工艺。可以通过对第一功函数材料51A的回蚀工艺来形成第一功函数层51。可以通过对偶极子诱导材料19A的回蚀工艺来形成偶极子诱导层19。偶极子诱导层19可以位于第一功函数层51与栅电介质层17之间。第一功函数层51可以位于牺牲填料20与偶极子诱导层19之间。偶极子诱导层19、第一功函数层51和牺牲填料20的顶部表面的高度可以是相同的水平。例如，偶极子诱导层19和第一功函数层51可以不位于栅沟槽16的侧壁上。偶极子诱导层19和第一功函数层51可以覆盖鳍区14F的顶部。换句话说，偶极子诱导层19和第一功函数层51可以覆盖栅沟槽16的底部。
使偶极子诱导材料19A凹陷的工艺相对于栅电介质层17具有刻蚀选择性。因此，防止了栅电介质层17的损失。
如图17C所示，可以去除牺牲填料20。可以通过干法刻蚀或湿法刻蚀去除牺牲填料20。
通过去除牺牲填料20，第一功函数层51、偶极子诱导层19和栅电介质层17可以保留在栅沟槽16中。偶极子诱导层19和第一功函数层51可以具有覆盖栅沟槽16底部的形状。偶极子诱导层19和第一功函数层51可以与底部沟道18B重叠。偶极子诱导层19和第一功函数层51可以不与侧沟道18S重叠。
如图17D所示，可以形成第二功函数材料21A和低电阻率材料22A。可以共形地形成第二功函数材料21A。低电阻率材料22A可以在第二功函数材料21A上填充栅沟槽16。低电阻率材料22A可以由低电阻率材料形成。低电阻率材料22A可以包括钨层。第二功函数材料21A可以包括氮化钛。
如图17E所示，可以形成第二功函数层21和低电阻率层22。为了形成第二功函数层21和低电阻率层22，可以通过回蚀工艺刻蚀第二功函数材料21A和低电阻率材料22A。第二功函数层21和低电阻率层22的顶部表面可以在比有源区14的顶部表面低的水平处。在执行回蚀工艺之前，可以提前执行使用CMP的平坦化工艺。可以通过刻蚀第二功函数材料21A来形成第二功函数层21。可以通过刻蚀低电阻率材料22A来形成低电阻率层22。第二功函数层21可以覆盖第一功函数层51和栅电介质层17。低电阻率层22可以填充栅沟槽16。
随后，如图13H所示，生成的结构可以暴露在热过程(未编号)中。因此，可以进一步降低低电阻率层22的电阻率。可以在氮气氛或氮和氢的混合气体气氛下执行热过程。热过程可以包括快速热退火。可以在形成低电阻率材料22A之后执行热过程。另外，可以在用于低电阻率材料22A的CMP工艺之后执行热过程。
即使执行热过程，第二功函数层21的功函数也不改变。即，第二功函数层21的功函数不增加。
通过上述一系列工艺，形成栅电极BG。栅电极BG可以包括第一功函数层51、第二功函数层21和低电阻率层22。
第一功函数层51可以接触偶极子诱导层19。第二功函数层21可以不接触偶极子诱导层19。第一功函数层51可以具有比第二功函数层21高的功函数。也就是说，第一功函数层51具有通过偶极子诱导层19而增加的功函数。第二功函数层21具有第二功函数层21本身的功函数。
如图17F所示，覆盖层24形成在栅电极BG的顶部上。覆盖层24包括电介质材料。在栅电极BG的顶部上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在另一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、栅电极BG和覆盖层24。栅电极BG可以包括第一功函数层51、第二功函数层21和低电阻率层22。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如像注入的掺杂工艺来形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与第二功函数层21重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19和第一功函数层51充分间隔开的深度。
图18A和图18B是帮助解释用于制造根据本发明第七实施例的半导体器件的方法的实例的代表视图。根据第七实施例的制造方法可以类似于根据图17A至图17F的制造方法。
通过图17A至图17E所示的方法，可以形成第二功函数材料21A和低电阻率材料22A。可以共形地形成第二功函数材料21A。低电阻率材料22A可以在第二功函数材料21A上填充栅沟槽16。低电阻率材料22A可以由低电阻率材料形成。低电阻率材料22A可以包括钨层。第二功函数材料21A可以包括氮化钛。
接下来，如图18A所示，为了形成第二功函数层21’和低电阻率层22’，可以通过回蚀工艺刻蚀第二功函数材料21A和低电阻率材料22A。在执行回蚀工艺之前，可以提前执行使用CMP的平坦化工艺。第二功函数层21’和低电阻率层22’可以在比有源区14的顶部表面低的水平处。第二功函数层21’可以在比图17E的第二功函数层21低的水平处。以与第二功函数层21’相同的方式，低电阻率层22’也可以在比图17E的低电阻率层22低的水平。如将在后面描述的，第二功函数层21’和低电阻率层22’可以不与第一掺杂区和第二掺杂区重叠。
可以通过刻蚀第二功函数材料21A来形成第二功函数层21’。可以通过刻蚀低电阻率材料22A来形成低电阻率层22’。第二功函数层21’可以覆盖第一功函数层51和栅电介质层17。低电阻率层22’可以填充栅沟槽16。
随后，如图13H所示，生成的结构可以暴露在热过程中。因此，可以进一步降低低电阻率层22’的电阻率。可以在氮气氛或氮和氢的混合气体气氛下执行热过程。热过程可以包括快速热退火。可以在形成低电阻率材料22A之后执行热过程。另外，可以在用于低电阻率材料22A的CMP工艺之后执行热过程。
即使执行热过程，第二功函数层21’的功函数也不改变。即，第二功函数层21’的功函数不增加。
第一功函数层51可以接触偶极子诱导层19。第二功函数层21’可以不接触偶极子诱导层19。第一功函数层51可以具有比第二功函数层21’高的功函数。也就是说，第一功函数层51具有通过偶极子诱导层19而增加的功函数。第二功函数层21’具有第二功函数层21’本身的功函数。
如图18B所示，阻挡层31可以形成在第二功函数层21’和低电阻率层22’上。阻挡层31可以包括氮化钛。为了形成阻挡层31，可以在形成阻挡材料(未示出)之后执行凹陷工艺。可以通过物理气相沉积(PVD)形成阻挡材料。
低功函数材料(未编号)可以形成在阻挡层31上。低功函数材料可以包括N型掺杂多晶硅。
为了形成低功函数层32，可以使低功函数材料凹陷。低功函数层32可以位于阻挡层31上。低功函数层32的顶部表面可以在比衬底11的顶部表面低的水平处。
以此方式，通过形成低功函数层32，可以形成栅电极BG。栅电极BG可以包括第一功函数层51、第二功函数层21’、低电阻率层22’、阻挡层31和低功函数层32。
随后，如图17F所示，覆盖层24形成在栅电极BG的顶部上。覆盖层24包括电介质材料。在栅电极BG的顶部上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、栅电极BG和覆盖层24。栅电极BG可以包括第一功函数层51、第二功函数层21’、低电阻率层22’、阻挡层31和低功函数层32。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如注入的掺杂工艺来形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与第二功函数层21’重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19和第一功函数层51充分间隔开的深度。
图19A和图19B是帮助解释用于制造根据本发明第八实施例的半导体器件的方法的实例的代表视图。根据第八实施例的制造方法可以类似于根据图17A至图17F的制造方法。
通过图17A至图17C所示的方法，可以形成偶极子诱导层19和第一功函数层51。
接下来，如图19A所示，可以形成第二功函数材料41A。第二功函数材料41A可以在第一功函数层51上填充栅沟槽16。第二功函数材料41A可以包括氮化钛。
如图19B所示，可以形成第二功函数层41。为了形成第二功函数层41，可以通过回蚀工艺刻蚀第二功函数材料41A。在执行回蚀工艺之前，可以提前执行使用CMP的平坦化工艺。第二功函数层41可以在比有源区14的顶部表面低的水平处。第二功函数层41可以在与图17E的第二功函数层22相同的水平。如将在后面描述的，第二功函数层41可以与第一掺杂区和第二掺杂区重叠。
可以通过刻蚀第二功函数材料41A来形成第二功函数层41。第二功函数层41可以覆盖第一功函数层51和栅电介质层17。与图13H的第二功函数层21不同，仅第二功函数层41可以填充栅沟槽16。因此，可以进一步降低栅电极的电阻率。此外，因为省略了低电阻率层，所以不需要热过程。
第二功函数层41具有第二功函数层41本身的功函数。第一功函数层51具有通过偶极子诱导层19而增加的功函数。
随后，如图17F所示，覆盖层24形成在第二功函数层41上。覆盖层24包括电介质材料。在第二功函数层41上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、第一功函数层51、第二功函数层41、栅电极BG和覆盖层24。栅电极BG可以仅由第一功函数层51和第二功函数层41构成，而没有低电阻率层。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如像注入的掺杂工艺形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与第二功函数层41重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19和第一功函数层51充分间隔开的深度。
图20A和图20B是帮助解释用于制造根据本发明第九实施例的半导体器件的方法的实例的代表视图。根据第九实施例的制造方法可以类似于根据图17A至图17F以及图19A和图19B的制造方法。
首先，通过图17A至图17E所示的方法，可以形成偶极子诱导层19和第一功函数层51。
接下来，如图20A所示，可以形成第二功函数层41’。通过图19A和图19B所示的方法，可以形成第二功函数层41’。第二功函数层41’可以在比图19B的第二功函数层41低的水平处。
如图20B所示，阻挡层31可以形成在第二功函数层41’上。阻挡层31可以包括氮化钛。为了形成阻挡层31，可以在形成阻挡材料(未示出)之后执行凹陷工艺。可以通过物理气相沉积(PVD)形成阻挡材料。
低功函数材料可以形成在阻挡层31上。低功函数材料可以包括N型掺杂多晶硅。
为了形成低功函数层32，可以使低功函数材料凹陷。低功函数层32可以位于阻挡层31上。低功函数层32的顶部表面可以在比衬底11的顶部表面低的水平处。
以此方式，通过形成低功函数层32，可以形成栅电极BG。栅电极BG可以包括第一功函数层51、第二功函数层41’、阻挡层31和低功函数层32。
随后，如图17F所示，覆盖层24形成在栅电极BG的顶部上。覆盖层24包括电介质材料。在栅电极BG的顶部上，栅沟槽16填充有覆盖层24。覆盖层24可以包括氮化硅。随后，可以执行覆盖层24的平坦化，以使衬底11的顶部表面被暴露。在另一实施例中，覆盖层24可以包括氧化硅。在又一实施例中，覆盖层24可以是氮化物-氧化物-氮化物(NON)结构。
通过形成覆盖层24，形成掩埋栅结构。掩埋栅结构包括栅电介质层17、偶极子诱导层19、栅电极BG和覆盖层24。栅电极BG可以包括第一功函数层51、第二功函数层41’、阻挡层31和低功函数层32。
接下来，形成第一掺杂区25和第二掺杂区26。可以通过诸如注入的掺杂工艺来形成第一掺杂区25和第二掺杂区26。第一掺杂区25和第二掺杂区26可以具有与低功函数层32重叠的深度。第一掺杂区25和第二掺杂区26可以具有与偶极子诱导层19和第一功函数层51充分间隔开的深度。第二功函数层41’可以不与第一掺杂区25和第二掺杂区26重叠。
在实施例中，因为通过偶极子诱导层减少了沟道掺杂剂量，所以可以抑制结泄漏电流。
此外，在实施例中，因为低功函数材料形成在栅电极与掺杂区之间，所以可以减少GIDL。
另外，在实施例中，因为偶极子诱导材料和掺杂区(源极区/漏极区)彼此间隔开足够的距离，所以可以防止由侧晶体管效应引起的断态泄漏。
虽然为了说明性的目的已经描述了各个实施例，但本领域技术人员应该理解的是，在不脱离如以下权利要求所限定的本发明的主旨和范围的情况下，可以做出各种改变和修改。

Claims (33)

1.一种半导体器件，包括：
延伸进半导体衬底中的至少一个沟槽；
鳍区，形成在沟槽之下；
栅电介质层，形成在鳍区和沟槽上；
偶极子诱导电介质层，覆盖鳍区的侧壁和顶部以及沟槽的最下部分，而不覆盖沟槽的侧壁；
栅电极，包括功函数层和在功函数层之上填充沟槽的低电阻率层，所述功函数层包括接触偶极子诱导电介质层的第一部分和与沟槽最下部分之外的沟槽侧壁邻接的第二部分；以及
在半导体衬底中的掺杂区，掺杂区通过沟槽而被彼此间隔开，并与偶极子诱导电介质层间隔开，
其中，功函数层的第一部分具有比第二部分高的高功函数。
2.根据权利要求1所述的半导体器件，其中，偶极子诱导电介质层包括电介质材料，电介质材料具有比栅电介质层高的介电常数。
3.根据权利要求1所述的半导体器件，
其中，功函数层的第二部分与掺杂区重叠。
4.根据权利要求1所述的半导体器件，
其中，栅电极还包括：
形成在功函数层和低电阻率层之上的阻挡层；以及
形成在阻挡层之上的低功函数层，并且
其中，低功函数层与掺杂区重叠，
其中，低功函数层具有比功函数层低的低功函数。
5.根据权利要求1所述的半导体器件，其中，栅电极包括：
功函数层，功函数层包括设置在偶极子诱导电介质层之上的第一部分和填充沟槽的第二部分。
6.根据权利要求5所述的半导体器件，
其中，栅电极还包括：
形成在功函数层之上的低功函数层，并且
其中，低功函数层与掺杂区重叠，并且具有比功函数层的第二部分低的低功函数。
7.根据权利要求1所述的半导体器件，还包括：
沿沟槽的底部形成的底部沟道；以及
沿沟槽的侧壁形成的侧沟道，
其中，底部沟道与偶极子诱导电介质层重叠。
8.根据权利要求7所述的半导体器件，其中，偶极子诱导电介质层具有不与侧沟道重叠的高度。
9.根据权利要求7所述的半导体器件，其中，底部沟道具有比侧沟道低的掺杂浓度。
10.根据权利要求7所述的半导体器件，其中，底部沟道是未掺杂的，而侧沟道是掺杂的。
11.根据权利要求1所述的半导体器件，其中，偶极子诱导电介质层形成在沟槽的最下部分之上，不与掺杂区重叠。
12.根据权利要求1所述的半导体器件，其中，偶极子诱导电介质层的顶部表面在比掺杂区域的底部表面低的水平处。
13.一种半导体器件，包括：
延伸进半导体衬底中的至少一个沟槽；
鳍区，形成在沟槽之下；
栅电介质层，形成在鳍区和沟槽上；
偶极子诱导电介质层，覆盖鳍区的侧壁和顶部以及沟槽的最下部分，而不覆盖沟槽的侧壁；
栅电极，包括：仅设置在偶极子诱导层之上的第一功函数层、设置在第一功函数层和栅电介质层之上的第二功函数层、以及在第二功函数层之上填充沟槽的低电阻率层；以及
在半导体衬底中的掺杂区，掺杂区通过沟槽而被彼此间隔开，并与偶极子诱导电介质层间隔开，
其中，第一功函数层具有比第二功函数层高的高功函数。
14.根据权利要求13所述的半导体器件，其中，第一功函数层与掺杂区间隔开，并与沟槽的侧壁间隔开。
15.根据权利要求13所述的半导体器件，
其中，第二功函数层形成第一功函数层和栅电介质层的内衬，并且
其中，第二功函数层与掺杂区重叠。
16.根据权利要求13所述的半导体器件，
其中，栅电极还包括：
形成在第二功函数层和低电阻率层之上的阻挡层；以及
形成在阻挡层之上的低功函数层，并且
其中，低功函数层与掺杂区重叠，而第二功函数层不与掺杂区重叠，并且
其中，低功函数层具有比第二功函数层低的低功函数。
17.根据权利要求13所述的半导体器件，
其中，栅电极还包括：
形成在第二功函数层之上并具有比第二功函数层低的功函数的低功函数层，
其中，低功函数层与掺杂区重叠，而第二功函数层不与掺杂区重叠，并且
其中，第二功函数层填充沟槽。
18.一种制造半导体器件的方法，包括：
在半导体衬底中形成沟槽；
在沟槽之下形成鳍区；
形成栅电介质层，栅电介质层形成沟槽表面的内衬；
在栅电介质层之上形成偶极子诱导材料；
刻蚀偶极子诱导材料，并形成偶极子诱导电介质层，偶极子诱导电介质层覆盖鳍区的侧壁和顶部以及沟槽的最下部分，而不覆盖沟槽的侧壁；
形成栅电极，栅电极包括功函数层和在功函数层之上填充沟槽的低电阻率层，所述功函数层包括接触偶极子诱导电介质层的高功函数部分和与沟槽最下部分之外的沟槽侧壁邻接的低功函数部分；并且
在沟槽的两侧在半导体衬底中形成掺杂区。
19.根据权利要求18所述的方法，其中，形成偶极子诱导电介质层包括：
在偶极子诱导材料之上形成填充沟槽的牺牲层；
刻蚀牺牲层，并形成位于沟槽中的牺牲填料；
通过使用牺牲填料作为阻挡层来刻蚀偶极子诱导材料，并形成偶极子诱导电介质层；并且
去除牺牲填料。
20.根据权利要求18所述的方法，其中，偶极子诱导电介质层包括电介质材料，电介质材料具有比栅电介质层高的介电常数。
21.根据权利要求18所述的方法，其中，形成栅电极包括：
在偶极子诱导电介质层和栅电介质层之上形成功函数材料；
在功函数材料之上形成填充沟槽的低电阻率材料；
将低电阻率材料暴露在热过程中；
使低电阻率材料凹陷，并形成部分填充沟槽的低电阻率层；并且
使功函数材料凹陷，并形成功函数层，功函数层形成偶极子诱导电介质层和栅电介质层的内衬。
22.根据权利要求21所述的方法，
其中，低功函数部分和掺杂区相互重叠。
23.根据权利要求21所述的方法，其中，形成栅电极还包括：
在功函数层和低电阻率层之上形成阻挡层；并且
在阻挡层之上形成低功函数层，低功函数层具有比功函数层低的功函数，
其中，低功函数层和掺杂区相互重叠。
24.根据权利要求18所述的方法，其中，形成栅电极包括：
在偶极子诱导电介质层和栅电介质层之上形成填充沟槽的功函数材料；并且
使功函数材料凹陷，并在偶极子诱导电介质层之上形成部分填充沟槽的功函数层。
25.根据权利要求24所述的方法，
其中，低功函数部分和掺杂区相互重叠。
26.根据权利要求24所述的方法，其中，形成栅电极还包括：
在功函数层之上形成低功函数层，低功函数层具有比功函数层低的功函数，
其中，低功函数层和掺杂区相互重叠。
27.一种制造半导体器件的方法，包括：
在半导体衬底中形成沟槽；
形成栅电介质层，栅电介质层形成沟槽表面的内衬；
在栅电介质层之上形成偶极子诱导材料；
在偶极子诱导材料之上形成第一功函数材料；
刻蚀第一功函数材料，并形成第一功函数层，第一功函数层位于沟槽的最下部分处并在偶极子诱导材料之上；
刻蚀偶极子诱导材料，并形成偶极子诱导层，所述偶极子诱导层覆盖沟槽的最下部分，而不覆盖沟槽的侧壁；
形成栅电极，栅电极包括第一功函数层和覆盖第一功函数层和栅电介质层的第二功函数层、以及在第二功函数层之上填充沟槽的低电阻率层；并且
在沟槽的两侧在半导体衬底中形成掺杂区，
其中，第一功函数层具有比第二功函数层高的功函数。
28.根据权利要求27所述的方法，其中，形成第一功函数层和形成偶极子诱导层包括：
在第一功函数材料之上形成填充沟槽的牺牲层；
刻蚀牺牲层，并形成位于沟槽中的牺牲填料；
通过使用牺牲填料作为阻挡层来刻蚀第一功函数材料和偶极子诱导材料，并形成第一功函数层和偶极子诱导层；并且
去除牺牲填料。
29.根据权利要求27所述的方法，其中，偶极子诱导层包括电介质材料，电介质材料具有比栅电介质层高的介电常数。
30.根据权利要求27所述的方法，其中，形成栅电极包括：
在第一功函数层和栅电介质层之上形成第二功函数材料；
在第二功函数材料之上形成填充沟槽的低电阻率材料；
将低电阻率材料暴露在热过程中；
使低电阻率材料凹陷，并形成部分填充沟槽的低电阻率层；并且
使第二功函数材料凹陷，并形成第二功函数层，第二功函数层形成第一功函数层和栅电介质层的内衬，
其中，第二功函数层和掺杂区相互重叠。
31.根据权利要求27所述的方法，其中，形成栅电极包括：
在第一功函数层和栅电介质层之上形成第二功函数材料；
在第二功函数材料之上形成填充沟槽的低电阻率材料；
将低电阻率材料暴露在热过程中；
使低电阻率材料凹陷，并形成部分填充沟槽的低电阻率层；
使第二功函数材料凹陷，并形成第二功函数层，第二功函数层形成第一功函数层和栅电介质层的内衬；
在第二功函数层和低电阻率层之上形成阻挡层；并且
在阻挡层之上形成低功函数层，低功函数层具有比第二功函数层低的功函数，
其中，低功函数层和掺杂区相互重叠。
32.根据权利要求27所述的方法，其中，形成栅电极包括：
在第一功函数层和栅电介质层之上形成填充沟槽的第二功函数材料；并且
使第二功函数材料凹陷，并形成第二功函数层，第二功函数层在第一功函数层之上并部分地填充沟槽，
其中，第二功函数层和掺杂区相互重叠。
33.根据权利要求27所述的方法，其中，形成栅电极包括：
在第一功函数层和栅电介质层之上形成填充沟槽的第二功函数材料；
使第二功函数材料凹陷，并形成第二功函数层，第二功函数层在第一功函数层之上并部分地填充沟槽；并且
在第二功函数层之上形成低功函数层，低功函数层具有比第二功函数层低的功函数，
其中，低功函数层和掺杂区相互重叠。
CN201611144086.0A 2015-12-23 2016-12-13 具有掩埋栅结构的半导体器件及其制造方法以及存储单元 Active CN106941120B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0185152 2015-12-23
KR1020150185152A KR102455869B1 (ko) 2015-12-23 2015-12-23 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀

Publications (2)

Publication Number Publication Date
CN106941120A CN106941120A (zh) 2017-07-11
CN106941120B true CN106941120B (zh) 2020-12-25

Family

ID=59088462

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611144086.0A Active CN106941120B (zh) 2015-12-23 2016-12-13 具有掩埋栅结构的半导体器件及其制造方法以及存储单元

Country Status (3)

Country Link
US (2) US10553692B2 (zh)
KR (1) KR102455869B1 (zh)
CN (1) CN106941120B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI601295B (zh) * 2016-08-25 2017-10-01 綠星電子股份有限公司 斷閘極金氧半場效電晶體
KR102543181B1 (ko) * 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
KR102511942B1 (ko) * 2016-12-16 2023-03-23 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
CN108962891B (zh) * 2017-05-18 2019-11-19 联华电子股份有限公司 用以避免列锤击问题的半导体结构及其制作方法
CN108962892B (zh) * 2017-05-26 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
KR102426665B1 (ko) * 2017-07-21 2022-07-28 삼성전자주식회사 집적회로 소자
KR102404645B1 (ko) 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
KR102378471B1 (ko) 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102515429B1 (ko) 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
US10840376B2 (en) * 2017-11-29 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method with enhanced gate contact and threshold voltage
US10643906B2 (en) 2017-12-15 2020-05-05 Micron Technology, Inc. Methods of forming a transistor and methods of forming an array of memory cells
KR102457515B1 (ko) 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN108987282B (zh) * 2018-09-11 2023-07-21 长鑫存储技术有限公司 一种半导体器件及其制造方法
US10790287B2 (en) 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20200144182A (ko) * 2019-06-17 2020-12-29 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
US11075272B2 (en) * 2019-06-17 2021-07-27 SK Hynix Inc. Semiconductor device having buried gate structure and method for fabricating the same
US11322502B2 (en) * 2019-07-08 2022-05-03 Micron Technology, Inc. Apparatus including barrier materials within access line structures, and related methods and electronic systems
KR20210026808A (ko) * 2019-09-02 2021-03-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
CN112885897B (zh) * 2019-11-29 2024-05-14 长鑫存储技术有限公司 半导体器件及其制作方法
KR20210088827A (ko) 2020-01-07 2021-07-15 삼성전자주식회사 반도체 장치
CN113497124B (zh) * 2020-04-07 2023-08-11 长鑫存储技术有限公司 半导体器件及其制造方法
CN114267640A (zh) * 2020-09-16 2022-04-01 长鑫存储技术有限公司 半导体器件及其制备方法
KR20220039262A (ko) * 2020-09-22 2022-03-29 에스케이하이닉스 주식회사 리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법
KR20220080511A (ko) 2020-12-07 2022-06-14 삼성전자주식회사 반도체 소자
US20220399342A1 (en) * 2021-06-15 2022-12-15 Intel Corporation Three-dimensional transistor arrangements with recessed gates
TWI825725B (zh) * 2022-03-03 2023-12-11 南亞科技股份有限公司 具有條狀主動區的記憶體元件的製備方法
US20230307322A1 (en) * 2022-03-24 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Backside leakage prevention
CN117334633A (zh) * 2022-06-23 2024-01-02 长鑫存储技术有限公司 半导体结构的处理方法以及字线结构的形成方法
CN115117160B (zh) * 2022-08-30 2023-01-31 睿力集成电路有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101438389A (zh) * 2006-05-09 2009-05-20 英特尔公司 Cmos晶体管栅极中的凹入功函数金属
CN102299156A (zh) * 2010-06-28 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法
CN103367401A (zh) * 2012-03-29 2013-10-23 三星电子株式会社 晶体管、半导体器件以及半导体模块
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
KR102008318B1 (ko) 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140145434A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR101578268B1 (ko) * 2013-10-25 2015-12-16 경희대학교 산학협력단 일함수 조절막을 구비한 전극 소자
KR20150090669A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101438389A (zh) * 2006-05-09 2009-05-20 英特尔公司 Cmos晶体管栅极中的凹入功函数金属
CN102299156A (zh) * 2010-06-28 2011-12-28 中国科学院微电子研究所 一种半导体器件及其制造方法
CN103367401A (zh) * 2012-03-29 2013-10-23 三星电子株式会社 晶体管、半导体器件以及半导体模块
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法

Also Published As

Publication number Publication date
KR20170075885A (ko) 2017-07-04
KR102455869B1 (ko) 2022-10-20
US11276761B2 (en) 2022-03-15
US20200152754A1 (en) 2020-05-14
CN106941120A (zh) 2017-07-11
US10553692B2 (en) 2020-02-04
US20170186844A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
CN106941120B (zh) 具有掩埋栅结构的半导体器件及其制造方法以及存储单元
CN106935650B (zh) 半导体器件及其制造方法、存储单元和电子设备
CN112447521B (zh) 具有掩埋栅结构的半导体器件及其制造方法
US11923416B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US10037997B1 (en) Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US11075272B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
KR102410919B1 (ko) 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
CN105702730B (zh) 具有双功函数栅极结构的半导体器件
US11935792B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US11935939B2 (en) Semiconductor device having buried gate structure and method for fabricating the same
US9589960B1 (en) Semiconductor device having buried gate structure, method for manufacturing the same, memory cell having the same, and electronic device having the same
KR102671273B1 (ko) 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant