KR20210088827A - 반도체 장치 - Google Patents

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KR20210088827A
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capping
pattern
spacer
insulating layer
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조남규
김락환
손혁준
이도선
정원근
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 제1 방향으로 연장되는 핀형 패턴, 핀형 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽의 스페이서, 게이트 전극 및 스페이서 상에 배치되고, 제1 캡핑 패턴과 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체 및 스페이서의 측벽, 캡핑 구조체의 측벽을 감싸고, 제1 캡핑 패턴과 접촉하는 층간 절연막을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 고집적화가 이뤄지고, 채널의 길이가 줄어들면서, 게이트 금속 필링막 주변에 심(Seam)이 필연적으로 발생하게 된다.
일반적으로 메탈 게이트 형성 후 게이트 컨택을 위한 식각 시에 실리콘 질화물 식각과 함께 하부 게이트 메탈 영역이 드러나게 되고, 특히 습식 공정 시에 금속 심을 통해 화학물이 침투하는 경우 일함수 금속 손실이 발생하는 문제가 있다. 주로 게이트 컨택 아래 영역에서 발생하며, 금속 게이트 손실의 발생시 트랜지스터 동작 전압 100~130mV 이동이 발생하여 반도체 장치의 파라미터에 대한 손실로 이어져 수율이 저하된다.
따라서, 금속 심을 통해 화학물이 침투하는 것을 막아줄 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 장치의 파라미터의 수율이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치는, 제1 방향으로 연장되는 핀형 패턴, 핀형 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽의 스페이서, 게이트 전극 및 스페이서 상에 배치되고, 제1 캡핑 패턴과 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체 및 스페이서의 측벽, 캡핑 구조체의 측벽을 감싸고, 제1 캡핑 패턴과 접촉하는 층간 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치는, 제1 방향으로 연장되는 핀형 패턴, 핀형 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 측벽의 스페이서, 스페이서의 상면의 적어도 일부 및 게이트 전극의 상면을 따라 연장되고, 제1 캡핑 패턴과 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체로, 제1 캡핑 패턴은 스페이서의 상면과 접촉하는 캡핑 구조체 및 스페이서의 측벽, 캡핑 구조체의 측벽을 감싸는 층간 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 장치는, 나노 시트, 나노 시트를 감싸는 게이트 전극, 게이트 전극의 측벽 상의 스페이서, 게이트 전극 및 스페이서 상에 배치되고, 제1 캡핑 패턴과 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체로, 제1 캡핑 패턴은 도전성 물질을 포함하고, 제2 캡핑 패턴은 절연 물질을 포함하는 캡핑 구조체 및 스페이서의 측벽, 캡핑 구조체의 측벽을 감싸고, 제1 캡핑 패턴과 접촉하는 층간 절연막을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A'를 절단한 단면도이다.
도 3은 도 1의 B-B'를 절단한 단면도이다.
도 4a는 도 1의 C-C'를 절단한 단면도이다.
도 4b는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 5a는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 5b 내지 도 5d는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 8은 도 7의 R1을 도시한 확대도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 10은 도 9의 R2을 도시한 확대도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 12는 도 11의 A-A'를 절단한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 14은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 15는 도 14의 A-A'를 절단한 단면도이다.
도 16는 도 14의 B-B'를 절단한 단면도이다.
도 17 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27 내지 도 28은 도 22의 일 실시예를 설명하기 위한 도면들이다.
도 29 내지 도 30은 도 22의 다른 실시예를 설명하기 위한 도면들이다.
도 31 내지 도 33은 도 22의 다른 실시예를 설명하기 위한 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 34 내지 도 39는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 40 내지 도 42는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 43 내지 도 45는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 46 내지 도 50은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 시트를 포함하는 트랜지스터를 포함하는 트랜지스터(MBCFET™)를 도시하였지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서 따른 반도체 장치는 터널링 트랜지스터(tunneling FET) 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A'를 절단한 단면도이다. 도 3은 도 1의 B-B'를 절단한 단면도이다. 도 4a은 도 1의 C-C'를 절단한 단면도이다.
참고적으로, 설명의 편의를 위해, 도 1은 제1 핀형 패턴(10), 제2 핀형 패턴(20), 게이트 구조물(110)만을 개략적으로 도시하였고, 제1 게이트 컨택(CB1)은 제1 핀형 패턴(10), 제2 핀형 패턴(20)사이 상에 배치되는 것을 개략적으로 도시하였다.
도 1 내지 도 4a를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판(100), 제1 핀형 패턴(10), 제2 핀형 패턴(20), 필드 절연막(105), 게이트 구조물(110), 층간 절연막(120), 제1 캡핑 패턴(131), 제2 캡핑 패턴(132), 소오스/드레인 영역(151) 제1 게이트 컨택(CB1)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 핀형 패턴(10)과 제2 핀형 패턴(20)은 필드 절연막(105)에 의해 정의될 수 있다. 제1 핀형 패턴(10) 및 제2 핀형 패턴(20)은 공간적으로 이격되어 있지만, 서로 간에 인접할 수 있다.
제1 핀형 패턴(10)은 기판(100)의 제1 방향(X)으로 연장되도록 배치될 수 있다. 제2 핀형 패턴(20)은 기판(100)의 제1 핀형 패턴(10)과 제2 방향(Y)으로 이격되고, 제1 방향(X)으로 연장되도록 배치될 수 있다.
제1 핀형 패턴(10) 및 제2 핀형 패턴(20) 각각은 제1 방향(X)으로 길게 연장되는 장방형의 모양일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 핀형 패턴(10) 및 제2 핀형 패턴(20)은 서로 장변 방향으로 인접하여, 나란하게 배열될 수 있다.
필드 절연막(105)은 제1 핀형 패턴(10) 및 제2 핀형 패턴(20)을 둘러싸도록 형성될 수 있다. 하지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 제1 핀형 패턴(10) 및 제2 핀형 패턴(20) 사이에 위치하는 부분을 의미하는 것으로 설명한다.
필드 절연막(105)은 제1 핀형 패턴(10) 및 제2 핀형 패턴(20) 사이에 배치되고, 제1 핀형 패턴(10) 및 제2 핀형 패턴(20)에 직접 접촉될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 핀형 패턴(10) 및 필드 절연막(105)과, 제2 핀형 패턴(20) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다.
필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 실리콘 산화물(SiO2) 중 적어도 하나를 포함할 수 있다.
게이트 구조물(110)은 제1 핀형 패턴(10) 상에 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장되도록 배치될 수 있다.
게이트 구조물(110)은 제1 스페이서(111), 제2 스페이서(112), 게이트 절연막(113), 금속막(114), 필링막(115) 및 인터페이스막(116)을 포함할 수 있다.
게이트 구조물(110)은 제1 스페이서(111), 제2 스페이서(112)가 정의하는 제1 리세스(T1)의 내부에 인터페이스막(116), 게이트 절연막(113), 금속막(114) 및 필링막(115)이 순차적으로 적층되어 형성될 수 있다.
게이트 구조물(110)의 상면은 층간 절연막(120)의 상면보다 기판(100)을 기준으로 높이가 낮은 평면 상에 놓일 수 있다.
인터페이스막(116)은 핀형 패턴(10) 상에 배치될 수 있다. 제1 인터페이스막(116)은 제1 리세스(T1)의 하면에 배치될 수 있다. 제1 인터페이스막(116)이 제1 리세스(T1)의 측벽 상에 형성되지 않는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 인터페이스막(116)은 형성하는 방법에 따라, 제1 리세스(T1)의 측벽 상에도 배치될 수 있다.
인터페이스막(116)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 게이트 절연막(113)의 종류 등에 따라, 인터페이스막(116)은 다른 물질을 포함할 수 있음은 물론이다.
제1 스페이서(111) 및 제2 스페이서(112)는 기판(100) 상에 배치되고, 제1 리세스(T1)의 측벽 상에 순서대로 배치될 수 있다.
제1 스페이서(111) 및 제2 스페이서(112)으로 스페이서 구조체가 복수층으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 스페이서(111) 및 제2 스페이서(112)는 단일한 층으로 형성될 수 있음은 물론이다.
제1 스페이서(111) 및 제2 스페이서(112)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 스페이서(111) 및 제2 스페이서(112)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. 실시예에 따라 제1 스페이서(111)와 제2 스페이서(112)는 서로 상이한 물질을 포함할 수 있다.
또한, 제1 스페이서(111)는 본원의 도면에서 1자 모양의 형상을 도시하였지만, L자 모양의 형상을 가질 수 있다.
또한, 경우에 따라, 제1 스페이서(111) 및 제2 스페이서(112)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 스페이서(111) 및 제2 스페이서(111)는 후술하는 층간 절연막(120)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 리세스(T1)는 제2 스페이서(112)에 의해 정의되고, 제1 핀형 패턴(10) 상에 형성될 수 있다. 제1 리세스(T1)는 예를 들어, 제2 스페이서(112)를 리세스의 측벽으로 하고, 제1 핀형 패턴(10)의 상면을 리세스의 하면으로 할 수 있다. 즉, 제2 스페이서(112)는 제1 리세스(T1)의 측벽을 따라 연장될 수 있다.
제2 리세스(T2)는 제1 게이트 컨택(CB1)에 의해 정의되고, 후술하는 제1 캡핑 패턴(131) 상에 형성될 수 있고, 후술하는 제2 캡핑 패턴(132) 상에 형성될 수 있다. 제2 리세스(T2)는 예를 들어, 제1 게이트 컨택(CB1)을 리세스의 측벽으로 하고, 제1 캡핑 패턴(131)의 상면을 리세스의 하면으로 할 수 있다.
제2 리세스(T2)는 제1 핀형 패턴(10)과 제2 핀형 패턴(20)사이에 배치되고, 게이트 구조물(110)상에 배치될 수 있다.
제3 리세스(T3)는 층간 절연막(120)에 의해 정의되고, 게이트 구조물(110)상에 형성될 수 있다. 제3 리세스(T3)는 예를 들어, 층간 절연막(120)을 리세스의 측벽으로 하고, 게이트 구조물(110)의 상면을 리세스의 하면으로 할 수 있다. 즉, 게이트 구조물(110)은 제3 리세스(T3)의 측벽을 따라 연장될 수 있다.
게이트 절연막(113)은 인터페이스막(116) 상에 배치될 수 있다. 게이트 절연막(113)은 인터페이스막(116)의 상면 및 제1 리세스(T1)의 측벽을 따라 배치될 수 있다.
게이트 절연막(113)은 단일층으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 게이트 절연막(113)은 다중층으로 형성될 수 있음은 물론이다.
게이트 절연막(113)은 제2 스페이서(112) 상면의 일부 및 인터페이스 막(116)을 따라 컨포멀하게 형성될 수 있으나, 양단에서 제2 스페이서(112)에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있다.
게이트 절연막(113)은 고유전율 물질을 포함할 수 있고, 고유전율 물질은 예를 들어, 스칸듐(Sc), 이트늄(Y), 티타늄(Ti), 탄탈럼(Ta) 및 란탄(La) 중 적어도 하나를 포함하는 고유전율 실리케이트(high-k silicate), 고유전율 산질화물(high-k oxynitride) 및 고유전율 실리콘 산질화물(high-k silicon oxynitride) 중 어느 하나 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속막(114)은 제1 리세스(T1) 내부에서 게이트 절연막(113) 상에 배치될 수 있다. 본원의 도면에서는 게이트 절연막(113)의 측벽 일부만을 덮고 있지만, 본 발명은 이에 한정되지 않고, 게이트 절연막(113)의 측벽 전부를 덮을 수 있다.
금속막(114)은 1nm 내지 4nm의 두께로 형성될 수 있다. 금속막(114)은 게이트 절연막(113) 상면의 일부를 따라 컨포멀하게 형성될 수 있으나, 양단에서 게이트 절연막(113) 측벽에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속막(114)은 제3 농도의 실리콘(Si)을 포함할 수 있다. 금속막(114)은 고유전율 물질을 포함할 수 있다.
금속막(114)은 티타늄(Ti) 및 탄탈럼(Ta) 중 적어도 하나를 포함하는 금속 질화물(metal nitride), 금속 산질화물(metal oxynitride), 금속 탄화물(metal carbide), 금속 산탄물(metal oxycarbide) 및 금속 산탄질화물(metal oxynitride carbide) 중 어느 하나 일 수 있다.
금속막(114)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 금속막(114)은 복수의 층을 포함할 수 있다.
필링막(115)은 제1 리세스(T1) 내부를 채우도록 금속막(114) 상에 배치될 수 있다.
필링막(115)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt 중 적어도 하나를 포함할 수 있다.
필링막(115)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 필링막(115)은 복수의 층을 포함할 수 있다.
게이트 구조물(110)의 상기 게이트 절연막(113), 금속막(114) 및 필링막(115)은 게이트 전극내에 포함될 수 있고, 금속막(114) 및 필링막(115)은 심(Seam) 구조(119)를 포함할 수 있다.
몇몇 실시예들에 따른 심 구조(119)는 게이트 전극 내에 빈 공간의 의미를 내포할 수 있으며, 보이드(Void), 에어 갭(Air gap)등의 용어로 대체될 수 있다.
도 2를 참조하면, 심 구조(119)는 필링막(115)의 중앙에 배치되도록 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 심 구조(119)는 금속막(114) 및 필링막(115) 내 임의의 공간에 형성될 수 있으며, 단수 또는 복수 개로 형성될 수 있다.
층간 절연막(120)은 기판(100) 상에 형성될 수 있다. 층간 절연막(120)은 제1 스페이서(111)의 외측벽을 둘러싸면서, 후술하는 제1 캡핑 패턴(131) 및 제2 캡핑 패턴(132)을 포함한 캡핑 구조체를 둘러 쌀 수 있다. 또한 앞서 언급한 바 게이트 구조물(110)의 상면과 함께 제3 리세스(T3)를 형성할 수 있다.
층간 절연막(120)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(120)은 단일층인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 층간 절연막(120)은 제1 리세스(T1)의 프로파일을 조절하기 위해 복수의 층을 포함할 수도 있다.
제1 캡핑 패턴(131)은 제3 리세스(T3)의 하면 상에 형성될 수 있다. 즉, 제1 및 제2 스페이서(111, 112) 및 게이트 전극(113, 114, 115)와 접촉할 수 있고, 층간 절연막(120)과 접촉할 수 있다. 따라서, 제1 캡핑 패턴(131)은 후술하는 제2 캡핑 패턴(132)과 층간 절연막(120) 사이로는 비연장될 수 있다.
제1 캡핑 패턴(131)은 게이트 구조물(110)의 상면을 따라 컨포멀하게 형성될 수 있으나, 양단에서 층간 절연막(120)에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있다.
제1 캡핑 패턴(131)은 1nm 내지 5nm의 두께에서 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한 제1 캡핑 패턴(131)의 두께는 후술하는 제2 캡핑 패턴(132)의 두께보다 적어도 같거나 얇을 수 있다.
제1 캡핑 패턴(131)은 도전성 물질을 포함할 수 있고, 예를 들어, TiN/TiON/TaN/W/Co 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(132)은 제1 캡핑 패턴(131) 상에 형성되어 제3 리세스(T3)의 나머지 일부를 채울 수 있고, 제1 캡핑 패턴(131)의 최상부를 덮을 수 있다. 제2 캡핑 패턴(123)의 상면은 층간 절연막(120)의 하면과 동일 평면 상에 놓여있을 수 있고, 제3 리세스(T3)의 측벽에 접촉할 수 있다. 즉, 층간 절연막(120)의 측벽과 접촉할 수 있다.
제2 캡핑 패턴(132)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(120)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 캡핑 패턴(132)은 절연성 물질을 포함할 수 있고, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 캡핑 패턴(131)과 제1 캡핑 패턴(132) 상의 제2 캡핑 패턴(132)은 캡핑 구조체에 포함될 수 있고, 층간 절연막(120)은 캡핑 구조체의 측벽을 감쌀 수 있다.
제1 게이트 컨택(CB1)은 게이트 구조물(110) 상에 배치될 수 있고, 제1 핀형 패턴(10) 및 제2 핀형 패턴(20) 사이에 배치될 수 있다. 제1 게이트 컨택(CB1)은 제2 리세스(T2)의 측벽을 따라 배치될 수 있다.
제1 게이트 컨택(CB1)은 제2 캡핑 패턴(132)을 관통할 수 있고, 제1 캡핑 패턴(131)과 접촉할 수 있다. 실시예에 따라, 제1 캡핑 패턴(131)의 일부는 제1 게이트 컨택(CB1)의 하면과 게이트 전극(113, 114, 115) 사이에 배치될 수 있고, 게이트 컨택(CB1)은 게이트 전극(113, 114, 115)과 비접촉할 수 있다.
게이트 컨택(CB1)의 물질은 텅스텐(W)일 수 있고, 이에 한정되지 않는다.
이하에서, 도 4b를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 4b는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
게이트 컨택(CB1)은 각각 컨택 배리어 층(140) 및 컨택 코어층(150)을 포함할 수 있다. 컨택 배리어 층(140)은 컨택 코어층(150)의 하면 및 측면들을 감싸도록 "U"자 모양의 종단면을 가질 수 있다. 컨택 배리어 층(140)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 다른 배리어 금속을 포함할 수 있으며, 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
컨택 코어층(150)의 물질은 텅스텐(W)일 수 있고, 이에 한정되지 않는다.
이하에서, 도 5a를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 5a는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
각각의 제1 캡핑 패턴(231_1a)과 제2 캡핑 패턴(232_1a)의 물질은 도 2의 각각의 제1 캡핑 패턴(131)과 제2 캡핑 패턴(132)의 물질들과 비교하여 동일할 수 있다.
제1 캡핑 패턴(231_1a)의 일부는 제2 캡핑 패턴(232_1a)과 층간 절연막(120) 사이로 연장될 수 있다. 도 5a에서 도시된 것처럼, 제2 캡핑 패턴(232_1a)과 층간 절연막(120) 사이로 연장되어 제1 캡핑 패턴(232_1a)의 최상면과 층간 절연막(120)과 접촉할 수 있다. 제1 캡핑 패턴(232_1a)은 컨포멀하게 형성될 수 있다.
제2 캡핑 패턴(232_1a)의 측벽은 층간 절연막(120)과 비접촉할 수 있다.
이하에서, 도 5b 내지 도 5d를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 5b 내지 도 5d는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 5a 및 5b를 참조하면, 도 5a의 제1 컨택(CB1)과 달리, 제1 컨택(CB1b)는 제1 컨택(CB1b)의 중심과 게이트 구조물(110)의 중심이 정렬되지 않게 형성되어 제1 캡핑 패턴(231_1b)의 외측벽과 접촉할 수 있다.
몇몇 실시예에 따른 제1 캡핑 패턴(231_1b)의 일단의 높이(h1)는 제1 컨택(CB1b)와 접촉하는 제1 캡핑 패턴(231_1b)의 일단의 높이(h2)와 일치할 수 있다.
도 5a 및 5c를 참조하면, 도 5a의 제1 컨택(CB1)과 달리, 제1 컨택(CB1c)는 제1 컨택(CB1c)의 중심과 게이트 구조물(110)의 중심이 정렬되지 않게 형성되어 제1 캡핑 패턴(231_1c)의 외측벽과 접촉하고, 상기 접촉된 제1 캡핑 패턴(231_1c)의 일 측벽은 타 측벽에 비해 일부 식각될 수 있다.
몇몇 실시예에 따른 제1 캡핑 패턴(231_1c)의 일단의 높이(h1)는 제1 컨택(CB1c)와 접촉하는 제1 캡핑 패턴(231_1c)의 일단의 높이(h2)보다 높을 수 있다.
도 5a 및 5d를 참조하면, 도 5a의 제1 컨택(CB1)과 달리, 제1 컨택(CB1d)는 제1 컨택(CB1d)의 중심과 게이트 구조물(110)의 중심이 정렬되지 않게 형성되어 제1 캡핑 패턴(231_1d)의 일 측벽이 식각되어 제1 및 제2 스페이서(111, 112)의 상면과 접촉할 수 있다.
몇몇 실시예에 따른 제1 캡핑 패턴(231_1d)의 일단의 높이(h1)는 제1 컨택(CB1d)와 접촉하는 제1 및 제2 스페이서(111, 112)의 상면보다 높을 수 있다.
이하에서, 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 5a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 6은 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
도 6를 참조하면, 제1 캡핑 패턴(231_2)의 일부는 제2 캡핑 패턴(232_2)과 층간 절연막(120) 사이로 연장되지만, 도 5와 달리 제1 캡핑 패턴(231_2)의 최상면은 층간 절연막(120)과 접촉하지 않는다.
제1 캡핑 패턴(231_2)은 게이트 구조물(110)의 상면을 따라 컨포멀하게 형성될 수 있으나, 양단에서 층간 절연막(120)에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있다.
이하에서, 도 7 내지 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 2 내지 도 4a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다. 도 8은 도 7의 R1을 도시한 확대도이다.
도 7 내지 도 8을 참조하면, 제1 캡핑 패턴(331)은 제1 및 제2 스페이서(111, 112) 상에 배치되는 제1 부분(P1)과, 게이트 전극(113, 114, 115) 상에 배치되는 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)의 두께는 제1 부분(P1)의 두께보다 두꺼울 수 있다.
제2 캡핑 패턴(332)은 제1 캡핑 패턴(331)과 제1 게이트 컨택(CB1)외의 나머지 제3 리세스(T3)를 채울 수 있다.
이하에서, 도 9 내지 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 7 내지 도 8에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다. 도 10은 도 9의 R2을 도시한 확대도이다.
도 9 내지 도 10을 참조하면, 제1 캡핑 패턴(431)은 층간 절연막(120)과 비접촉할 수 있다. 따라서, 제2 캡핑 패턴(432)은 제1 스페이서(111)와 접촉할 수 있다.
제2 캡핑 패턴(432)은 제1 스페이서(111)와 접촉하고, 제2 스페이서(112)는 제1 캡핑 패턴(431)과 접촉된 걸로 도시되어 있지만, 제2 캡핑 패턴(432)은 제1 및 제2 스페이서(111, 112)와 접촉될 수 있다.
이하에서, 도 11 내지 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 12는 도 11의 A-A'를 절단한 단면도이다.
도 11 및 도 12를 참조하면, 제2 게이트 컨택(CB2)은 도 1의 제1 게이트 컨택(CB1)과 달리 제1 핀형 패턴(10) 상에 배치될 수 있다. 실시예에 따라 제1 핀형 패턴(10)과 제2 핀형 패턴(20) 사이에 배치되는 제1 게이트 컨택(CB1)을 포함할 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 도 1의 C-C'를 절단한 단면도이다.
게이트 절연막(113)은 인터페이스막(116) 상면과 제2 스페이서(112)의 측면 상에 컨포멀하게 형성될 수 있다. 뿐만 아니라 제1 및 제2 스페이서(111, 112), 게이트 절연막(113) 및 필링막(115)의 상면들은 동일 평면이 될 수 있다.
금속막(114)이 게이트 절연막(113)의 전체 또는 일부 상에 프로파일을 따라 형성될 수 있으며, 컨포멀하게 형성될 수 있다.
이하에서, 도 14 내지 도 16를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4a에 도시된 반도체 장치들과의 차이점을 중심으로 설명한다.
도 14은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 15는 도 14의 A-A'를 절단한 단면도이다. 도 16는 도 14의 B-B'를 절단한 단면도이다.
도 14 내지 도 16를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판(700), 제1 핀형 패턴(70), 제2 핀형 패턴(80), 필드 절연막(705), 게이트 구조물(710), 층간 절연막(720), 제1 캡핑 패턴(731), 제2 캡핑 패턴(732), 소오스/드레인 영역(751), 제1 게이트 컨택(CB1) 및 나노 시트(716_1, 716_2, 716_3)를 포함할 수 있다.
상기 실시예의 구성은 나노 시트(716_1, 716_2, 716_3)를 제외하고, 도 1 내지 도 4a의 기판(100), 제1 핀형 패턴(10), 제2 핀형 패턴(20), 필드 절연막(105), 게이트 구조물(110), 층간 절연막(120), 제1 캡핑 패턴(131), 제2 캡핑 패턴(132), 소오스/드레인 영역(151)및 제1 게이트 컨택(CB1)과 각각 대응될 수 있다.
게이트 구조물(710)은 제1 외부 스페이서(711_1), 제2 외부 스페이서(712_1), 제1 내부 스페이서(711_2), 제2 내부 스페이서(712_2), 게이트 절연막(713), 금속막(714), 필링막(715) 및 심 구조(719)를 포함할 수 있다.
설명의 편의성을 위해, 도 14 내지 도 16에서는 인터페이스 막을 도시하지 않았다. 인터페이스 막은 게이트 절연막(713)과 기판(700) 또는 게이트 절연막(713)과 나노 시트(716_1, 716_2, 716_3)사이에 배치될 수 있다.
제1 외부 스페이서(711_1), 제2 외부 스페이서(712_1)는 제1 스페이서(111), 제2 스페이서(112)와 대응될 수 있고, 제3 리세스(T3)와 대응되는 제5 리세스(T5)를 정의할 수 있다.
제1 내부 스페이서(711_2), 제2 내부 스페이서(712_2)는 소오스/드레인 영역(751) 측벽 상에 순서대로 배치될 수 있다. 제1 내부 스페이서(711_2), 제2 내부 스페이서(712_2)는 실시예에 따라, 제1 외부 스페이서(711_1), 제2 외부 스페이서(712_1)의 물질과 동일할 수 있다.
제1 내부 스페이서(711_2) 및 제2 내부 스페이서(712_2)는 나노 시트(716_1, 716_2, 716_3)와 접할 수 있다.
기판(700) 상에 3개의 나노 시트(716_1, 716_2, 716_3)가 순차적으로 배치되고, 예시적으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 기판(700) 상에 배치되는 나노 시트의 개수는 다를 수 있다.
제1 내지 제3 나노 시트(716_1, 716_2, 716_3)는 기판(700) 상에 제3 방향(Z)으로 순차적으로 이격되어 배치될 수 있다.
제1 나노 시트(716_1)는 기판(700) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다. 제2 나노 시트(716_2)는 제1 나노 시트(716_1) 상에 기판(700)의 두께 방향인 제3 방향(Z)으로 이격되어 배치될 수 있다. 제3 나노 시트(716_3)는 제2 나노 시트(716_2) 상에 제3 방향(Z)으로 이격되어 배치될 수 있다.
제1 내지 제3 나노 시트(716_1, 716_2, 716_3) 각각은 제1 방향(X)으로 연장될 수 있다. 또한, 제1 핀형 패턴(70) 상에서 최상부 나노 시트인 제3 나노 시트(716_3)의 상면은 소오스/드레인 영역(751)의 상면과 실질적으로 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제3 나노 시트(716_1, 716_2, 716_3)는 게이트 구조물(710)에 의해 둘러쌓일 수 있다. 제1 내지 제3 나노 시트(716_1, 716_2, 716_3)는 도 1의 게이트 전극(113, 114, 115)에 대응되는 게이트 전극(713, 714, 715)에 의해 둘러쌓일 수 있고, 게이트 절연막(713), 금속막(714), 필링막(715) 순서대로 둘러쌓일 수 있다.
제1 내지 제3 나노 시트(716_1, 716_2, 716_3) 각각은 채널 영역으로 사용될 수 있고, 본원의 반도체 장치의 형태에 따라 물질이 달라질 수 있다.
본원의 반도체 장치가 NMOS 트랜지스터인 경우 제1 내지 제3 나노 시트(716_1, 716_2, 716_3) 각각은 예를 들어, 전자의 이동도가 높은 물질을 포함할 수 있고, 본원의 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제3 나노 시트(716_1, 716_2, 716_3) 각각은 예를 들어, 정공의 이동도가 높은 물질을 포함할 수 있다.
이하에서, 도 17 내지 도 26를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 17 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17를 참조하면, 기판(100) 상에 순차적으로 적층된 더미 게이트 절연막(118) 및 더미 게이트 전극(117)이 형성될 수 있다.
더미 게이트 절연막(118)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON) 및 이들의 조합을 포함할 수 있다. 더미 게이트 전극(180)은 예를 들어, 실리콘(Si) 일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 전극(117)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
더미 게이트 전극(117) 및 더미 게이트 절연막(118)의 측벽 상에 제2 스페이서(112) 및 제1 스페이서(111)가 순서대로 형성될 수 있다. 상기 공정에서 제1 및 제2 스페이서(111, 112)는 프리(pre) 스페이서 형태로 포함될 수 있다.
구체적으로, 기판(100)의 더미 게이트 전극(117) 및 더미 게이트 절연막(118)의 측벽 상에 제2 스페이서(112)가 형성될 수 있다.
기판(100) 상에, 더미 게이트 전극(117)을 덮는 층간 절연막(120)이 형성될 수 있다. 층간 절연막(120)을 평탄화하여, 더미 게이트 전극(117)의 상면, 제1 스페이서(111) 및 제2 스페이서(112)가 노출되도록 할 수 있다.
도 18을 참조하면, 더미 게이트 절연막(118) 및 더미 게이트 전극(117)이 제거될 수 있다. 더미 게이트 절연막(181) 및 더미 게이트 전극(180)을 제거하여, 제1 핀형 패턴(10) 상에 제1 핀형 패턴(10)과 제2 핀형 패턴(20) 사이에 제1 리세스(T1)가 형성될 수 있다.
층간 절연막(120)은 제1 및 제2 스페이서(111, 112)에 의해 정의되는 제1 리세스(T1)를 둘러쌀 수 있다.
도 19를 참조하면, 기판(100) 상에 제1 인터페이스막(116), 게이트 절연막(113), 금속막(114) 및 필링막(115)이 순차적으로 적층될 수 있다.
구체적으로, 제1 리세스(T1)의 하면에 제1 인터페이스막(116)이 형성되고, 게이트 절연막(113)이 제1 인터페이스막(116), 제1 리세스(T1)의 측벽, 제1 스페이서(141)의 상면 및 층간 절연막(120)의 상면 일부에 형성될 수 있다.
실리콘(Si)을 포함하는 금속막(114)이 게이트 절연막(113)의 일부 상에 프로파일을 따라 형성된 것이 도시되었지만, 금속막(114)이 게이트 절연막(113)의 전체 상에 프로파일을 따라 형성될 수 있다.
금속막(114)은 예를 들어, ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
필링막(115)이 금속막(114) 상에 형성되어 제1 리세스(T1)의 나머지 부분을 채울 수 있다.
적층 이후에, 필링막의 일부 제거되어, 평탄화 과정 또는 식각을 통해 제1 및 제2 스페이서(111, 112)및 필링막(115)의 상면들은 동일 평면이 될 수 있다. 실시예에 따라 상기 공정에서 게이트 절연막(113) 및 필링막(115)은 프리(pre) 게이트 전극의 형태로 포함될 수 있다.
도 20를 참조하면, 필링막(115)의 일부를 제거할 수 있다. 상기 제거를 통해, 제1 및 제2 스페이서(111, 112) 및 층간 절연막(120)의 상면의 높이보다 필링막(115)의 상면의 높이가 낮을 수 있다. 제거 단계는 습식 및 건식 식각 과정을 포함할 수 있고, 마스크 패턴을 이용하여 제거할 수 있지만, 본원은 이에 한정되지 않는다.
도 21을 참조하면, 제1 및 제2 스페이서(111, 112)의 일부를 제거할 수 있다. 상기 제거를 통해, 층간 절연막(120)의 상면의 높이보다 게이트 절연막(113) 및 제1 및 제2 스페이서(111, 112)의 상면의 높이가 낮을 수 있고, 실시예에 따라 제1 및 제2 스페이서(111, 112) 및 필링막(115)의 각각의 상면이 동일 평면에 놓일 수 있다.
상기 제거 과정은 습식 및 건식 식각 과정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다.
도 22를 참조하면, 게이트 구조물(110) 상에 제1 캡핑 패턴(131)을 형성할 수 있다. 제1 캡핑 패턴(131)은 컨포멀하게 형성될 수 있으나, 양단에서 제2 스페이서(112)에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있다. 제1 캡핑 패턴(131)의 형성 방법은 도 27 내지 도 30의 설명에서 후술하겠다.
도 23를 참조하면, 제2 캡핑 패턴(132)이 제1 캡핑 패턴(131) 상에 형성될 수 있다. 제2 캡핑 패턴(132)은 제3 리세스(T3)의 나머지 영역에 채워질 수 있다. 상기 제2 캡핑 패턴(132)의 형성 이후, 제2 캡핑 패턴(132)은 층간 절연막(120)과 함께 평탄화 과정이 수행되어, 제2 캡핑 패턴(132)의 상면과 층간 절연막(120)의 상면은 동일 평면에 놓일 수 있다. 제2 캡핑 패턴(132)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 24를 참조하면, 도 23의 제2 캡핑 패턴(132)의 상면과 층간 절연막(120) 상에 추가적으로 층간 절연막(120)이 형성될 수 있다. 층간 절연막(120)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 25를 참조하면, 제2 캡핑 패턴(132)과 층간 절연막(120)을 관통하여 제2 리세스(T2)가 형성될 수 있다. 제2 리세스(T2)의 측면은 제2 캡핑 패턴(132)과 층간 절연막(120)과 접해있을 수 있고, 제2 리세스(T2)의 하면은 제1 캡핑 패턴(131)과 접해있을 수 있다. 제2 리세스(T2) 형성시, 식각 과정을 포함할 수 있고, 습식 및 건식 식각 과정을 모두 포함할 수 있다.
상기 식각 과정 후에, 패시베이션(Passivation)과 세정(Cleaning)이 수행될 수 있다. 상기 패시베이션(Passivation)과 세정(Cleaning)에서 IPA 용액과 LAL 용액의 혼합물이 사용될 수 있지만, 본원은 이에 한정되지 않는다.
도 26를 참조하면, 제2 리세스(T2)를 채워서 제1 게이트 컨택(CB1)이 형성될 수 있다.
도 27 및 28은 도 22의 일 실시예를 설명하기 위한 도면들이다.
도 27를 참조하기 전에, 도 17 내지 도 21의 공정이 수행된다. 도 27를 참조하면, 제3 리세스(T3)에 제1 캡핑 패턴(131)을 채울 수 있다. 제1 캡핑 패턴(131)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition)및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 28을 참조하면, 제3 리세스(T3)에 채워진 제1 캡핑 패턴(131)의 일부가 제거될 수 있다. 상기 공정 거친 후, 제1 캡핑 패턴(131)은 컨포멀하게 게이트 구조물(110)상에 형성될 수 있으나, 양단이 층간 절연막(120)에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있고, 제1 캡핑 패턴(131)의 상면은 층간 절연막(120)의 상면보다 낮을 수 있다.
상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다. 이후, 도 23 내지 도 26의 공정이 수행된다.
도 29 및 30은 도 22의 다른 실시예를 설명하기 위한 도면들이다.
도 29를 참조하기 전에, 도 17 내지 도 21의 공정이 수행된다. 도 29를 참조하면, 게이트 구조물(110)과 층간 절연막(120) 상면에 제1 캡핑 패턴(131)이 형성될 수 있다. 실시예에 따라 제1 캡핑 패턴(131)은 기판(100)을 향한 방향으로 형성될 수 있다.
제1 캡핑 패턴(131)은 PVD(Physical vapor deposition) 공정에 의해 형성될 수 있지만, 직진성을 갖는 패턴 형성 방법인 경우 본 발명의 기술적 사상에 제한되는 것은 아니다. 상기 공정 거친 후, 제1 캡핑 패턴(131)은 컨포멀하게 게이트 구조물(110) 상에 형성될 수 있으나, 양단에서 층간 절연막(120)에 근접할수록 두께가 두꺼워지는 기울어진(Inclined) 구조를 형성할 수 있다.
도 30을 참조하면, 제2 캡핑 패턴(132)이 제1 캡핑 패턴(131)의 전체를 덮을 수 있도록 형성된다. 제2 캡핑 패턴(132)은 제1 캡핑 패턴(131)의 최상부를 덮을 수 있다.
제2 캡핑 패턴(132)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(132)의 형성 공정 이후, 층간 절연막(120)상에 배치되는 제1 캡핑 패턴(131)이 제거될 수 있도록, 평탄화 과정이 수행된다. 이후, 도 23 내지 도 26의 공정이 수행된다.
도 31 내지 도 33은 도 22의 다른 실시예를 설명하기 위한 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31을 참조하기 전에, 도 17 내지 도 21의 공정이 수행된다. 도 31을 참조하면, 게이트 구조물(110), 층간 절연막(120)의 상면과 측벽을 따라 제1 캡핑 패턴(231_1a)을 형성할 수 있다. 실시예에 따라 제1 캡핑 패턴은 컨포멀하게 형성될 수 있다.
제1 캡핑 패턴(231_1a)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 32를 참조하면, 제2 캡핑 패턴(232_1a)이 제1 캡핑 패턴(231_1a)의 전체를 덮을 수 있도록 형성된다. 제2 캡핑 패턴(232_1a)은 제1 캡핑 패턴(231_1a)의 최상부를 덮을 수 있다.
제2 캡핑 패턴(232_1a)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 33을 참조하면, 제2 캡핑 패턴(232_1a)의 형성 공정 이후, 층간 절연막(120)상에 배치되는 제1 캡핑 패턴(231_1a)이 제거될 수 있도록, 평탄화 과정이 수행된다. 이후, 도 23 내지 도 26의 공정이 수행된다.
도 34 내지 도 39는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 34를 참조하기 전에, 도 17 내지 도 21의 공정이 수행된다. 도 34를 참조하면, 게이트 구조물(110), 층간 절연막(120)의 상면과 측벽을 따라 제1 캡핑 패턴(231_2)을 형성할 수 있다. 실시예에 따라 제1 캡핑 패턴은 컨포멀하게 형성될 수 있다.
제1 캡핑 패턴(231_2)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 35를 참조하면, 마스크 패턴(231_2a)이 제1 캡핑 패턴(231_2)의 전체를 덮을 수 있도록 형성된다. 마스크 패턴(231_2a)은 제1 캡핑 패턴(231_2)의 최상부를 덮을 수 있다. 마스크 패턴(231_2a)은 SOH(Spin On Hardmask)를 포함할 수 있고, 본 발명의 기술적 사상은 이에 한정되지 않는다.
마스크 패턴(231_2a)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 36를 참조하면, 마스크 패턴(231_2a)의 일부를 제거할 수 있다. 상기 제거 공정으로 마스크 패턴(231_2a)은 제3 리세스(T3)에 둘러쌓일 수 있다.
상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다. 이후, 도 23 내지 도 26의 공정이 수행된다.
도 37를 참조하면, 마스크 패턴(231_2a)이 보호하는 영역 외에, 제1 캡핑 패턴(231_2)을 제거할 수 있다. 상기 제거 과정으로 마스크 패턴(231_2a)의 하면에 배치되는 제1 캡핑 패턴(231_2)은 보호될 수 있고, 마스크 패턴(231_2a)의 측벽에 배치되는 제1 캡핑 패턴(231_2) 또한 두께에 의해 잔존할 수 있다.
상기 제거 과정은 습식 및 건식 식각 공정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다. 이후, 도 23 내지 도 26의 공정이 수행된다.
도 38를 참조하면, 마스크 패턴(231_2a)을 제거하고 세정(clean)을 수행할 수 있다. 상기 제거 및 수행 공정 이후에, 실시예에 따라 층간 절연막(120)의 측벽에 접하는 제1 캡핑 패턴(231_2)의 두께가 층간 절연막(120)의 측벽에 접하지 않는 제1 캡핑 패턴(231_2)의 두께보다 두꺼울 수 있다.
도 39를 참조하면, 제2 캡핑 패턴(232_2)이 제1 캡핑 패턴(231_2) 상에 형성될 수 있다. 제2 캡핑 패턴(232_2)은 제3 리세스(T3)의 나머지 영역에 채워질 수 있다. 이후 도 24 내지 도 26의 공정이 수행된다.
도 40 내지 42는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 40를 참조하기전, 도 16 내지 도 21의 공정이 수행되고, 패시베이션 공정과 회복(curing) 공정이 수행된다. 패시베이션 공정과 회복 공정은 챔버를 통해 플라즈마 형태로 수행하는 공정을 포함할 수 있고, 패시베이션 공정에서는 수소(H2) 및 아르곤(Ar)이 사용될 수 있으나, 이에 한정되지 않는다. 회복 공정은 패시베이션 공정에서 손상된 층간 절연막(120)을 회복시킬 수 있다. 회복 공정에서는 산소(O2)가 사용될 수 있으나, 이에 한정되지 않는다.
도 40를 참조하면, 필링막(115) 상면에 제1 캡핑 패턴(331)의 일부를 성장시킬 수 있다.
도 41를 참조하면, 제1 캡핑 패턴(331)이 금속과 비금속 상에 성장속도를 달리하는 선택비를 이용하여, 제1 캡핑 패턴(331)을 형성할 수 있다. 실시예에 따라 제1 캡핑 패턴(331)은 금속 상에서 성장속도가 빨라, 게이트 전극(113, 114, 115)상에 제1 캡핑 패턴(331)의 두께가 제1 및 제2 스페이서(111, 112)의 두께보다 두꺼울 수 있다.
도면에 도시한바, 실시예에 따라 제1 캡핑 패턴(331)은 층간 절연막(120)에 접촉할 수 있다.
제1 캡핑 패턴(331)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다
도 42를 참조하면, 제2 캡핑 패턴(332)이 제1 캡핑 패턴(331) 상에 형성될 수 있다. 제2 캡핑 패턴(332)은 제3 리세스(T3)의 나머지 영역에 채워질 수 있다. 이후 도 24 내지 도 26의 공정이 수행된다.
도 43 내지 도 45는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 43를 참조하기전, 도 16 내지 도 21의 공정이 수행되고, 패시베이션 공정과 회복(curing) 공정이 수행된다. 패시베이션 공정과 회복 공정은 챔버를 통해 플라즈마 형태로 수행하는 공정을 포함할 수 있고, 패시베이션 공정에서는 수소(H2) 및 아르곤(Ar)이 사용될 수 있으나, 이에 한정되지 않는다. 회복 공정은 패시베이션 공정에서 손상된 층간 절연막(120)을 회복시킬 수 있다. 회복 공정에서는 산소(O2)가 사용될 수 있으나, 이에 한정되지 않는다.
도 43를 참조하면, 필링막(115) 상면에 제1 캡핑 패턴(431)의 일부를 성장시킬 수 있다.
도 44를 참조하면, 제1 캡핑 패턴(431)이 금속과 비금속 상에 성장속도를 달리하는 선택비를 이용하여, 제1 캡핑 패턴(431)을 형성할 수 있다. 실시예에 따라 제1 캡핑 패턴(431)은 금속 상에서 성장속도가 빨라, 게이트 전극(113, 114, 115)상에 제1 캡핑 패턴(431)의 두께가 제1 및 제2 스페이서(111, 112)의 두께보다 두꺼울 수 있다.
도면에 도시한바, 실시예에 따라 제1 캡핑 패턴(431)은 층간 절연막(120)에 접하지 않는다.
제1 캡핑 패턴(431)은 ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다
도 45를 참조하면, 제2 캡핑 패턴(432)이 제1 캡핑 패턴(431) 상에 형성될 수 있다. 따라서, 제2 캡핑 패턴(432)은 상기 제1 스페이서(111) 또는 제2 스페이서(112)에 접할 수 있다. 제2 캡핑 패턴(432)은 제3 리세스(T3)의 나머지 영역에 채워질 수 있다. 이후 도 24 내지 도 26의 공정이 수행된다.
도 46 내지 도 50은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 46을 참조하기 전에, 도 17 및 도 18의 공정이 수행된다. 도 46을 참조하면, 기판(100) 상에 제1 인터페이스막(616), 게이트 절연막(613), 금속막(614) 및 필링막(615)이 순차적으로 적층될 수 있다.
구체적으로, 제1 리세스(T1)의 하면에 제1 인터페이스막(616)이 형성되고, 게이트 절연막(613)이 제1 인터페이스막(616), 제1 리세스(T1)의 측벽, 제1 스페이서(611)의 상면 및 층간 절연막(120)의 상면 상에 형성될 수 있다.
실리콘(Si)을 포함하는 금속막(614)이 게이트 절연막(613)의 일부 상에 프로파일을 따라 형성된 것이 도시되었지만, 금속막(614)이 게이트 절연막(613)의 전체 상에 프로파일을 따라 형성될 수 있다.
금속막(614)은 예를 들어, ALD(Atomic layer deposition), CVD(Chemical vapor deposition) 및 스퍼터링(Sputtering) 공정에 의해 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
적층 이후에, 게이트 절연막(613) 및 필링막(615)의 일부 제거되어, 평탄화 과정 또는 식각을 통해 제1 및 제2 스페이서(611, 612), 게이트 절연막(613) 및 필링막(615)의 상면들은 동일 평면이 될 수 있다. 실시예에 따라 상기 공정에서 게이트 절연막(613) 및 필링막(615)은 프리(pre) 게이트 전극의 형태로 포함될 수 있다.
도 47을 참조하면, 필링막(615)의 일부를 제거할 수 있다. 상기 제거를 통해, 제1 및 제2 스페이서(611, 612), 게이트 절연막(613) 및 층간 절연막(120)의 상면의 높이보다 필링막(615)의 상면의 높이가 낮을 수 있다.
도 46단계에서 금속막(614)의 상면이 필링막(615)의 상면과 동일한 경우 금속막(614)과 필링막(615)은 함께 제거될 수 있다.
제거 단계는 습식 및 건식 식각 과정을 포함할 수 있고, 마스크 패턴을 이용하여 제거할 수 있지만, 본원은 이에 한정되지 않는다.
도 48 및 49를 참조하면, 게이트 절연막(613) 및 제1 및 제2 스페이서(611, 612)의 일부를 제거할 수 있다. 상기 제거를 통해, 층간 절연막(120)의 상면의 높이보다 게이트 절연막(613) 및 제1 및 제2 스페이서(611, 612)의 상면의 높이가 낮을 수 있고, 실시예에 따라 제1 및 제2 스페이서(611, 612), 게이트 절연막(613) 및 필링막(615)의 각각의 상면이 동일 평면에 놓일 수 있다.
상기 제거 과정은 습식 및 건식 식각 과정을 모두 포함할 수 있고, 마스크 패턴을 이용할 수 있으며, 이에 한정되지 않는다.
도 50를 참조하면, 게이트 구조물(610) 상에 제1 캡핑 패턴(631)을 형성할 수 있다. 제1 캡핑 패턴(631)은 제3 리세스(T3)의 하면을 따라 컨포멀하게 형성될 수 있다. 이후 도 23 내지 도 26의 공정이 수행된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 핀형 패턴 20: 제2 핀형 패턴
100: 기판 105: 필드 절연막
110: 게이트 구조물 111: 제1 스페이서
112: 제2 스페이서, 113: 게이트 절연막
114: 금속막 115: 필링막
116: 인터페이스막 120: 층간 절연막
131: 제1 캡핑 패턴 132: 제2 캡핑 패턴
CB1: 제1 게이트 컨택 CB2: 제2 게이트 컨택

Claims (20)

  1. 제1 방향으로 연장되는 핀형 패턴;
    상기 핀형 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽의 스페이서;
    상기 게이트 전극 및 상기 스페이서 상에 배치되고, 제1 캡핑 패턴과 상기 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체; 및
    상기 스페이서의 측벽, 상기 캡핑 구조체의 측벽을 감싸고, 상기 제1 캡핑 패턴과 접촉하는 층간 절연막을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 캡핑 패턴의 측벽은 상기 층간 절연막과 접촉하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 캡핑 패턴의 일부는 상기 제2 캡핑 패턴과 상기 층간 절연막 사이로 연장되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 캡핑 패턴은 상기 스페이서의 상면과 접촉하는 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 전극 상에 배치되는 게이트 컨택을 더 포함하고,
    상기 제1 캡핑 패턴의 일부는 상기 게이트 전극의 상면과 상기 게이트 컨택의 하면 사이에 배치되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 캡핑 패턴은 컨포말하게 형성되는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 캡핑 패턴은 도전성 물질을 포함하고,
    상기 제2 캡핑 패턴은 절연 물질을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 캡핑 패턴은 상기 제1 캡핑 패턴의 최상부를 덮는 반도체 장치.
  9. 제1항에 있어서,
    상기 게이트 전극은 심(seam) 구조를 포함하는 반도체 장치.
  10. 제1 방향으로 연장되는 핀형 패턴;
    상기 핀형 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽의 스페이서;
    상기 스페이서의 상면의 적어도 일부 및 상기 게이트 전극의 상면을 따라 연장되고, 제1 캡핑 패턴과 상기 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체로, 상기 제1 캡핑 패턴은 상기 스페이서의 상면과 접촉하는 캡핑 구조체; 및
    상기 스페이서의 측벽, 상기 캡핑 구조체의 측벽을 감싸는 층간 절연막을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 캡핑 패턴은 상기 층간 절연막과 접촉하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 캡핑 패턴은 상기 제2 캡핑 패턴과 상기 층간 절연막 사이로 비연장되는 반도체 장치.
  13. 제10항에 있어서,
    상기 제2 캡핑 패턴은 상기 스페이서의 상면과 접촉하는 반도체 장치.
  14. 제10항에 있어서,
    상기 게이트 전극 상에 배치되는 게이트 컨택을 더 포함하고,
    상기 게이트 컨택은 상기 게이트 전극의 상면과 비접촉하는 반도체 장치.
  15. 제10항에 있어서,
    상기 제1 캡핑 패턴은 상기 스페이서의 상면과 접촉하는 제1 부분과 상기 게이트 전극 상면과 접촉하는 제2 부분을 포함하고,
    상기 제2 부분의 두께는 상기 제1 부분의 두께보다 두꺼운 반도체 장치.
  16. 제13항에 있어서,
    상기 스페이서는 제1 및 제2 스페이서를 포함하되,
    상기 제1 및 제2 스페이서는 물질이 서로 상이한 반도체 장치.
  17. 나노 시트;
    상기 나노 시트를 감싸는 게이트 전극;
    상기 게이트 전극의 측벽 상의 스페이서;
    상기 게이트 전극 및 상기 스페이서 상에 배치되고, 제1 캡핑 패턴과 상기 제1 캡핑 패턴 상의 제2 캡핑 패턴을 포함하는 캡핑 구조체로, 상기 제1 캡핑 패턴은 도전성 물질을 포함하고, 상기 제2 캡핑 패턴은 절연 물질을 포함하는 캡핑 구조체; 및
    상기 스페이서의 측벽, 상기 캡핑 구조체의 측벽을 감싸고, 상기 제1 캡핑 패턴과 접촉하는 층간 절연막을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 캡핑 패턴의 측벽은 상기 층간 절연막과 접촉하는 반도체 장치
  19. 제17항에 있어서,
    상기 게이트 전극 상에 배치되는 게이트 컨택을 더 포함하되,
    상기 게이트 컨택은 상기 제1 캡핑 패턴의 상면과 접촉하고,
    상기 제1 캡핑 패턴과 상기 게이트 전극은 동일한 물질인 반도체 장치.
  20. 제17항에 있어서,
    상기 제2 캡핑 패턴은 상기 제1 캡핑 패턴의 최상부를 덮는 반도체 장치.
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