KR20220023682A - 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 비트라인구조물과 스토리지노드콘택플러그 간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는 기판 상에 비트라인콘택플러그, 비트라인 및 비트라인하드마스크의 순서로 적층된 비트라인구조물; 상기 비트라인구조물로부터 이격된 스토리지노드콘택플러그; 상기 비트라인과 스토리지노드콘택플러그 사이에 위치하고 저유전율물질을 포함하는 컨포멀 스페이서; 및 상기 컨포멀 스페이서와 비트라인 사이에 위치하고 상기 컨포멀 스페이서보다 얇은 시드 라이너를 포함할 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 상세하게는 저유전율스페이서(Low k spacer)를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 이웃하는 패턴구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 패턴구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
본 발명의 실시예들은 이웃한 패턴구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판 상에 비트라인콘택플러그, 비트라인 및 비트라인하드마스크의 순서로 적층된 비트라인구조물; 상기 비트라인구조물로부터 이격된 스토리지노드콘택플러그; 상기 비트라인과 스토리지노드콘택플러그 사이에 위치하고 저유전율물질을 포함하는 컨포멀 스페이서; 및 상기 컨포멀 스페이서와 비트라인 사이에 위치하고 상기 컨포멀 스페이서보다 얇은 시드 라이너를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는, 기판 상부에서 라인형 오프닝에 의해 서로 이격된 비트라인들; 상기 비트라인들 각각의 아래에 위치하는 비트라인콘택플러그들; 상기 라인형 오프닝을 복수의 콘택 오프닝으로 분할하는 복수의 플러그분리층; 상기 콘택오프닝들에 각각 채워진 스토리지노드콘택플러그들; 상기 스토리지노드콘택플러그들과 비트라인들 사이에 위치하되, 제1실리콘질화물, 제1저유전율물질, 실리콘산화물 및 제2저유전율물질의 스택을 포함하는 제1스페이서구조물; 및 상기 비트라인콘택플러그들과 스토리지노드콘택플러그들 사이에 위치하되, 제2실리콘질화물, 제3저유전율물질 및 제3실리콘질화물의 스택을 포함하는 제2스페이서구조물을 포함하되, 상기 제2실리콘질화물은 상기 제1실리콘질화물로부터 연장되고, 상기 제3저유전율물질은 상기 제1저유전율물질로부터 연장될 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상에 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 복수의 비트라인구조물을 형성하는 단계; 상기 비트라인구조물들의 측벽들 상에 스페이서구조물을 형성하는 단계; 및 상기 비트라인구조물들 사이에 상기 스페이서구조물에 접촉되는 스토리지노드콘택플러그를 형성하는 단계를 포함하되, 상기 스페이서구조물을 형성하는 단계는, 상기 비트라인구조물들의 측벽들 상에 질소 함유 시드라이너를 형성하는 단계; 및 상기 질소 함유 시드 라이너 상에 상기 질소 함유 시드 라이너보다 낮은 유전율을 갖는 제1저유전율스페이서를 컨포멀하게 형성하는 단계를 포함할 수 있다.
본 기술은 얇은 시드 라이너를 이용하여 저유전율 물질을 증착하므로, 저유전율물질의 스텝커버리지를 개선할 수 있다.
본 기술은 스페이서구조물에서 차지하는 실리콘질화물의 두께를 얇게 하므로, 기생캐패시턴스가 증가하는 것을 억제할 수 있다.
본 기술은 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 저유전율물질을 형성하므로써, 비트라인콘택플러그와 스토리지노드콘택플러그 간의 기생캐패시턴스를 감소시킬 수 있다.
본 기술은 비트라인과 스토리지노드콘택플러그 사이에 저유전율물질을 형성하므로써, 비트라인과 스토리지노드콘택플러그 간의 기생캐패시턴스를 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 A1-A1'선에 따른 단면도이다.
도 3a 및 도 3b는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 평면도이다.
도 6a는 도 5의 A-A'선에 따른 단면도이다.
도 6b는 도 5의 B-B'선에 따른 단면도이다.
도 6c는 도 6a의 제2스페이서구조물(215U)의 변형예를 도시한 도면이다.
도 7 내지 도 19는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 20 내지 도 22는 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 23은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24 내지 도 27은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 28 내지 도 32는 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 33 및 도 34는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 A1-A1'선에 따른 단면도이다.
도 3a 및 도 3b는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 평면도이다.
도 6a는 도 5의 A-A'선에 따른 단면도이다.
도 6b는 도 5의 B-B'선에 따른 단면도이다.
도 6c는 도 6a의 제2스페이서구조물(215U)의 변형예를 도시한 도면이다.
도 7 내지 도 19는 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 20 내지 도 22는 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 23은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24 내지 도 27은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 28 내지 도 32는 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 33 및 도 34는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 A1-A1'선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체장치(100)는 기판(101), 패턴구조물(105) 및 패턴구조물(105)의 양측벽에 형성된 절연구조물(110)을 포함할 수 있다.
기판(101) 상에 패턴구조물(105)이 형성될 수 있다. 패턴구조물(105)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 패턴구조물(105)은 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다.
패턴 구조물(105)은 어느 한 방향으로 길게 연장될 수 있다. 제2도전패턴(103)의 길이(L1)는 제1도전패턴(102)의 길이(L2)보다 더 길 수 있다. 제2도전패턴(103)은 제1도전패턴(102)을 오버랩하면서 길게 연장될 수 있다.
절연구조물(110)은 하위 레벨 절연구조(110L) 및 상위 레벨 절연구조(110U)를 포함할 수 있다. 상위 레벨 절연구조(110U)은 패턴구조물(105)의 제2도전패턴(103) 및 하드마스크패턴(104)의 양측벽에 위치하되, 어느 한 방향으로 길게 연장될 수 있다. 패턴 구조물(105)의 길이 방향을 따라 하위 레벨 절연구조(110L)는 패턴구조물(105)의 제1도전패턴(102)의 양측벽에 위치할 수 있다. 하위 레벨 절연구조(110L)의 길이(L2)는 상위 레벨 절연구조(110U)의 길이(L1)보다 짧을 수 있다. 상위 레벨 절연구조(110U)는 하위 레벨 절연구조(110L)보다 높은 레벨에 위치할 수 있다. 하위 레벨 절연구조(110U)와 상위 레벨 절연구조(110U)는 일체형일 수 있다. 상위 레벨 절연구조(110U)로부터 하위 레벨 절연구조(110L)가 수직하게 연속될 수 있다. 하위 레벨 절연구조(110L)와 상위 레벨 절연구조(110U)는 동일 구조 또는 동일 물질일 수 있다.
절연구조물(110)은 다층의 절연물질을 포함할 수 있다. 절연구조물(110)은 패턴구조물(105)의 양측벽에 위치하는 시드 라이너(Seed liner, 111)를 포함할 수 있다. 절연구조물(110)은 시드 라이너(111) 상의 컨포멀층(conformal layer, 112)을 더 포함할 수 있다. 제1도전패턴(102)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 제2도전패턴(103)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 하위 레벨 절연구조(110L)와 상위 레벨 절연구조(110U)는 각각 시드 라이너(111)와 컨포멀층(112)의 스택을 포함할 수 있다.
시드 라이너(111)는 컨포멀층(112)의 증착을 위한 시드 역할을 할 수 있다. 시드 라이너(111)에 의해 컨포멀층(112)의 단차피복성(step coverage)이 개선될 수 있다. 시드 라이너(111)는 약 10Å 이하의 두께일 수 있다.
컨포멀층(112)은 제1유전율을 가질 수 있고, 시드 라이너(111)는 제2유전율을 가질 수 있다. 제1유전율은 제2유전율보다 낮은 값을 가질 수 있다. 컨포멀층(112)은 시드 라이너(111)보다 낮은 유전율을 가질 수 있다. 제2유전율은 약 7.5일 수 있고, 제1유전율은 7보다 낮을 수 있다. 예를 들어, 제1유전율은 4.4 이하일 수 있다. 컨포멀층(112)은 저유전율물질(low k material)을 포함할 수 있다. 시드 라이너(111)는 저유전율물질보다 유전율이 클 수 있다. 컨포멀층(112)은 실리콘질화물(Silicon oxide)보다 낮은 유전율을 가질 수 있다. 시드 라이너(111)는 실리콘질화물(Silicon nitride)을 포함할 수 있다. 컨포멀층(112)은 실리콘산화물(Silicon oxide)보다 낮은 유전율을 가질 수도 있다. 시드 라이너(111)는 컨포멀층(112)보다 얇을 수 있다. 이에 따라, 절연구조물(110)에서 차지하는 컨포멀층(112)의 두께가 크므로, 절연구조물(110)의 총 유전율을 낮출 수 있다.
시드 라이너(111) 및 컨포멀층(112)은 실리콘베이스물질(silicon base material)을 포함할 수 있다. 시드 라이너(111) 및 컨포멀층(112)은 실리콘베이스절연물질(silicon base dielectric material)을 포함할 수 있다. 시드 라이너(111)는 불순물을 함유하지 않을 수 있고, 컨포멀층(112)은 불순물(impurity)을 함유할 수 있다. 컨포멀층(112)은 불순물을 함유함에 따라 시드 라이너(111)보다 유전율이 낮을 수 있다. 시드 라이너(111)는 불순물 미함유 실리콘베이스물질을 포함할 수 있고, 컨포멀층(112)은 불순물 함유 실리콘베이스물질을 포함할 수 있다. 컨포멀층(112)은 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 불순물함유 실리콘베이스물질은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 시드층(110)은 실리콘질화물(Silicon nitride)을 포함할 수 있고, 컨포멀층(112)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
절연구조물(110)은 NK(Nitride-Low k) 구조를 포함할 수 있다. NK 구조에서 N은 시드 라이너(111)에 대응할 수 있고, K는 컨포멀층(112)에 대응할 수 있다. NK 구조는 시드 라이너(111)/컨포멀층(112)의 스택에 의해 형성될 수 있다. NK 구조의 일 예는, 실리콘질화물/저유전율물질의 스택을 포함할 수 있다. NK 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질의 스택을 포함할 수 있다. NK 구조의 일 예는 Si3N4/SiCO의 스택을 포함할 수 있다.
도 3a 및 도 3b는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3a 및 도 3b의 반도체 장치(100', 100")는 도 1의 반도체 장치(100)와 유사할 수 있다.
도 3a의 반도체 장치(100')는 기판(101), 기판(101) 상부의 패턴 구조물(105) 및 패턴구조물(105) 양측의 절연구조물(110')을 포함할 수 있다.
패턴구조물(105)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 패턴구조물(105)은 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다. 패턴 구조물(105)은 어느 한 방향으로 길게 연장될 수 있다. 도 2a 및 도 2b에서 참조한 바와 같이, 제2도전패턴(103)의 길이(L1)는 제1도전패턴(102)의 길이(L2)보다 더 길 수 있다. 제2도전패턴(103)은 제1도전패턴(102)을 오버랩하면서 길게 연장될 수 있다.
절연구조물(110')은 하위 레벨 절연구조(110L') 및 상위 레벨 절연구조(110U')를 포함할 수 있다. 상위 레벨 절연구조(110U')는 패턴구조물(105)의 제2도전패턴(103) 및 하드마스크패턴(104)의 양측벽에 위치하되, 어느 한 방향으로 길게 연장될 수 있다. 하위 레벨 절연구조(110L')는 패턴구조물(105)의 제1도전패턴(102)의 양측벽에 위치할 수 있다. 패턴 구조물(105)의 길이 방향을 따라 하위 레벨 절연구조(110L')은 상위 레벨 절연구조(110U')보다 짧을 수 있다. 상위 레벨 절연구조(110U')는 하위 레벨 절연구조(110L')보다 높은 레벨에 위치할 수 있다. 하위 레벨 절연구조(110U')와 상위 레벨 절연구조(110U')는 일체형의 공통부분(common portion)을 포함할 수 있다. 일체형의 공통부분은 하위 레벨 절연구조(110U')로부터 상위 레벨 절연구조(110U')로 수직하게 연속될 수 있다. 하위 레벨 절연구조(110L')와 상위 레벨 절연구조(110U')는 서로 다른 구조 또는 서로 다른 물질을 포함할 수 있다.
절연구조물(110')은 다층의 절연물질을 포함할 수 있다. 절연구조물(110')은 패턴구조물(105)의 양측벽에 위치하는 시드 라이너(111)을 포함할 수 있다. 절연구조물(110')은 시드 라이너(111) 상의 컨포멀층(112)을 더 포함할 수 있다. 제1도전패턴(102)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 제2도전패턴(103)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 하위 레벨 절연구조(110L')와 상위 레벨 절연구조(110U')는 각각 시드 라이너(111)와 컨포멀층(112)의 스택을 공통으로 포함할 수 있다.
시드 라이너(111)는 컨포멀층(112)의 증착을 위한 시드 역할을 할 수 있다. 시드 라이너(111)에 의해 컨포멀층(112)의 단차피복성이 개선될 수 있다. 시드 라이너(111)는 약 10Å 이하의 두께일 수 있다. 시드 라이너(111)는 컨포멀층(112)보다 얇을 수 있다.
컨포멀층(112)은 제1유전율을 가질 수 있고, 시드 라이너(111)는 제2유전율을 가질 수 있다. 제1유전율은 제2유전율보다 낮은 값을 가질 수 있다. 컨포멀층(112)은 시드 라이너(111)보다 낮은 유전율을 가질 수 있다. 제1유전율은 4.4 이하일 수 있고, 제2유전율은 약 7.5일 수 있다. 컨포멀층(112)은 저유전율물질(low k material)을 포함할 수 있다. 시드 라이너(111)는 저유전율물질보다 유전율이 클 수 있다. 시드 라이너(111)는 실리콘질화물(Silicon nitride)을 포함할 수 있고, 컨포멀층(112)은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 컨포멀층(112)은 실리콘산화물(Silicon oxide)보다 낮은 유전율을 가질 수 있다.
시드 라이너(111) 및 컨포멀층(112)은 실리콘베이스물질(silicon base material)을 포함할 수 있다. 시드 라이너(111)는 불순물을 함유하지 않을 수 있고, 컨포멀층(112)은 불순물(impurity)을 함유할 수 있다. 컨포멀층(112)은 불순물을 함유함에 따라 시드 라이너(111)보다 유전율이 낮을 수 있다. 시드 라이너(111)는 불순물 미함유 실리콘베이스물질을 포함할 수 있고, 컨포멀층(112)은 불순물 함유 실리콘베이스물질을 포함할 수 있다. 컨포멀층(112)은 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 컨포멀층(112)은 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 시드층(110)은 실리콘질화물을 포함할 수 있고, 컨포멀층(112)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
절연구조물(110')은 제1스페이서(113), 제2스페이서(114) 및 제3스페이서(115)를 더 포함할 수 있다. 제1스페이서(113)는 컨포멀층(112) 상에 형성될 수 있다. 제1스페이서(113)와 제1도전패턴(102) 사이에 시드 라이너(111)와 컨포멀층(112)이 위치할 수 있다. 제2스페이서(114)는 컨포멀층(112) 상에 형성될 수 있고, 제3스페이서(115)는 제2스페이서(114) 상에 형성될 수 있다. 제2도전패턴(103)과 제2스페이서(114) 사이에 시드 라이너(111)와 컨포멀층(112)이 위치할 수 있고, 컨포멀층(112)와 제3스페이서(115) 사이에 제2스페이서(114)가 위치할 수 있다.
하위 레벨 절연구조(110L')는 시드 라이너(111), 컨포멀층(112) 및 제1스페이서(113)의 스택을 포함할 수 있다. 상위 레벨 절연구조(110U')는 시드 라이너(111), 컨포멀층(112), 제2스페이서(114) 및 제3스페이서(115)의 스택을 포함할 수 있다. 제1스페이서(113)는 제2스페이서(114) 및 제3스페이서(115)보다 더 두꺼울 수 있다. 제2스페이서(114)는 제3스페이서(115)보다 두꺼울 수 있다. 제3스페이서(115)는 제1 및 제2스페이서(113, 114)보다 낮은 유전율을 가질 수 있다. 컨포멀층(112)과 제3스페이서(115)는 동일 유전율을 가질 수 있다. 컨포멀층(112)과 제3스페이서(115)는 동일 물질로 형성될 수 있다. 제1스페이서(113)와 제2스페이서(114)는 서로 다른 물질일 수 있다. 제1스페이서(113)은 실리콘질화물을 포함할 수 있고, 제2스페이서(114)는 실리콘산화물을 포함할 수 있다. 제3스페이서(115)는 불순물 함유 실리콘베이스물질을 포함할 수 있다. 제3스페이서(115)는 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 제3스페이서(115)는 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
하위 레벨 절연구조(110L')는 NKN(Nitride-Low k-Nitride) 구조를 포함할 수 있다. NKN 구조는 시드 라이너(111)/컨포멀층(112)/제1스페이서(113)의 스택에 의해 형성될 수 있다. NKN 구조의 일 예는, 실리콘질화물/저유전율물질/실리콘질화물의 스택을 포함할 수 있다. NKN 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질/실리콘질화물의 스택을 포함할 수 있다. NKN 구조의 일 예는 Si3N4/SiCO/Si3N4의 스택을 포함할 수 있다.
상위 레벨 절연구조(110U')는 NKOK(Nitride-Low k-Oxide-Low k) 구조를 포함할 수 있다. NKOK 구조는 시드 라이너(111)/컨포멀층(112)/제2스페이서(113)/제3스페이서(115)의 스택에 의해 형성될 수 있다. NKOK 구조의 일 예는, 실리콘질화물/저유전율물질/실리콘산화물/저유전율물질의 스택을 포함할 수 있다. NKOK 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질/실리콘산화물/불순물함유 실리콘베이스물질의 스택을 포함할 수 있다. NKOK 구조의 일 예는 Si3N4/SiCO/SiO2/SiCO의 스택을 포함할 수 있다.
도 3b의 반도체 장치(100")는 기판(101), 기판(101) 상부의 패턴 구조물(105) 및 패턴구조물(105) 양측의 절연구조물(110")을 포함할 수 있다.
패턴구조물(105)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 패턴구조물(105)은 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다. 패턴 구조물(105)은 어느 한 방향으로 길게 연장될 수 있다. 도 2a 및 도 2b에서 참조한 바와 같이, 제2도전패턴(103)의 길이(L1)는 제1도전패턴(102)의 길이(L2)보다 더 길 수 있다. 제2도전패턴(103)은 제1도전패턴(102)을 오버랩하면서 길게 연장될 수 있다.
절연구조물(110")은 하위 레벨 절연구조(110L') 및 상위 레벨 절연구조(110U")를 포함할 수 있다. 상위 레벨 절연구조(110U")은 패턴구조물(105)의 제2도전패턴(103) 및 하드마스크패턴(104)의 양측벽에 위치하되, 어느 한 방향으로 길게 연장될 수 있다. 하위 레벨 절연구조(110L")는 패턴구조물(105)의 제1도전패턴(102)의 양측벽에 위치할 수 있다. 패턴 구조물(105)의 길이 방향을 따라 하위 레벨 절연구조(110L')는 상위 레벨 절연구조(110U')보다 짧을 수 있다. 상위 레벨 절연구조(110U")는 하위 레벨 절연구조(110L')보다 높은 레벨에 위치할 수 있다. 하위 레벨 절연구조(110U')와 상위 레벨 절연구조(110U")는 일체형의 공통부분을 포함할 수 있다. 일체형의 공통 부분은 상위 레벨 절연구조(110U")로부터 하위 레벨 절연구조(110L')로 연속될 수 있다. 하위 레벨 절연구조(110L')와 상위 레벨 절연구조(110U")는 서로 다른 구조 또는 서로 다른 물질을 포함할 수 있다.
절연구조물(110")은 다층의 절연물질을 포함할 수 있다. 절연구조물(110")은 패턴구조물(105)의 양측벽에 위치하는 시드 라이너(111)을 포함할 수 있다. 절연구조물(110')은 시드 라이너(111) 상의 컨포멀층(112)을 더 포함할 수 있다. 제1도전패턴(102)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 제2도전패턴(103)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 하위 레벨 절연구조(110L')와 상위 레벨 절연구조(110U")는 각각 시드 라이너(111)와 컨포멀층(112)의 스택을 포함할 수 있다.
시드 라이너(111)는 컨포멀층(112)의 증착을 위한 시드 역할을 할 수 있다. 시드 라이너(111)에 의해 컨포멀층(112)의 단차피복성이 개선될 수 있다. 시드 라이너(111)는 약 10Å 이하의 두께일 수 있다. 시드 라이너(111)는 컨포멀층(112)보다 얇을 수 있다.
컨포멀층(112)은 제1유전율을 가질 수 있고, 시드 라이너(111)는 제2유전율을 가질 수 있다. 제1유전율은 제2유전율보다 낮은 값을 가질 수 있다. 컨포멀층(112)은 시드 라이너(111)보다 낮은 유전율을 가질 수 있다. 제저유전율은 4.4 이하일 수 있고, 제2유전율은 약 7.5일 수 있다. 컨포멀층(112)은 저유전율물질(low k material)을 포함할 수 있다. 시드 라이너(111)는 저유전율물질보다 유전율이 클 수 있다. 컨포멀층(112)은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 시드 라이너(111)는 실리콘질화물을 포함할 수 있다.
시드 라이너(111) 및 컨포멀층(112)은 실리콘베이스물질(silicon base material)을 포함할 수 있다. 시드 라이너(111)는 불순물을 함유하지 않을 수 있고, 컨포멀층(112)은 불순물(impurity)을 함유할 수 있다. 컨포멀층(112)은 불순물을 함유함에 따라 시드 라이너(111)보다 유전율이 낮을 수 있다. 시드 라이너(111)는 불순물 미함유 실리콘베이스물질을 포함할 수 있고, 컨포멀층(112)은 불순물 함유 실리콘베이스물질을 포함할 수 있다. 컨포멀층(112)은 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 컨포멀층(112)은 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 시드층(110)은 실리콘질화물을 포함할 수 있고, 컨포멀층(112)은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
절연구조물(110")은 제1스페이서(113), 제2스페이서(114), 제3스페이서(115) 및 제4스페이서(116)를 더 포함할 수 있다. 제1스페이서(113)는 컨포멀층(112) 상에 형성될 수 있다. 제1스페이서(113)와 제1도전패턴(102) 사이에 시드 라이너(111)와 컨포멀층(112)이 위치할 수 있다. 제2스페이서(114)는 컨포멀층(112) 상에 형성될 수 있고, 제3스페이서(115)는 제2스페이서(114) 상에 형성될 수 있다. 제4스페이서(116)는 제3스페이서(115) 상에 형성될 수 있다. 제2도전패턴(103)과 제2스페이서(114) 사이에 시드 라이너(111)와 컨포멀층(112)이 위치할 수 있고, 컨포멀층(112)과 제3스페이서(115) 사이에 제2스페이서(114)가 위치할 수 있다. 제2페이서(114)와 제4스페이서(116) 사이에 제3스페이서(115)가 위치할 수 있다.
하위 레벨 절연구조(110L')는 시드 라이너(111), 컨포멀층(112) 및 제1스페이서(113)의 스택을 포함할 수 있다. 상위 레벨 절연구조(110U")는 시드 라이너(111), 컨포멀층(112), 제2스페이서(114), 제3스페이서(115) 및 제4스페이서(116)의 스택을 포함할 수 있다. 제1스페이서(113)는 제2스페이서(114) 및 제3스페이서(115)보다 더 두꺼울 수 있다. 제2스페이서(114)는 제3스페이서(115) 및 제4스페이서(116)보다 두꺼울 수 있다. 제3스페이서(115)는 제1스페이서(113), 제2스페이서(114) 및 제4스페이서(116)보다 낮은 유전율을 가질 수 있다. 컨포멀층(112)과 제3스페이서(115)는 동일 유전율을 가질 수 있다. 컨포멀층(112)과 제3스페이서(115)는 동일 물질로 형성될 수 있다. 제1스페이서(113)와 제2스페이서(114)는 서로 다른 물질일 수 있다. 시드 라이너(111), 제1스페이서(113) 및 제4스페이서(116)는 실리콘질화물을 포함할 수 있고, 제2스페이서(114)는 실리콘산화물을 포함할 수 있다. 제3스페이서(115)는 불순물 함유 실리콘베이스물질을 포함할 수 있다. 제3스페이서(115)는 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 제3스페이서(115)는 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
하위 레벨 절연구조(110L')는 NKN(Nitride-Low k-Nitride) 구조를 포함할 수 있다. NKN 구조는 시드 라이너(111)/컨포멀층(112)/제1스페이서(113)의 스택에 의해 형성될 수 있다. NKN 구조의 일 예는, 실리콘질화물/저유전율물질/실리콘질화물의 스택을 포함할 수 있다. NKN 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질/실리콘질화물의 스택을 포함할 수 있다. NKN 구조의 일 예는 Si3N4/SiCO/Si3N4의 스택을 포함할 수 있다.
상위 레벨 절연구조(110U")는 NKOKN(Nitride-Low k-Oxide-Low k-Nitride) 구조를 포함할 수 있다. NKOKN 구조는 시드 라이너(111)/컨포멀층(112)/제2스페이서(113)/제3스페이서(115)/제4스페이서(116)의 스택에 의해 형성될 수 있다. NKOKN 구조의 일 예는, 실리콘질화물/저유전율물질/실리콘산화물/저유전율물질/실리콘질화물의 스택을 포함할 수 있다. NKOKN 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질/실리콘산화물/불순물함유 실리콘베이스물질/실리콘질화물의 스택을 포함할 수 있다. NKOKN 구조의 일 예는 Si3N4/SiCO/SiO2/SiCO/Si3N4의 스택을 포함할 수 있다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 4에서, 도 1 내지 도 3b에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 4의 반도체 장치(100M)는 전술한 반도체 장치들(100, 100', 100")과 유사할 수 있다. 반도체 장치(100M)는 도 3a의 반도체 장치(100')와 유사할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 장치(100M)는 기판(101), 기판(101) 상부의 패턴 구조물들(105), 패턴구조물들(105) 사이의 플러그구조물(120) 및 패턴구조물들(105)과 플러그구조물(120) 사이의 절연구조물(110')을 포함할 수 있다.
패턴구조물들(105)은 각각 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 패턴구조물들(105)은 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다. 패턴 구조물들(105)은 어느 한 방향으로 길게 연장될 수 있다.
절연구조물(110')은 하위 레벨 절연구조(110L') 및 상위 레벨 절연구조(110U')를 포함할 수 있다. 상위 레벨 절연구조(110U')은 패턴구조물(105)의 제2도전패턴(103) 및 하드마스크패턴(104)의 양측벽에 위치하되, 어느 한 방향으로 길게 연장될 수 있다. 하위 레벨 절연구조(110L')는 패턴구조물들(105)의 제1도전패턴(102)의 양측벽에 위치할 수 있다. 패턴 구조물들(105)의 길이 방향을 따라 하위 레벨 절연구조(110L')는 상위 레벨 절연구조(110U')보다 짧을 수 있다. 상위 레벨 절연구조(110U')는 하위 레벨 절연구조(110L')보다 높은 레벨에 위치할 수 있다. 하위 레벨 절연구조(110U')와 상위 레벨 절연구조(110U')는 일체형의 공통부분을 포함할 수 있다. 일체형의 공통 부분은 상위 레벨 절연구조(110U')로부터 하위 레벨 절연구조(110L')로 연속될 수 있다. 하위 레벨 절연구조(110L')와 상위 레벨 절연구조(110U')는 서로 다른 구조 또는 서로 다른 물질을 포함할 수 있다.
절연구조물(110')은 다층의 절연물질을 포함할 수 있다. 절연구조물(110')은 패턴구조물들(105)의 양측벽에 위치하는 시드 라이너(111)을 포함할 수 있다. 절연구조물(110')은 시드 라이너(111) 상의 컨포멀층(112)을 더 포함할 수 있다. 제1도전패턴(102)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 제2도전패턴(103)의 양측벽에는 시드 라이너(111)와 컨포멀층(112)의 스택이 위치할 수 있다. 하위 레벨 절연구조(110L')와 상위 레벨 절연구조(110U')는 각각 시드 라이너(111)와 컨포멀층(112)의 스택을 포함할 수 있다.
시드 라이너(111)는 컨포멀층(112)의 증착을 위한 시드 역할을 할 수 있다. 시드 라이너(111)에 의해 컨포멀층(112)의 단차피복성이 개선될 수 있다. 시드 라이너(111)는 약 10Å 이하의 두께일 수 있다. 시드 라이너(111)는 컨포멀층(112)보다 얇을 수 있다.
컨포멀층(112)은 제1유전율을 가질 수 있고, 시드 라이너(111)는 제2유전율을 가질 수 있다. 제1유전율은 제2유전율보다 낮은 값을 가질 수 있다. 컨포멀층(112)은 시드 라이너(111)보다 낮은 유전율을 가질 수 있다. 제1유전율은 4.4 이하일 수 있고, 제2유전율은 약 7.5일 수 있다. 컨포멀층(112)은 저유전율물질(low k material)을 포함할 수 있다. 시드 라이너(111)는 저유전율물질보다 유전율이 클 수 있다. 컨포멀층(112)은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 시드 라이너(111)는 실리콘질화물을 포함할 수 있다.
시드 라이너(111) 및 컨포멀층(112)은 실리콘베이스물질(silicon base material)을 포함할 수 있다. 시드 라이너(111)는 불순물을 함유하지 않을 수 있고, 컨포멀층(112)은 불순물(impurity)을 함유할 수 있다. 컨포멀층(112)은 불순물을 함유함에 따라 시드 라이너(111)보다 유전율이 낮을 수 있다. 시드 라이너(111)는 불순물 미함유 실리콘베이스물질을 포함할 수 있고, 컨포멀층(112)은 불순물 함유 실리콘베이스물질을 포함할 수 있다. 컨포멀층(112)은 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 컨포멀층(112)은 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 시드층(110)은 실리콘질화물을 포함할 수 있고, 컨포멀층(112)은 SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
절연구조물(110')은 제1스페이서(113), 제2스페이서(114) 및 제3스페이서(115)를 더 포함할 수 있다. 제1스페이서(113)는 컨포멀층(112) 상에 형성될 수 있다. 제1스페이서(113)와 제1도전패턴(102) 사이에 시드 라이너(111)와 컨포멀층(112)이 위치할 수 있다. 제2스페이서(114)는 컨포멀층(112) 상에 형성될 수 있고, 제3스페이서(115)는 제2스페이서(114) 상에 형성될 수 있다. 제2도전패턴(103)과 제2스페이서(114) 사이에 시드 라이너(111)와 컨포멀층(112)이 위치할 수 있고, 컨포멀층(112)와 제3스페이서(115) 사이에 제2스페이서(114)가 위치할 수 있다.
하위 레벨 절연구조(110L')는 시드 라이너(111), 컨포멀층(112) 및 제1스페이서(113)의 스택을 포함할 수 있다. 상위 레벨 절연구조(110U')는 시드 라이너(111), 컨포멀층(112), 제2스페이서(114) 및 제3스페이서(115)의 스택을 포함할 수 있다. 제1스페이서(113)는 제2스페이서(114) 및 제3스페이서(115)보다 더 두꺼울 수 있다. 제2스페이서(114)는 제3스페이서(115)보다 두꺼울 수 있다. 제3스페이서(115)는 제1 및 제2스페이서(113, 114)보다 낮은 유전율을 가질 수 있다. 컨포멀층(112)과 제3스페이서(115)는 동일 유전율을 가질 수 있다. 컨포멀층(112)과 제3스페이서(115)는 동일 물질로 형성될 수 있다. 제1스페이서(113)와 제2스페이서(114)는 서로 다른 물질일 수 있다. 제1스페이서(113)은 실리콘질화물을 포함할 수 있고, 제2스페이서(114)는 실리콘산화물을 포함할 수 있다. 제3스페이서(115)는 불순물 함유 실리콘베이스물질을 포함할 수 있다. 제3스페이서(115)는 탄소함유 물질, 보론함유물질 또는 탄소 및 보론 함유물질을 포함할 수 있다. 예를 들어, 제3스페이서(115)는 불순물로서 카본(Carbon), 보론(Boron) 또는 이들의 조합을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
하위 레벨 절연구조(110L')는 NKN(Nitride-Low k-Nitride) 구조를 포함할 수 있다. NKN 구조는 시드 라이너(111)/컨포멀층(112)/제1스페이서(113)의 스택에 의해 형성될 수 있다. NKN 구조의 일 예는, 실리콘질화물/저유전율물질/실리콘질화물의 스택을 포함할 수 있다. NKN 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질/실리콘질화물의 스택을 포함할 수 있다. NKN 구조의 일 예는 Si3N4/SiCO/Si3N4의 스택을 포함할 수 있다.
상위 레벨 절연구조(110U')는 NKOK(Nitride-Low k-Oxide-Low k) 구조를 포함할 수 있다. NKOK 구조는 시드 라이너(111)/컨포멀층(112)/제2스페이서(113)/제3스페이서(115)의 스택에 의해 형성될 수 있다. NKOK 구조의 일 예는, 실리콘질화물/저유전율물질/실리콘산화물/저유전율물질의 스택을 포함할 수 있다. NKOK 구조의 다른 예는, 실리콘질화물/불순물함유 실리콘베이스물질/실리콘산화물/불순물함유 실리콘베이스물질의 스택을 포함할 수 있다. NKOK 구조의 일 예는 Si3N4/SiCO/SiO2/SiCO의 스택을 포함할 수 있다.
도 4에서 반도체장치(100M)는 메모리셀의 일부일 수 있다.
패턴구조물들(105)에서, 제1도전패턴(102)은 비트라인콘택플러그일 수 있고, 제2도전패턴(103)은 비트라인을 포함할 수 있다. 플러그구조물(301)은 스토리지노드콘택플러그를 포함할 수 있다.
절연구조물(110')은 제1도전패턴(102)과 플러그구조물(301) 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 절연구조물(110')은 제2도전패턴(103)과 플러그구조물(301) 사이의 기생캐패시턴스를 감소시킬 수 있다.
다른 실시예에서, 제1도전패턴(102)과 제2도전패턴(103)은 트랜지스터의 게이트전극일 수 있다. 플러그구조물(120)은 트랜지스터의 소스/드레인영역에 접속된 콘택플러그일 수 있다. 절연구조물(110')은 게이트스페이서 또는 콘택스페이서일 수 있다. 따라서, 절연구조물(110')은 게이트전극과 콘택플러그간의 기생캐패시턴스를 감소시킬 수 있다.
다른 실시예에서, 패턴구조물들(105)은 라인 형상의 금속배선일 수 있다. 따라서, 절연구조물(110')은 이웃하는 금속배선 사이의 기생캐패시턴스를 감소시킬 수 있다.
도 5는 다른 실시예에 따른 반도체장치를 도시한 평면도이다. 도 6a는 도 5의 A-A'선에 따른 단면도이다. 도 6b는 도 5의 B-B'선에 따른 단면도이다.
반도체장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(207)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다.
반도체장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(205)가 형성될 수 있다. 게이트트렌치(205)의 표면 상에 게이트절연층(206)이 형성된다. 게이트절연층(206) 상에 게이트트렌치(205)를 부분적으로 채우는 매립워드라인(207)이 형성될 수 있다. 매립워드라인(207) 상에 게이트캡핑층(208)이 형성될 수 있다. 매립워드라인(207)의 상부 표면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(207)은 저저항 금속물질일 수 있다. 매립워드라인(207)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(207)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다. 매립워드라인(206)은 '매립게이트전극'이라고 지칭될 수 있다. 매립워드라인(207)은 제1방향(D1)으로 길게 연장될 수 있다.
기판(201)에 제1 및 제2불순물영역(209, 210)이 형성될 수 있다. 제1 및 제2불순물영역(209, 210)은 게이트트렌치(205)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(209, 210)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(209, 210)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(207), 제1 및 제2불순물영역(209, 210)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(207)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(212)가 형성될 수 있다. 비트라인콘택플러그(212)는 제1불순물영역(209)에 접속될 수 있다. 비트라인콘택플러그(212)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(204)을 관통하여 기판(201)으로 연장될 수 있다. 하드마스크층(204)은 기판(201) 상에 형성될 수 있다. 하드마스크층(204)은 절연물질을 포함할 수 있다. 비트라인콘택홀(211)은 제1불순물영역(209)을 노출시킬 수 있다. 비트라인콘택플러그(212)의 하부면은 소자분리층(202) 및 활성영역(203)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(212)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(212)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(212) 상에 비트라인(213)이 형성될 수 있다. 비트라인(213) 상에 비트라인하드마스크(214)가 형성될 수 있다. 비트라인콘택플러그(212), 비트라인(213) 및 비트라인하드마스크(214)의 적층구조물은 비트라인구조물이라고 지칭할 수 있다. 비트라인(213)은 매립워드라인(207)과 교차하는 제2방향(D2)으로 연장된 라인 형상을 가질 수 있다. 비트라인(213)의 일부는 비트라인콘택플러그(212)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(213)과 비트라인콘택플러그(212)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(212)를 커버링하면서 제2방향(D2)으로 연장될 수 있다. 비트라인(213)은 텅스텐과 같은 금속물질을 포함할 수 있다. 비트라인하드마스크(214)는 실리콘질화물과 같은 절연물질을 포함할 수 있다.
비트라인콘택플러그(212)의 측벽에 제1스페이서구조물(215L)이 형성될 수 있다. 비트라인(213)의 측벽에 제2스페이서구조물(215U)이 형성될 수 있다. 제1스페이서구조물(215L)은 비트라인콘택플러그(212)의 양측벽에 형성될 수 있다. 제2스페이서구조물(215U)은 비트라인(213)의 양측벽에 형성될 수 있다. 비트라인콘택홀(211)은 비트라인콘택플러그(212) 및 제1스페이서구조물(215L)로 채워질 수 있다. 비트라인콘택홀(211)은 비트라인콘택플러그(212) 양측에 정의된 갭(G)을 포함할 수 있다. 갭(G)의 내부에 제1스페이서구조물(215L)이 채워질 수 있다. 제2스페이서구조물(215U)은 비트라인(213)의 양측벽에 평행하게 연장될 수 있다.
이웃하는 비트라인구조물 사이에 스토리지노드콘택플러그(221)가 형성될 수 있다. 스토리지노드콘택플러그(221)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(221)는 하부 플러그(222)와 상부 플러그(224)를 포함할 수 있다. 스토리지노드콘택플러그(221)는 하부 플러그(222)와 상부 플러그(224) 사이의 오믹콘택층(223)을 더 포함할 수 있다. 오믹콘택층(223)은 금속실리사이드를 포함할 수 있다. 예를 들어, 하부 플러그(222)는 폴리실리콘을 포함할 수 있고, 상부 플러그(224)는 금속질화물, 금속물질 또는 이들의 조합을 포함할 수 있다.
비트라인구조물과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(221) 사이에 플러그분리층(225)이 형성될 수 있다. 플러그분리층(225)은 이웃하는 비트라인구조물 사이에 형성될 수 있다. 플러그분리층들(225)에 의해 이웃하는 스토리지노드콘택플러그들(221)이 분리될 수 있다. 이웃하는 비트라인구조물 사이에서, 복수의 플러그분리층(225)과 복수의 스토리지노드콘택플러그(221)가 번갈아 교대로 위치할 수 있다.
상부 플러그(224) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
제1스페이서구조물(215L)과 제2스페이서구조물(215U)을 자세히 살펴보면 다음과 같다.
제1스페이서구조물(215L)은 시드 라이너(216), 컨포멀 스페이서(217) 및 갭필 스페이서(218)를 포함할 수 있다. 제2스페이서구조물(215U)은 시드 라이너(216), 컨포멀 스페이서(217), 보호 스페이서(219) 및 저유전율스페이서(220)를 포함할 수 있다. 제1스페이서구조물(215L)의 시드 라이너(216)와 제2스페이서구조물(215U)의 시드 라이너(216)는 동일 물질일 수 있다. 제1스페이서구조물(215L)의 시드 라이너(216)는 비트라인(213)의 측벽을 커버링하면서 비트라인콘택플러그(212)의 측벽을 커버링하도록 연장될 수 있다. 시드 라이너(216)는 비트라인(213) 및 비트라인콘택플러그(212)에 직접 접촉할 수 있다. 제1스페이서구조물(215L)의 컨포멀 스페이서(217)과 제2스페이서구조물(215U)의 컨포멀 스페이서(217)는 동일 물질일 수 있다. 컨포멀스페이서(217)는 시드라이너(216)를 사이에 두고 비트라인(213)의 측벽을 커버링하면서 비트라인콘택플러그(212)의 측벽을 커버링하도록 연장될 수 있다. 갭필 스페이서(218)는 비트라인콘택플러그(212)의 측벽에 위치하되, 갭(G)을 채울 수 있다. 보호스페이서(219)는 비트라인(213)의 측벽에 위치하며, 비트라인콘택플러그(212)의 측벽에 위치하지 않을 수 있다. 저유전율 스페이서(220)는 보호 스페이서(219)와 스토리지노드콘택플러그(221) 사이에 위치할 수 있다.
컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 동일 물질일 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 약 4.4 이하의 유전율을 가질 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 시드 라이너(216)보다 낮은 유전율을 가질 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 보호스페이서(219)보다 높은 유전율을 갖거나 또는 낮은 유전율을 가질 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 실리콘질화물보다 낮은 유전율을 갖되, 서로 다른 저유전율 물질을 포함할 수 있다.
시드 라이너(216)는 실리콘질화물을 포함할 수 있고, 약 10Å 이하의 두께일 수 있다. 즉, 시드 라이너(216)는 극히 얇은 실리콘질화물(Ultra thin silicon nitride)을 포함할 수 있다. 시드 라이너(216)는 컨포멀 스페이서(217)보다 얇을 수 있다. 예를 들어, 컨포멀 스페이서(217)는 시드 라이너(216)의 2배의 두께일 수 있다. 시드 라이너(216)는 보호 스페이서(219) 및 저유전율스페이서(220)보다 얇을 수 있다. 시드 라이너(216)는 컨포멀 스페이서(217)의 균일한 증착을 위한 시드 역할을 할 수 있다. 컨포멀 스페이서(217)와 시드 라이너(216)는 직접 접촉할 수 있다. 보호스페이서(219)는 컨포멀 스페이서(217)를 보호하는 역할을 할 수 있다. 시드 라이너(216)는 표면 라이너라고 지칭할 수도 있다. 시드 라이너(216)가 얇으므로, 제2스페이서구조물(215U)에서 시드 라이너(216)가 차지하는 체적을 최소화할 수 있고, 이에 따라 비트라인(213)과 스토리지노드콘택플러그(221) 사이의 기생캐패시턴스를 더욱 감소시킬 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(212)와 스토리지노드콘택플러그(221) 사이에 시드 라이너(216), 컨포멀 스페이서(217) 및 갭필 스페이서(218)가 위치할 수 있다. 비트라인(213)과 스토리지노드콘택플러그(221) 사이에 시드 라이너(216), 컨포멀 스페이서(217), 보호 스페이서(219) 및 저유전율스페이서(220)가 위치할 수 있다.
시드 라이너(216) 및 갭필스페이서(218)는 실리콘질화물을 포함할 수 있고, 컨포멀 스페이서(217) 및 저유전율스페이서(220)는 저유전율물질을 포함할 수 있다. 보호스페이서(219)는 실리콘산화물을 포함할 수 있다. 이에 따라, C-C'선에 따른 비트라인(213)과 스토리지노드콘택플러그(221) 사이에 NKOK 구조의 제2스페이서구조물(215U)이 제공될 수 있고, D-D'선에 따른 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다.
컨포멀 스페이서(217) 및 저유전율스페이서(220)에 의해 비트라인(213)과 스토리지노드콘택플러그(221) 사이의 기생캐패시턴스를 감소시킬 수 있다. 시드 라이너(216)에 의해 컨포멀 스페이서(217)의 스텝커버리지를 개선할 수 있다. 보호 스페이서(219)에 의해 컨포멀 스페이서(217)의 손실을 방지할 수 있다.
플러그분리층(225)은 실리콘질화물 또는 저유전율물질을 포함할 수 있다. 플러그분리층(225)이 저유전율 물질을 포함하는 경우, 플러그분리층(225)을 사이에 두고 이웃하는 스토리지노드콘택플러그(221) 사이의 기생캐패시턴스를 감소시킬 수 있다. 플러그분리층(225)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 컨포멀 스페이서(217), 저유전율스페이서(220) 및 플러그분리층(225)은 저유전율물질을 포함할 수 있다. 플러그분리층(225)은 컨포멀 스페이서(217) 및 저유전율스페이서(220)와는 다른 저유전율물질을 포함할 수 있다. 예를 들어, 컨포멀 스페이서(217) 및 저유전율스페이서(220)는 카본함유 저유전율물질을 포함할 수 있고, 플러그분리층(225)은 보론함유 저유전율물질을 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율스페이서(220)는 SiC, SiCO, SiCN 또는 SiOCN을 포함할 수 있고, 플러그분리층(225)은 SiBN 또는 SiBCN을 포함할 수 있다.
도 5 내지 도 6b에 따르면, 얇은 시드 라이너(216) 상에 컨포멀스페이서(217)를 형성하므로, 컨포멀스페이서(217)의 스텝커버리지를 개선할 수 있다. 제1 및 제2스페이서구조물(215L, 215U)에서 차지하는 시드 라이너(216)의 두께를 얇게 하므로, 기생캐패시턴스가 증가하는 것을 억제할 수 있다. 비트라인콘택플러그(212)와 스토리지노드콘택플러그(221) 사이에 컨포멀스페이서(217)를 형성하므로써, 비트라인콘택플러그(212)와 스토리지노드콘택플러그(221) 간의 기생캐패시턴스를 감소시킬 수 있다. 비트라인(213)과 스토리지노드콘택플러그(221) 사이에 컨포멀스페이서(217) 및 저유전율스페이서(220)를 형성하므로써, 비트라인(213)과 스토리지노드콘택플러그(221) 간의 기생캐패시턴스를 감소시킬 수 있다.
이와 같이, 컨포멀스페이서(217) 및 저유전율스페이서(220)와 같은 저유전율물질들을 포함하는 제1스페이서구조물(215L) 및 제2스페이서구조물(215U)에 의해 기생캐패시턴스가 감소하므로 메모리셀의 센싱마진(Sensing margin)을 개선시킬 수 있다.
다른 실시예에서, 도 6c에 도시된 바와 같이, 보호 스페이서(219)는 에어갭(air gap)으로 대체될 수 있다.
도 6c는 도 6a의 제2스페이서구조물(215U)의 변형예를 도시한 도면으로서, 제2스페이서구조물(215U)은 시드 라이너(216), 컨포멀 스페이서(217), 에어갭(AG) 및 저유전율스페이서(220)를 포함할 수 있다. 에어갭(AG)은 도 6a의 보호스페이서(219)를 제거하여 형성될 수 있고, 에어갭(AG)의 상부는 에어갭캡핑층(AGC)으로 커버링될 수 있다. 이 경우, C-C'선에 따른 비트라인(213)과 스토리지노드콘택플러그(221) 사이에 NKAK(Nitride-Low k-Air gap-Low k) 구조의 제2스페이서구조물(215U)이 제공될 수 있고, D-D'선에 따른 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다. NKAK 구조는 NKOK 구조보다 기생캐패시턴스 감소 효과가 더 클 수 있다.
도 7 내지 도 19은 반도체장치(200)를 제조하는 방법의 일 실시예를 도시한 도면이다. 도 7 내지 도 19는 도 5의 A-A'선 및 B-B'에 따른 제조 방법을 설명하기 위한 단면도들이다.
도 7에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 복수의 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
다음으로, 기판(11) 내에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립워드라인(17), 매립워드라인(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역들(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다.
도시하지 않았으나, 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역(13)을 돌출시킬 수 있다. 예를 들어, 도 5의 B-B' 방향으로, 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전율물질(high-k material), 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전율물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전율물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립워드라인(17)이 형성될 수 있다. 매립워드라인(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립워드라인(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립워드라인(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W) 스택으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W) 스택은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립워드라인(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립워드라인(17)이라고 지칭할 수 있다. 매립워드라인(17)으로서 티타늄질화물/텅스텐(TiN/W) 스택과 폴리실리콘층의 더블 게이트 구조가 사용될 수도 있다.
다음으로, 매립워드라인(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 매립워드라인(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.
게이트캡핑층(18) 형성 이후에, 불순물영역들(19, 20)이 형성될 수 있다. 불순물영역들(19, 20)은 임플란트(Implantation) 등의 도핑 공정에 의해 형성될 수 있다. 불순물영역들(19, 20)은 제1불순물영역(19) 및 제2불순물영역(20)을 포함할 수 있다. 제1 및 제2불순물영역(19, 20)은 동일 도전형의 불순물로 도핑될 수 있다. 제1 및 제2불순물영역(19, 20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1 및 제2불순물영역(19, 20)은 소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있고, 제2불순물영역(20)은 각각 스토리지노드콘택플러그가 접속될 영역일 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 서로 다른 활성영역(13)에 위치할 수 있다. 또한, 제1불순물영역(19)과 제2불순물영역(20)은 게이트트렌치들(15)에 의해 서로 이격되어 각각의 활성영역들(13)에 위치할 수도 있다.
매립워드라인(17), 제1 및 제2불순물영역(19, 20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
도 8에 도시된 바와 같이, 비트라인콘택홀(21)이 형성될 수 있다. 비트라인콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 비트라인콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 비트라인콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 비트라인콘택홀(21)에 의해 제1불순물영역(19)이 노출된다. 비트라인콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 비트라인콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다.
도 9에 도시된 바와 같이, 예비 플러그(Pre-plug, 22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 인이 도핑된 에피택셜층, 예를 들어 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 비트라인콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 10에 도시된 바와 같이, 비트라인도전층(23A)과 비트라인하드마스크층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 비트라인도전층(23A)과 비트라인하드마스크층(24A)을 순차적으로 적층할 수 있다. 비트라인도전층(23A)은 금속함유물질을 포함한다. 비트라인도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(24A)은 비트라인도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(24A)은 실리콘질화물로 형성될 수 있다.
도 11에 도시된 바와 같이, 비트라인(23)과 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 비트라인마스크층(도시 생략)을 이용한 식각 공정에 의해 형성될 수 있다.
비트라인마스크층을 식각장벽으로 하여 비트라인하드마스크층(24A) 및 비트라인도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크(24)가 형성될 수 있다. 비트라인(23)은 비트라인도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(24)는 비트라인하드마스크층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 비트라인콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 비트라인콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22)의 양측에 갭(25)이 정의될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 비트라인콘택홀(21) 내에 갭(25)이 형성된다. 이는 비트라인콘택플러그(22)가 비트라인콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(25)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 비트라인콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(25)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(25)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 갭(25)의 저면은 제1불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수도 있다.
비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)의 순서로 적층된 구조물은, 비트라인구조물이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물은 어느 한 방향으로 길게 연장된 라인 형상의 패턴구조물일 수 있다.
도 12에 도시된 바와 같이, 시드층(26A) 및 컨포멀층(27A)이 순차적으로 형성될 수 있다. 시드층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 시드층(26A)은 비트라인하드마스크(24)의 양측벽 및 상부면을 커버링할 수도 있다. 시드층(26A)은 컨포멀층(27A)의 균일한 증착을 제공할 수 있고, 이에 따라 컨포멀층(27A)의 스텝커버리지(Step coverage)를 개선할 수 있다. 시드층(26A)은 비트라인(23)의 산화를 억제할 수 있는 보호물질(passivation material)을 포함할 수 있다. 시드층(26A)은 절연물질을 포함할 수 있다. 본 실시예에서, 시드층(26A)은 실리콘질화물을 포함할 수 있다. 시드층(26A)은 얇은 실리콘질화물(Thin silicon nitride)을 포함할 수 있고, 얇은 실리콘질화물은 10Å 이하(1~10Å)의 두께로 형성될 수 있다. 시드층(26A)은 컨포멀층(27A)보다 얇을 수 있다. 이와 같이, 시드층(26A)으로서 얇은 실리콘질화물을 적용함에 따라 비트라인(23)과 후속 스토리지노드콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다.
컨포멀층(27A)은 시드층(26A)보다 낮은 유전율을 가질 수 있다. 컨포멀층(27A)은 저유전율물질(Low-k material)을 포함할 수 있고, 컨포멀층(27A)은 실리콘질화물보다 낮은 유전율을 가질 수 있다. 컨포멀층(27A)은 약 4.4 이하의 유전율을 가질 수 있다. 컨포멀층(27A)은 실리콘베이스물질을 포함할 수 있다. 컨포멀층(27A)은 카본 또는 보론 중에서 선택된 적어도 어느 하나의 화학종을 포함할 수 있다. 컨포멀층(27A)은 카본함유 실리콘베이스물질, 보론 함유 실리콘베이스물질 또는 카본 및 보론함유 실리콘베이스물질을 포함할 수 있다. 컨포멀층(27A)은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 컨포멀층(27A)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
컨포멀층(27A)은 원자층증착법(ALD)으로 형성될 수 있다. 예컨대, 컨포멀층(26A)은 SiBN ALD 또는 SiCO ALD에 의해 형성될 수 있다. SiBN ALD는 "SiH2Cl2(또는 SiH4)/퍼지/BCl3/퍼지/NH3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiCO ALD는 "SiH2Cl2(또는 SiH4)/퍼지/C2H4(또는 CH4)/퍼지/O3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiH2Cl2 및 SiH4는 실리콘소스가스이고, BCl3는 보론소스가스이다. NH3는 질소소스가스이고, O3는 산소소스가스이다. 실리콘소스가스, 보론소스가스, 질소소스가스 및 산소소스가스는 상술한 소스물질 외에 다른 소스물질을 포함할 수도 있다.
도 13 및 도 14에 도시된 바와 같이, 갭필 스페이서(28)가 형성될 수 있다. 갭필 스페이서(28)는 컨포멀층(27A) 상에 형성될 수 있다. 컨포멀층(27A)은 갭필 스페이서(28)보다 낮은 유전율을 가질 수 있다. 갭필 스페이서(28)와 시드층(26A)은 동일 물질일 수 있으나, 갭필 스페이서(28)는 시드층(26A)보다 두꺼울 수 있다. 갭필 스페이서(28)는 실리콘질화물을 포함할 수 있다.
갭필 스페이서(28)는 갭(25)을 채우도록 리세싱될 수 있다. 예를 들어, 갭필 스페이서(28)를 형성하기 위해, 갭(25)을 채우도록 비트라인구조물 및 컨포멀층(27A) 상에 갭필물질(28A)을 증착한 후 에치백 공정에 의해 갭필물질(28A)을 리세스시킬 수 있다. 갭필 스페이서(28)의 상부면은 비트라인콘택플러그(22)의 상부면보다 낮은 레벨에 위치할 수 있다. 다른 실시예에서, 갭필 스페이서(28)의 상부면과 비트라인콘택플러그(22)의 상부면은 동일 레벨에 위치할 수 있다. 갭필물질(28A)은 실리콘질화물을 포함할 수 있다.
갭(25)은 시드층(26A), 컨포멀층(27A) 및 갭필 스페이서(28)로 채워질 수 있다. 갭필 스페이서(28)는 절연성 플러그 또는 플러깅 스페이서라고 지칭될 수 있다. 다른 실시예에서, 갭필 스페이서(28)는 실리콘산화물 또는 저유전율 물질로 형성될 수도 있다.
갭필 스페이서(28)가 형성 된 이후에, 이웃하는 비트라인(23) 사이에 라인형 오프닝(LO)이 정의될 수 있다.
도 15 및 도 16에 도시된 바와 같이, 갭필 스페이서(28) 상에 보호 스페이서(29)가 형성될 수 있다. 보호 스페이서(29)는 비트라인구조물의 양측벽을 따라 길게 연장되는 라인 형상일 수 있다. 보호 스페이서(29)는 갭필 스페이서(28)의 상부 표면에 직접 접촉할 수 있다. 보호 스페이서(29)는 컨포멀층(27A)에 직접 접촉할 수 있다. 보호 스페이서(29)는 갭필 스페이서(28) 및 시드층(26A)보다 유전율이 낮을 수 있다. 보호 스페이서(29)는 컨포멀층(27A)보다 유전율이 낮거나 클 수 있다. 보호 스페이서(29)는 컨포멀층(27A)보다 두꺼울 수 있다. 보호 스페이서(29)는 실리콘산화물을 포함할 수 있다. 보호스페이서(29)는 컨포멀층(27A)에 대해 식각선택비를 가질 수 있다.
보호 스페이서(29)를 형성하기 위해, 갭필 스페이서(28) 및 비트라인구조물 상에 보호 물질(29A)을 증착한 후 에치백 공정이 수행될 수 있다. 보호 물질(29A)은 실리콘산화물을 포함할 수 있다. 보호스페이서(29)의 저면은 비트라인(23)의 저면보다 낮은 레벨에 위치할 수 있다. 보호스페이서(29)의 상부면은 비트라인하드마스크(24)의 상부면보다 높은 레벨에 위치할 수 있다.
보호 스페이서(29)는 후속 공정으로부터 비트라인(23)의 양측벽에서 컨포멀층(27A)이 손상되는 것을 방지할 수 있다.
도 17에 도시된 바와 같이, 보호 스페이서(29) 상에 저유전율 스페이서층(30A)이 형성될 수 있다. 저유전율 스페이서층(30A)은 시드층(26A)보다 유전율이 낮을 수 있다. 저유전율 스페이서층(30A)은 컨포멀층(27A)과 동일한 유전율을 가질 수 있다. 저유전율 스페이서층(30A) 및 컨포멀층(27A)은 동일 물질일 수 있다. 저유전율 스페이서층(30A)은 저유전율물질(Low-k material)을 포함할 수 있고, 저유전율 스페이서층(30A)는 실리콘질화물보다 낮은 유전율을 가질 수 있다. 저유전율 스페이서층(30A)은 약 4.4 이하의 유전율을 가질 수 있다. 저유전율 스페이서층(30A)은 실리콘베이스물질을 포함할 수 있다. 저유전율 스페이서층(30A)은 카본 또는 보론 중에서 선택된 적어도 어느 하나의 화학종을 포함할 수 있다. 저유전율 스페이서층(30A)은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 저유전율 스페이서층(30A)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
저유전율 스페이서층(30A)은 원자층증착법(ALD)으로 형성될 수 있다. 스텝커버리지가 개선된 컨포멀층(27A) 상에 보호 스페이서(29) 및 저유전율 스페이서층(30A)이 순차적으로 형성되므로, 저유전율 스페이서층(30A)의 스텝커버리지또한 개선될 수 있다. 다른 실시예에서, 저유전율 스페이서층(30A)은 컨포멀층(27A)보다 스텝커버리지가 나쁠 수 있다.
도 18에 도시된 바와 같이, 저유전율 스페이서층(30A) 상에 복수의 플러그분리층(31)이 형성될 수 있다. 플러그분리층들(31)은 비트라인구조물들 사이의 라인형 오프닝들(LO)을 각각 복수의 콘택 오프닝(CO)으로 분리할 수 있다. 도 5에 참조한 바와 같이, A-A' 방향에서 플러그분리층들(31)은 각각 매립워드라인(17) 상부에서 매립워드라인(17)과 수직하게 오버랩될 수 있다. 플러그분리층들(31)은 실리콘질화물 또는 저유전율 물질을 포함할 수 있다. 다른 실시예에서, 플러그분리층(31)은 보론 함유 저유전율 물질을 포함하고, 컨포멀 스페이서층(27A) 및 저유전율 스페이서층(30A)은 카본 함유 저유전율 물질을 포함할 수 있다. 다른 실시예에서, 플러그분리층들(31)을 형성하는 동안에, 비트라인하드마스크(24)의 일부가 소모될 수도 있다. 플러그분리층들(31)을 형성하기 위해, 저유전율 스페이서층(30A) 상에 비트라인구조물 사이를 채우는 산화물과 같은 희생물질을 형성할 수 있고, 희생물질의 일부분을 플러그분리층들(31)로 치환할 수 있다. 이후, 잔류 희생물질을 제거하여 플러그분리층들(31) 사이에 복수의 콘택 오프닝(CO)을 형성할 수 있다.
도 5에 참조한 바와 같이, 탑뷰로 볼 때, 비트라인(23)의 연장 방향에서, 이웃하는 비트라인(23) 사이에서 콘택 오프닝들(CO)과 플러그분리층들(31)이 교대로 번갈아 형성될 수 있다. 이웃하는 콘택 오프닝들(CO)은 비트라인구조물과 플러그분리층들(31)에 의해 고립된 형상을 갖고 배열될 수 있다. 콘택오프닝(CO)은 탑뷰로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.
콘택 오프닝들(CO)에 자기-정렬되도록 하부 물질들을 식각할 수 있다. 이에 따라, 비트라인구조물들 사이에서 활성영역(13)의 일부분을 노출시키는 복수의 리세스영역들(32)이 형성될 수 있다. 리세스 영역들(32)을 형성하기 위해 이방성 식각 또는 이방성식각과 등방성 식각의 조합을 이용할 수 있다. 예를 들어, 비트라인구조물들 사이에서 콘택오프닝들(CO)을 통해 노출되는 구조물들 중 저유전율스페이서층(30A), 컨포멀층(27A), 시드층(26A)을 순차적으로 이방성식각하고, 이후 노출되는 활성영역(13)의 일부분을 등방성식각할 수 있다. 다른 실시예에서, 하드마스크층(14)도 등방성식각할 수도 있다. 리세스영역들(32)에 의해 활성영역(13)의 일부분들 및 갭필 스페이서(28)가 노출될 수 있다.
리세스영역들(32)은 기판(11) 내부로 확장될 수 있다. 리세스영역들(32)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 리세스될 수 있다. 리세스영역들(32)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 리세스영역들(32)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다. 콘택 오프닝들(CO)과 리세스영역들(32)은 상호 연결될 수 있다. 콘택오프닝들(CO)과 리세스영역들(32)의 수직 구조는 '스토리지노드콘택홀'이라고 지칭될 수 있다.
리세스영역들(32)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 절연구조물(또는 스페이서구조물)이 형성될 수 있다. 절연구조물은 서로 다른 유전율을 갖는 물질들을 포함할 수 있다.
절연구조물은 시드라이너(26), 컨포멀 스페이서(27), 보호스페이서(29) 및 저유전율 스페이서(30)를 포함할 수 있다. 시드라이너(26)는 비트라인콘택플러그(22) 및 비트라인(23)의 측벽에 직접 접촉할 수 있다. 컨포멀 스페이서(27)는 시드라이너(26)를 커버링할 수 있다. 보호스페이서(29)는 컨포멀 스페이서(27)를 커버링할 수 있고, 저유전율 스페이서(30)는 보호스페이서(29)를 커버링할 수 있다. 컨포멀 스페이서(27)와 비트라인콘택플러그(22) 사이에 시드라이너(26)가 위치할 수 있고, 시드라이너(26)는 컨포멀 스페이서(27)와 비트라인(23) 사이에 위치하도록 연장될 수 있다. 보호 스페이서(29)와 시드 라이너(26) 사이에 컨포멀 스페이서(27)가 위치할 수 있고, 컨포멀 스페이서(27)는 갭필 스페이서(28)와 시드 라이너(26) 사이에 위치하도록 연장될 수 있다. 저유전율 스페이서(30)와 컨포멀 스페이서(27) 사이에 보호스페이서(29)가 위치할 수 있고, 보호 스페이서(29)의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다. 저유전율 스페이서(30)의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다.
비트라인(23)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29) 및 저유전율스페이서(30)가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필스페이서(28)가 적층될 수 있다. 갭필스페이서(28)의 측벽들 및 바닥면은 시드 라이너(26) 및 컨포멀 스페이서(27)의 스택에 의해 커버링될 수 있다.
도 19에 도시된 바와 같이, 스토리지노드콘택플러그(33)가 형성될 수 있다. 스토리지노드콘택플러그(33)는 콘택 오프닝들(CO) 및 리세스영역들(32)을 채울 수 있다. 스토리지노드콘택플러그(33)는 제2불순물영역(20)과 접촉할 수 있다. 스토리지노드콘택플러그(33)는 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 스토리지노드콘택플러그(33)가 위치할 수 있다. 비트라인(23)에 평행하는 방향에서, 이웃하는 비트라인(23) 사이에 복수의 스토리지노드콘택플러그(33)와 복수의 플러그분리층(31)이 교대로 번갈아 위치할 수 있다.
스토리지노드콘택플러그(33)는 하부 플러그(33L), 오믹콘택층(33M) 및 상부 플러그(33U)가 순차적으로 적층될 수 있다.
하부 플러그(33L)는 실리콘함유물질을 포함할 수 있다. 하부 플러그(33L)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 하부 플러그(33L)는 제2불순물영역(20)과 접속된다. 하부 플러그(33L)의 상부 표면은 비트라인(23)의 상부 표면보다 높을 수 있다. 하부 플러그(33L)를 형성하기 위해 콘택 오프닝(CO) 및 리세스영역(32)을 채우도록 폴리실리콘을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다.
하부 플러그(33L) 상에 오믹콘택층(33M)이 형성될 수 있다. 오믹콘택층(33M)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(33M)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 하부 플러그(33L)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층(33M)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(33M)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(33M)으로서 CoSi2 상(phase)의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
오믹콘택층(33M) 상에 상부 플러그(33U)가 형성된다. 상부 플러그(33U)를 형성하기 위해 금속물질(미도시)의 갭필 및 평탄화가 수행될 수 있다. 상부 플러그(33U)는 오믹콘택층(33M) 상에서 콘택오프닝(CO)을 채우면서 형성될 수 있다. 상부 플러그(33U)는 금속함유층을 포함할 수 있다. 상부 플러그(33U)는 텅스텐을 함유하는 물질을 포함할 수 있다. 상부 플러그(33U)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다. 다른 실시예에서, 상부 플러그(33U)의 상단부는 비트라인하드마스크(24)의 상부면을 오버랩하도록 연장될 수 있다.
하부 플러그(33L)가 폴리실리콘을 포함하고, 오믹콘택층(33M) 및 상부 플러그(33U)가 금속물질을 포함하므로, 스토리지노드콘택플러그(33)는 하이브리드플러그(Hybrid plug) 또는 세미메탈플러그(Semi-metal plug)라고 지칭될 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필 스페이서(28)가 위치할 수 있다. 비트라인(23)과 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29) 및 저유전율스페이서(30)가 위치할 수 있다.
시드 라이너(26) 및 갭필스페이서(28)는 실리콘질화물을 포함할 수 있고, 컨포멀 스페이서(27) 및 저유전율스페이서(30)는 저유전율물질을 포함할 수 있다. 보호스페이서(29)는 실리콘산화물을 포함할 수 있다. 이에 따라, 비트라인(23)과 하부 플러그(33L) 사이에 NKOK 구조의 절연구조물이 제공될 수 있고, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 NKN 구조의 절연구조물이 제공될 수 있다. 다른 실시예에서, 도 6c에서 참조한 바와 같이, 보호 스페이서(29)는 에어갭(AG)으로 대체될 수 있다. 이 경우, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKAK(Nitride-Low k-Air gap-Low k) 구조가 제공될 수 있다. 에어갭(AG)을 형성하기 위해, 보호스페이서(29)를 선택적으로 제거할 수 있고, 에어갭(AG)의 상부에 에어갭캡핑층(AGC)을 형성할 수 있다.
컨포멀 스페이서(27) 및 저유전율스페이서(30)에 의해 비트라인(23)과 하부 플러그(33L) 사이의 기생캐패시턴스를 감소시킬 수 있다. 시드 라이너(26)에 의해 컨포멀 스페이서(27)의 스텝커버리지를 개선할 수 있다. 보호 스페이서(29)에 의해 컨포멀 스페이서(27)의 손실을 방지할 수 있다.
이와 같이, 기생캐패시턴스가 감소하므로 메모리셀의 센싱마진(Sensing margin)을 개선시킬 수 있다.
후속하여, 상부 플러그(33U) 상에 메모리 요소(도 6a의 '230' 참조)가 형성될 수 있다. 다른 실시예에서, 상부 플러그(33U)와 메모리 요소 사이에 랜딩패드가 더 형성될 수도 있다.
다른 실시예에서, 상부 플러그(33U)를 형성한 이후에, 보호스페이서(29)
도 20 내지 도 22는 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 20 내지 도 22에 있어서, 도 7 내지 도 19에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 20에 도시된 바와 같이, 도 7 내지 도 17를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(11) 상부에 비트라인콘택플러그(22) 및 비트라인(23)을 형성한 후, 시드층(26A), 컨포멀층(27A), 갭필 스페이서(28), 보호 스페이서(29) 및 저유전율 스페이서층(30A)을 형성한다.
다음으로, 저유전율 스페이서층(30A) 상에 보호 라이너층(41A)이 형성될 수 있다. 보호 라이너층(41A)은 시드층(26A)과 동일한 물질일 수 있다. 보호 라이너층(41A)은 컨포멀층(27A) 및 저유전율 스페이서층(30A)보다 얇을 수 있다. 저유전율 스페이서층(30A)은 보호 라이너층(41)보다 유전율이 낮을 수 있다. 보호 라이너층(41A)은 저유전율 스페이서층(30A)에 대해 식각선택비를 가질 수 있다. 보호 라이너층(41A)은 실리콘질화물을 포함할 수 있다. 보호 라이너층(41A)은 약 10Å 이하의 두께로서, 극히 얇은 실리콘질화물(Ultra thin silicon nitride)을 포함할 수 있다.
도 21에 도시된 바와 같이, 도 18을 참조하여 설명한 바와 유사한 방법으로 콘택 오프닝들(CO)과 플러그분리층들(31)이 교대로 번갈아 형성될 수 있다. 다음으로, 리세스영역들(32)이 형성될 수 있다.
리세스영역들(32)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 절연구조물(또는 스페이서구조물)이 형성될 수 있다. 절연구조물은 서로 다른 유전율을 갖는 물질들을 포함할 수 있다.
절연구조물은 시드라이너(26), 컨포멀 스페이서(27), 보호스페이서(29), 저유전율 스페이서(30) 및 보호 라이너(41)를 포함할 수 있다. 시드라이너(26)는 비트라인콘택플러그(22) 및 비트라인(23)의 측벽에 직접 접촉할 수 있다. 컨포멀 스페이서(27)는 시드라이너(26)를 커버링할 수 있다. 보호스페이서(29)는 컨포멀 스페이서(27)를 커버링할 수 있고, 저유전율 스페이서(30)는 보호스페이서(29)를 커버링할 수 있다. 보호 라이너(41)는 저유전율 스페이서(30)를 커버링할 수 있다. 컨포멀 스페이서(27)와 비트라인콘택플러그(22) 사이에 시드 라이너(26)가 위치할 수 있고, 시드라이너(26)는 컨포멀 스페이서(27)와 비트라인(23) 사이에 위치하도록 연장될 수 있다. 보호 스페이서(29)와 시드 라이너(26) 사이에 컨포멀 스페이서(27)가 위치할 수 있고, 컨포멀 스페이서(27)는 갭필 스페이서(28)와 시드 라이너(26) 사이에 위치하도록 연장될 수 있다. 저유전율 스페이서(30)와 컨포멀 스페이서(27) 사이에 보호스페이서(29)가 위치할 수 있고, 보호 스페이서(29)의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다. 저유전율 스페이서(30)의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다.
비트라인(23)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29), 저유전율스페이서(30) 및 보호 라이너(41)가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필스페이서(28)가 적층될 수 있다. 갭필스페이서(28)의 측벽들 및 바닥면은 시드 라이너(26) 및 컨포멀 스페이서(27)의 스택에 의해 커버링될 수 있다.
도 22에 도시된 바와 같이, 도 19을 참조하여 설명한 바와 유사한 방법으로 스토리지노드콘택플러그(33)가 형성될 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필 스페이서(28)가 위치할 수 있다. 비트라인(23)과 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29), 저유전율스페이서(30) 및 보호 라이너(41)가 위치할 수 있다.
시드 라이너(26), 갭필스페이서(28) 및 보호 라이너(41)는 실리콘질화물을 포함할 수 있고, 컨포멀 스페이서(27) 및 저유전율스페이서(30)는 저유전율물질을 포함할 수 있다. 보호스페이서(30)는 실리콘산화물을 포함할 수 있다. 이에 따라, 비트라인(23)과 하부 플러그(33L) 사이에 NKOKN 구조의 절연구조물이 제공될 수 있고, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 NKN 구조의 절연구조물이 제공될 수 있다.
다른 실시예에서, 보호 스페이서(29)를 제거하여 에어갭을 형성할 수 있다. 이 경우, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKAKN(Nitride-Low k-Air gap-Low k-Nitride) 구조가 제공될 수 있고, 비트라인콘택플러그(23)와 스토리지노드콘택플러그(33) 사이에 NKN 구조가 제공될 수 있다.
다른 실시예에서, 저유전율 스페이서(30)가 생략될 수 있다. 이 경우, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKON(Nitride-Low k-Oixde-Nitride) 구조가 제공될 수 있고, 비트라인콘택플러그(23)와 스토리지노드콘택플러그(33) 사이에 NKN 구조가 제공될 수 있다. 또한, 저유전율 스페이서(30)가 생략되고, 보호 스페이서(29)가 에어갭으로 대체되는 경우, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKAN(Nitride-Low k-Air gap-Nitride) 구조가 제공될 수 있고, 비트라인콘택플러그(23)와 스토리지노드콘택플러그(33) 사이에 NKN 구조가 제공될 수 있다.
도 23은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 23에 있어서, 도 5 내지 도 6b에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 23을 참조하면, 반도체장치(300)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(207)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다. 제2스페이서구조물(215UA)를 제외한 나머지 구성요소들은 도 5 내지 도 6b와 동일할 수 있다. 비트라인콘택플러그(212)와 스토리지노드콘택플러그(221A) 사이에 제1스페이서구조물(215L)이 형성될 수 있다. 비트라인(213)과 스토리지노드콘택플러그(221A) 사이에 제2스페이서구조물(215UA)이 형성될 수 있다. 제1스페이서구조물(215L)은 시드 라이너(216), 컨포멀 스페이서(217) 및 갭필 스페이서(218)를 포함할 수 있다. 제2스페이서구조물(215UA)은 시드 라이너(216), 컨포멀 스페이서(217), 보호 스페이서(219') 및 저유전율스페이서(220)를 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 시드 라이너(216)보다 낮은 유전율을 가질 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 실리콘질화물보다 낮은 유전율을 갖되, 서로 다른 저유전율 물질을 포함할 수 있다. 보호 스페이서(219')은 실리콘산화물을 포함할 수 있다. 보호스페이서(219')는 컨포멀 스페이서(217) 및 저유전율 스페이서(220)보다 낮거나 높은 유전율을 가질 수 있고, 시드 라이너(216)는 보호스페이서(219')보다 높은 유전율을 가질 수 있다.
시드 라이너(216)은 약 10Å 이하의 두께일 수 있다. 시드 라이너(216)는 컨포멀 스페이서(217)의 균일한 증착을 위한 시드 역할을 할 수 있다. 컨포멀 스페이서(217)와 시드 라이너(216)는 직접 접촉할 수 있다.
비트라인(213)과 스토리지노드콘택플러그(221A) 사이에 NKOK 구조의 제2스페이서구조물(215UA)이 제공될 수 있고, 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221A) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다.
반도체장치(300)의 스토리지노드콘택플러그(221A)는 이웃하는 비트라인구조물 사이에 형성될 수 있다. 스토리지노드콘택플러그(221A)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(221A)는 하부 플러그(222)와 상부 플러그(224A)를 포함할 수 있다. 스토리지노드콘택플러그(221A)는 하부 플러그(222)와 상부 플러그(224A) 사이의 오믹콘택층(223)을 더 포함할 수 있다. 오믹콘택층(223)은 금속실리사이드를 포함할 수 있다. 예를 들어, 하부 플러그(222)는 폴리실리콘을 포함할 수 있고, 상부 플러그(224A는 금속질화물, 금속물질 또는 이들의 조합을 포함할 수 있다.
상부 플러그(224A)는 헤드부(224H)를 포함할 수 있다. 상부 플러그(224A)의 헤드부(224H)는 보호스페이서(219')의 상부면보다 높은 레벨에 위치할 수 있다. 헤드부(224H)는 랜딩패드로서, 상부 플러그(224A)의 헤드부(224H) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 헤드부(224H)에 의해 상부 플러그(224A)와 메모리요소(230) 사이의 랜딩 표면적이 증가할 수 있다.
다른 실시예에서, 보호 스페이서(219')는 에어갭(air gap)으로 대체될 수 있다. 이 경우, 비트라인(213)과 스토리지노드콘택플러그(221A) 사이에 NKAK(Nitride-Low k-Air gap-Low k) 구조의 제2스페이서구조물(215UA)이 제공될 수 있고, 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221A) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다.
이하, 도 24 내지 도 27을 참조하여, 도 23의 반도체 장치(300)를 제조하는 방법의 일예를 설명하기로 한다.
도 24 내지 도 27은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 24 내지 도 27에 있어서, 도 7 내지 도 19에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 7 내지 도 15를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(11) 상부에 비트라인콘택플러그(22) 및 비트라인(23)을 형성한 후, 시드층(26A), 컨포멀층(27A) 및 갭필 스페이서(28)를 형성한다. 다음으로, 갭필 스페이서(28) 상에 보호물질(29A)을 증착할 수 있다.
도 24에 도시된 바와 같이, 보호물질(29A)을 식각하여 보호스페이서(29B)를 형성할 수 있다. 보호스페이서(29B)의 저면은 비트라인(23)의 저면보다 낮은 레벨에 위치할 수 있다. 보호스페이서(29B)의 상부면은 비트라인하드마스크(24)의 상부면보다 낮은 레벨에 위치할 수 있다.
보호스페이서(29B)는 후속 공정으로부터 비트라인(23)의 양측벽에서 컨포멀층(27A)이 손상되는 것을 방지할 수 있다.
도 25에 도시된 바와 같이, 보호 스페이서(29B) 상에 저유전율 스페이서층(30B)을 형성한다. 저유전율 스페이서층(30B)은 시드층(26A)보다 유전율이 낮을 수 있다. 저유전율 스페이서층(30B)은 컨포멀층(27A)과 동일한 유전율을 가질 수 있다. 저유전율 스페이서층(30B) 및 컨포멀층(27A)은 동일 물질일 수 있다. 저유전율 스페이서층(30B)은 저유전율물질(Low-k material)을 포함할 수 있고, 저유전율 스페이서층(30B)는 실리콘질화물보다 낮은 유전율을 가질 수 있다. 저유전율 스페이서층(30B)은 약 4.4 이하의 유전율을 가질 수 있다. 저유전율 스페이서층(30B)은 실리콘베이스물질을 포함할 수 있다. 저유전율 스페이서층(30B)은 카본 또는 보론 중에서 선택된 적어도 어느 하나의 화학종을 포함할 수 있다. 저유전율 스페이서층(30B)은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 저유전율 스페이서층(30B)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
저유전율 스페이서층(30B)은 원자층증착법(ALD)으로 형성될 수 있다. 스텝커버리지가 개선된 컨포멀층(27A) 상에 보호 스페이서(29B) 및 저유전율 스페이서층(30B)이 순차적으로 형성되므로, 저유전율 스페이서층(30B)의 스텝커버리지또한 개선될 수 있다. 다른 실시예에서, 저유전율 스페이서층(30B)은 컨포멀층(27A)보다 스텝커버리지가 나쁠 수 있다.
상술한 바와 같이, 높이가 낮아진 보호스페이서(29B) 상에 저유전율 스페이서층(30B)을 형성하므로, 후속 공정으로부터 보호스페이서(29B)가 노출되는 것을 방지할 수 있다.
도 26에 도시된 바와 같이, 저유전율 스페이서층(30A) 상에 복수의 플러그분리층(31)이 형성될 수 있다. 플러그분리층들(31)은 비트라인구조물들 사이의 라인형 오프닝들(LO)을 각각 복수의 콘택 오프닝(CO)으로 분리할 수 있다. 도 5에 참조한 바와 같이, A-A' 방향에서 플러그분리층들(31)은 각각 매립워드라인(17) 상부에서 매립워드라인(17)과 수직하게 오버랩될 수 있다. 플러그분리층들(31)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 플러그분리층들(31)을 형성하는 동안에, 비트라인하드마스크(24)의 일부가 소모될 수도 있다.
탑뷰로 볼 때, 비트라인(23)의 연장 방향에서, 이웃하는 비트라인(23) 사이에서 콘택 오프닝들(CO)과 플러그분리층들(31)이 교대로 번갈아 형성될 수 있다. 이웃하는 콘택 오프닝들(CO)은 비트라인구조물과 플러그분리층들(31)에 의해 고립된 형상을 갖고 배열될 수 있다. 콘택오프닝(CO)은 탑뷰로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.
콘택 오프닝들(CO)에 자기-정렬되도록 하부 물질들을 식각할 수 있다. 이에 따라, 비트라인구조물들 사이에서 활성영역(13)의 일부분을 노출시키는 복수의 리세스영역들(32)이 형성될 수 있다. 리세스 영역들(32)을 형성하기 위해 이방성 식각 또는 이방성식각과 등방성 식각의 조합을 이용할 수 있다. 예를 들어, 비트라인구조물들 사이에서 콘택오프닝들(CO)을 통해 노출되는 구조물들 중 저유전율스페이서층(30A), 컨포멀층(27A), 시드층(26A)을 순차적으로 이방성식각하고, 이후 노출되는 활성영역(13)의 일부분을 등방성식각할 수 있다. 다른 실시예에서, 하드마스크층(14)도 등방성식각할 수도 있다. 리세스영역들(32)에 의해 활성영역(13)의 일부분들 및 갭필 스페이서(28)가 노출될 수 있다.
리세스영역들(32)은 기판(11) 내부로 확장될 수 있다. 리세스영역들(32)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 리세스될 수 있다. 리세스영역들(32)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 리세스영역들(32)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다. 콘택 오프닝들(CO)과 리세스영역들(32)은 상호 연결될 수 있다. 콘택오프닝들(CO)과 리세스영역들(32)의 수직 구조는 '스토리지노드콘택홀'이라고 지칭될 수 있다.
리세스영역들(32)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 절연구조물(또는 스페이서구조물)이 형성될 수 있다. 절연구조물은 서로 다른 유전율을 갖는 물질들을 포함할 수 있다.
절연구조물은 시드라이너(26), 컨포멀 스페이서(27), 보호스페이서(29') 및 저유전율 스페이서(30')를 포함할 수 있다. 시드라이너(26)는 비트라인콘택플러그(22) 및 비트라인(23)의 측벽에 직접 접촉할 수 있다. 컨포멀 스페이서(27)는 시드라이너(26)를 커버링할 수 있다. 보호스페이서(29')는 컨포멀 스페이서(27)를 커버링할 수 있고, 저유전율 스페이서(30')는 보호스페이서(29')를 커버링할 수 있다. 컨포멀 스페이서(27)와 비트라인콘택플러그(22) 사이에 시드라이너(26)가 위치할 수 있고, 시드라이너(26)는 컨포멀 스페이서(27)와 비트라인(23) 사이에 위치하도록 연장될 수 있다. 보호 스페이서(29')와 시드 라이너(26) 사이에 컨포멀 스페이서(27)가 위치할 수 있고, 컨포멀 스페이서(27)는 갭필 스페이서(28)와 시드 라이너(26) 사이에 위치하도록 연장될 수 있다. 저유전율 스페이서(30')와 컨포멀 스페이서(27) 사이에 보호스페이서(29')가 위치할 수 있고, 보호 스페이서(29')의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다. 저유전율 스페이서(30')의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다. 보호스페이서(29')의 상부면은 저유전율 스페이서(30')에 의해 커버링될 수 있다.
비트라인(23)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29') 및 저유전율스페이서(30')가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필스페이서(28)가 적층될 수 있다. 갭필스페이서(28)의 측벽들 및 바닥면은 시드 라이너(26) 및 컨포멀 스페이서(27)의 스택에 의해 커버링될 수 있다.
도 27에 도시된 바와 같이, 스토리지노드콘택플러그(33)가 형성될 수 있다. 스토리지노드콘택플러그(33)는 콘택 오프닝들(CO) 및 리세스영역들(32)을 채울 수 있다. 스토리지노드콘택플러그(33)는 제2불순물영역(20)과 접촉할 수 있다. 스토리지노드콘택플러그(33)는 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 스토리지노드콘택플러그(33)가 위치할 수 있다. 비트라인(23)에 평행하는 방향에서, 이웃하는 비트라인(23) 사이에 복수의 스토리지노드콘택플러그(33)와 복수의 플러그분리층(31)이 교대로 번갈아 위치할 수 있다.
스토리지노드콘택플러그(33)는 하부 플러그(33L), 오믹콘택층(33M) 및 상부 플러그(33U)가 순차적으로 적층될 수 있다. 상부 플러그(33U)는 헤드부(33H)를 포함할 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필 스페이서(28)가 위치할 수 있다. 비트라인(23)과 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29') 및 저유전율스페이서(30')가 위치할 수 있다.
시드 라이너(26) 및 갭필스페이서(28)는 실리콘질화물을 포함할 수 있고, 컨포멀 스페이서(27) 및 저유전율스페이서(30')는 저유전율물질을 포함할 수 있다. 보호스페이서(29')는 실리콘산화물을 포함할 수 있다. 이에 따라, 비트라인(23)과 하부 플러그(33L) 사이에 NKOK 구조의 절연구조물이 제공될 수 있고, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 NKN 구조의 절연구조물이 제공될 수 있다. 다른 실시예에서, 보호 스페이서(29')는 에어갭으로 대체될 수 있다. 이 경우, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKAK(Nitride-Low k-Air gap-Low k) 구조가 제공될 수 있다.
컨포멀 스페이서(27) 및 저유전율스페이서(30')에 의해 비트라인(23)과 하부 플러그(33L) 사이의 기생캐패시턴스를 감소시킬 수 있다. 시드 라이너(26)에 의해 컨포멀 스페이서(27)의 스텝커버리지를 개선할 수 있다. 보호 스페이서(29')에 의해 컨포멀 스페이서(27)의 손실을 방지할 수 있다.
저유전율스페이서(30')가 보호스페이서(29')를 풀리 커버링하므로, 스토리지노드콘택플러그(33)와 비트라인(23)의 숏트 또는 브릿지를 방지할 수 있다.
도 28 내지 도 32은 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 28 내지 도 32에 있어서, 도 7 내지 도 27에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 7 내지 도 15를 참조하여 설명한 바와 같은 공정들을 수행하여 기판(11) 상부에 비트라인콘택플러그(22) 및 비트라인(23)을 형성한 후, 시드층(26A), 컨포멀층(27A) 및 갭필 스페이서(28)를 형성한다. 다음으로, 갭필 스페이서(28) 상에 보호물질(29A)을 증착할 수 있다.
도 28에 도시된 바와 같이, 보호물질(29A)을 식각하여 보호스페이서(29B)를 형성할 수 있다. 보호스페이서(29B)의 저면은 비트라인(23)의 저면보다 낮은 레벨에 위치할 수 있다. 보호스페이서(29B)의 상부면은 비트라인하드마스크(24)의 상부면보다 낮은 레벨에 위치할 수 있다.
보호 스페이서(29B)는 후속 공정으로부터 비트라인(23)의 양측벽에서 컨포멀층(27A)이 손상되는 것을 방지할 수 있다.
다음으로, 높이가 낮아진 보호스페이서(29B) 상에 추가 희생보호물질(29C)이 형성될 수 있다. 추가 희생보호물질(29C)은 보호스페이서(29B)에 대해 식각선택비를 가질 수 있다. 추가 희생보호물질(29C)은 티타늄질화물을 포함할 수 있다.
다음으로, 추가 희생보호물질(29C)을 선택적으로 식각하여, 보호스페이서(29B)의 상부를 노출시킬 수 있다. 추가 희생보호물질(29C)의 상부 표면은 보호스페이서(29B)의 상부 표면보다 낮은 레벨에 위치할 수 있다.
다른 실시예에서, 도 15의 보호물질(29A) 상에 추가 희생보호물질(29C)을 증착한 후, 추가 희생보호물질(29C)과 보호물질(29A)을 순차적으로 식각하여 높이가 낮아진 보호 스페이서(29B)를 형성할 수 있다. 후속하여, 추가 희생보호물질(29C)을 더 식각하여 보호스페이서(29B)의 상부를 노출시킬 수 있다.
도 29에 도시된 바와 같이, 노출된 보호스페이서(29B)의 상부를 선택적으로 제거하여, 높이가 낮아진 보호스페이서(29B')를 형성할 수 있다.
보호스페이서(29B')의 상부 표면은 보호스페이서(29B)의 상부 표면보다 낮은 레벨에 위치할 수 있다.
상술한 바와 같이, 높이가 더 낮아진 보호스페이서(29B')은 후속 공정으로부터 보호될 수 있다.
도 30에 도시된 바와 같이, 추가 희생보호물질(29C)을 제거할 수 있다. 다음으로, 보호스페이서(29B') 상에 저유전율 스페이서층(30B)을 형성한다. 저유전율 스페이서층(30B)은 시드층(26A)보다 유전율이 낮을 수 있다. 저유전율 스페이서층(30B)은 컨포멀층(27A)과 동일한 유전율을 가질 수 있다. 저유전율 스페이서층(30B) 및 컨포멀층(27A)은 동일 물질일 수 있다. 저유전율 스페이서층(30B)은 저유전율물질(Low-k material)을 포함할 수 있고, 저유전율 스페이서층(30B)는 실리콘질화물보다 낮은 유전율을 가질 수 있다. 저유전율 스페이서층(30B)은 약 4.4 이하의 유전율을 가질 수 있다. 저유전율 스페이서층(30B)은 실리콘베이스물질을 포함할 수 있다. 저유전율 스페이서층(30B)은 카본 또는 보론 중에서 선택된 적어도 어느 하나의 화학종을 포함할 수 있다. 저유전율 스페이서층(30B)은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 저유전율 스페이서층(30B)은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다.
저유전율 스페이서층(30B)은 원자층증착법(ALD)으로 형성될 수 있다. 스텝커버리지가 개선된 컨포멀층(27A) 상에 보호 스페이서(29B') 및 저유전율 스페이서층(30B)이 순차적으로 형성되므로, 저유전율 스페이서층(30B)의 스텝커버리지또한 개선될 수 있다. 다른 실시예에서, 저유전율 스페이서층(30B)은 컨포멀층(27A)보다 스텝커버리지가 나쁠 수 있다.
상술한 바와 같이, 높이가 낮아진 보호스페이서(29B') 상에 저유전율 스페이서층(30B)을 형성하므로, 후속 공정으로부터 보호스페이서(29B')가 노출되는 것을 더욱 방지할 수 있다.
도 31에 도시된 바와 같이, 저유전율 스페이서층(30A) 상에 복수의 플러그분리층(31)이 형성될 수 있다. 플러그분리층들(31)은 비트라인구조물들 사이의 라인형 오프닝들(LO)을 각각 복수의 콘택 오프닝(CO)으로 분리할 수 있다. 도 5에 참조한 바와 같이, A-A' 방향에서 플러그분리층들(31)은 각각 매립워드라인(17) 상부에서 매립워드라인(17)과 수직하게 오버랩될 수 있다. 플러그분리층들(31)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 플러그분리층들(31)을 형성하는 동안에, 비트라인하드마스크(24)의 일부가 소모될 수도 있다.
탑뷰로 볼 때, 비트라인(23)의 연장 방향에서, 이웃하는 비트라인(23) 사이에서 콘택 오프닝들(CO)과 플러그분리층들(31)이 교대로 번갈아 형성될 수 있다. 이웃하는 콘택 오프닝들(CO)은 비트라인구조물과 플러그분리층들(31)에 의해 고립된 형상을 갖고 배열될 수 있다. 콘택오프닝(CO)은 탑뷰로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.
콘택 오프닝들(CO)에 자기-정렬되도록 하부 물질들을 식각할 수 있다. 이에 따라, 비트라인구조물들 사이에서 활성영역(13)의 일부분을 노출시키는 복수의 리세스영역들(32)이 형성될 수 있다. 리세스 영역들(32)을 형성하기 위해 이방성 식각 또는 이방성식각과 등방성 식각의 조합을 이용할 수 있다. 예를 들어, 비트라인구조물들 사이에서 콘택오프닝들(CO)을 통해 노출되는 구조물들 중 저유전율스페이서층(30A), 컨포멀층(27A), 시드층(26A)을 순차적으로 이방성식각하고, 이후 노출되는 활성영역(13)의 일부분을 등방성식각할 수 있다. 다른 실시예에서, 하드마스크층(14)도 등방성식각할 수도 있다. 리세스영역들(32)에 의해 활성영역(13)의 일부분들 및 갭필 스페이서(28)가 노출될 수 있다.
리세스영역들(32)은 기판(11) 내부로 확장될 수 있다. 리세스영역들(32)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 리세스될 수 있다. 리세스영역들(32)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 리세스영역들(32)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다. 콘택 오프닝들(CO)과 리세스영역들(32)은 상호 연결될 수 있다. 콘택오프닝들(CO)과 리세스영역들(32)의 수직 구조는 '스토리지노드콘택홀'이라고 지칭될 수 있다.
리세스영역들(32)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 절연구조물(또는 스페이서구조물)이 형성될 수 있다. 절연구조물은 서로 다른 유전율을 갖는 물질들을 포함할 수 있다.
절연구조물은 시드라이너(26), 컨포멀 스페이서(27), 보호스페이서(29") 및 저유전율 스페이서(30')를 포함할 수 있다. 시드라이너(26)는 비트라인콘택플러그(22) 및 비트라인(23)의 측벽에 직접 접촉할 수 있다. 컨포멀 스페이서(27)는 시드라이너(26)를 커버링할 수 있다. 보호스페이서(29")는 컨포멀 스페이서(27)를 커버링할 수 있고, 저유전율 스페이서(30')는 보호스페이서(29")를 커버링할 수 있다. 컨포멀 스페이서(27)와 비트라인콘택플러그(22) 사이에 시드라이너(26)가 위치할 수 있고, 시드라이너(26)는 컨포멀 스페이서(27)와 비트라인(23) 사이에 위치하도록 연장될 수 있다. 보호 스페이서(29")와 시드 라이너(26) 사이에 컨포멀 스페이서(27)가 위치할 수 있고, 컨포멀 스페이서(27)는 갭필 스페이서(28)와 시드 라이너(26) 사이에 위치하도록 연장될 수 있다. 저유전율 스페이서(30')와 컨포멀 스페이서(27) 사이에 보호스페이서(29")가 위치할 수 있고, 보호 스페이서(29")의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다. 저유전율 스페이서(30')의 바닥면은 갭필 스페이서(28)의 상부면에 접촉할 수 있다. 보호스페이서(29")의 상부면은 저유전율 스페이서(30')에 의해 커버링될 수 있다.
비트라인(23)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29") 및 저유전율스페이서(30')가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필스페이서(28)가 적층될 수 있다. 갭필스페이서(28)의 측벽들 및 바닥면은 시드 라이너(26) 및 컨포멀 스페이서(27)의 스택에 의해 커버링될 수 있다.
도 32에 도시된 바와 같이, 스토리지노드콘택플러그(33)가 형성될 수 있다. 스토리지노드콘택플러그(33)는 콘택 오프닝들(CO) 및 리세스영역들(32)을 채울 수 있다. 스토리지노드콘택플러그(33)는 제2불순물영역(20)과 접촉할 수 있다. 스토리지노드콘택플러그(33)는 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 스토리지노드콘택플러그(33)가 위치할 수 있다. 비트라인(23)에 평행하는 방향에서, 이웃하는 비트라인(23) 사이에 복수의 스토리지노드콘택플러그(33)와 복수의 플러그분리층(31)이 교대로 번갈아 위치할 수 있다.
스토리지노드콘택플러그(33)는 하부 플러그(33L), 오믹콘택층(33M) 및 상부 플러그(33U)가 순차적으로 적층될 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27) 및 갭필 스페이서(28)가 위치할 수 있다. 비트라인(23)과 하부 플러그(33L) 사이에 시드 라이너(26), 컨포멀 스페이서(27), 보호 스페이서(29") 및 저유전율스페이서(30')가 위치할 수 있다.
시드 라이너(26) 및 갭필스페이서(28)는 실리콘질화물을 포함할 수 있고, 컨포멀 스페이서(27) 및 저유전율스페이서(30')는 저유전율물질을 포함할 수 있다. 보호스페이서(29")는 실리콘산화물을 포함할 수 있다. 이에 따라, 비트라인(23)과 하부 플러그(33L) 사이에 NKOK 구조의 절연구조물이 제공될 수 있고, 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 NKN 구조의 절연구조물이 제공될 수 있다.
다른 실시예에서, 보호 스페이서(29")는 에어갭으로 대체될 수 있다. 이 경우, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKAK(Nitride-Low k-Air gap-Low k) 구조가 제공될 수 있다.
다른 실시예에서, 저유전율스페이서(30') 상에 실리콘질화물 라이너가 더 형성될 수 있고, 따라서, 비트라인(23)과 스토리지노드콘택플러그(33) 사이에 NKOKN(Nitride-Low k-Oxide-Low k-Nitride) 구조가 제공될 수 있다. NKOKN 구조는 보호 스페이서(29")가 에어갭으로 대체되어 NKAKN 구조로 변형될 수도 있다.
컨포멀 스페이서(27) 및 저유전율스페이서(30')에 의해 비트라인(23)과 하부 플러그(33L) 사이의 기생캐패시턴스를 감소시킬 수 있다. 시드 라이너(26)에 의해 컨포멀 스페이서(27)의 스텝커버리지를 개선할 수 있다. 보호 스페이서(29")에 의해 컨포멀 스페이서(27)의 손실을 방지할 수 있다.
저유전율스페이서(30')가 보호스페이서(29")를 풀리 커버링하므로, 스토리지노드콘택플러그(33)와 비트라인(23)의 숏트 또는 브릿지를 방지할 수 있다.
도 33은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 33에 있어서, 도 5 내지 도 6b에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 33을 참조하면, 반도체장치(400)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(207)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다. 스토리지노드콘택플러그(221B)를 제외한 나머지 구성요소들은 도 5 내지 도 6b와 동일할 수 있다. 비트라인콘택플러그(212)와 스토리지노드콘택플러그(221B) 사이에 제1스페이서구조물(215L)이 형성될 수 있다. 비트라인(213)과 스토리지노드콘택플러그(221B) 사이에 제2스페이서구조물(215UB)이 형성될 수 있다. 제1스페이서구조물(215L)은 시드 라이너(216), 컨포멀 스페이서(217) 및 갭필 스페이서(218)를 포함할 수 있다. 제2스페이서구조물(215UB)은 시드 라이너(216), 컨포멀 스페이서(217), 보호 스페이서(219) 및 저유전율스페이서(220)를 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 시드 라이너(216)보다 낮은 유전율을 가질 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 실리콘질화물보다 낮은 유전율을 갖되, 서로 다른 저유전율 물질을 포함할 수 있다. 보호 스페이서(219)는 실리콘산화물을 포함할 수 있다.
시드 라이너(216)은 약 10Å 이하의 두께일 수 있다. 시드 라이너(216)는 컨포멀 스페이서(217)의 균일한 증착을 위한 시드 역할을 할 수 있다. 컨포멀 스페이서(217)와 시드 라이너(216)는 직접 접촉할 수 있다.
비트라인(213)과 스토리지노드콘택플러그(221B) 사이에 NKOK 구조의 제2스페이서구조물(215UB)이 제공될 수 있고, 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221B) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다.
다른 실시예에서, 도 6c에서 참조한 바와 같이, 보호 스페이서(219)는 에어갭(air gap)으로 대체될 수 있다. 이 경우, 비트라인(213)과 스토리지노드콘택플러그(221B) 사이에 NKAK(Nitride-Low k-Air gap-Low k) 구조의 제2스페이서구조물(215UB)이 제공될 수 있고, 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221B) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다.
반도체장치(400)의 스토리지노드콘택플러그(221B)는 이웃하는 비트라인구조물 사이에 형성될 수 있다. 스토리지노드콘택플러그(221B)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(221B)는 하부 플러그(222)와 상부 플러그(224B)를 포함할 수 있다. 스토리지노드콘택플러그(221B)는 하부 플러그(222)와 상부 플러그(224B) 사이의 오믹콘택층(223)을 더 포함할 수 있다. 오믹콘택층(223)은 금속실리사이드를 포함할 수 있다. 예를 들어, 하부 플러그(222)는 폴리실리콘을 포함할 수 있고, 상부 플러그(224B)는 금속질화물, 금속물질 또는 이들의 조합을 포함할 수 있다.
상부 플러그(224B)는 비트라인하드마스크(214)의 상부면을 오버랩하도록 연장된 확장부(224E)를 포함할 수 있다. 확장부(224E)는 랜딩패드로서, 상부 플러그(224B)의 확장부(224E) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다.
도 34은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 34에 있어서, 도 5 내지 도 6c, 도 33에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 34를 참조하면, 반도체장치(500)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(207)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다. 에어갭(AG) 및 에어갭캡핑층(AGC)을 제외한 나머지 구성요소들은 도 33과 동일할 수 있다. 비트라인콘택플러그(212)와 스토리지노드콘택플러그(221B) 사이에 제1스페이서구조물(215L)이 형성될 수 있다. 비트라인(213)과 스토리지노드콘택플러그(221B) 사이에 제2스페이서구조물(215UC)이 형성될 수 있다. 제1스페이서구조물(215L)은 시드 라이너(216), 컨포멀 스페이서(217) 및 갭필 스페이서(218)를 포함할 수 있다. 제2스페이서구조물(215UC)은 시드 라이너(216), 컨포멀 스페이서(217), 에어갭(AG), 에어갭캡핑층(AGC) 및 저유전율스페이서(220)를 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 시드 라이너(216)보다 낮은 유전율을 가질 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함할 수 있다. 컨포멀 스페이서(217) 및 저유전율 스페이서(220)는 실리콘질화물보다 낮은 유전율을 갖되, 서로 다른 저유전율 물질을 포함할 수 있다. 보호 스페이서(219)는 실리콘산화물을 포함할 수 있다.
시드 라이너(216)은 약 10Å 이하의 두께일 수 있다. 시드 라이너(216)는 컨포멀 스페이서(217)의 균일한 증착을 위한 시드 역할을 할 수 있다. 컨포멀 스페이서(217)와 시드 라이너(216)는 직접 접촉할 수 있다.
비트라인(213)과 스토리지노드콘택플러그(221B) 사이에 NKAK 구조의 제2스페이서구조물(215UC)이 제공될 수 있고, 비트라인콘택플러그(213)와 스토리지노드콘택플러그(221B) 사이에 NKN 구조의 제1스페이서구조물(215L)이 제공될 수 있다. 에어갭(AG)의 상부측은 에어갭캡핑층(AGC)에 의해 밀봉될 수 있다. 에어갭캡핑층(AGC)은 실리콘질화물, 실리콘산화물, 실리콘카본산화물 또는 이들의 조합을 포함할 수 있다. 에어갭(AG)은 비트라인(213)의 양측벽에 평행할 수 있고, 이에 따라 한 쌍의 에어갭(AG)이 형성될 수 있다.
반도체장치(500)의 스토리지노드콘택플러그(221B)는 이웃하는 비트라인구조물 사이에 형성될 수 있다. 스토리지노드콘택플러그(221B)는 제2불순물영역(210)에 접속될 수 있다. 스토리지노드콘택플러그(221B)는 하부 플러그(222)와 상부 플러그(224B)를 포함할 수 있다. 스토리지노드콘택플러그(221B)는 하부 플러그(222)와 상부 플러그(224B) 사이의 오믹콘택층(223)을 더 포함할 수 있다. 오믹콘택층(223)은 금속실리사이드를 포함할 수 있다. 예를 들어, 하부 플러그(222)는 폴리실리콘을 포함할 수 있고, 상부 플러그(224B)는 금속질화물, 금속물질 또는 이들의 조합을 포함할 수 있다.
상부 플러그(224B)는 비트라인하드마스크(214)의 상부면을 오버랩하도록 연장된 확장부(224E)를 포함할 수 있다. 확장부(224E)는 랜딩패드로서, 상부 플러그(224B)의 확장부(224E) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다.
한 쌍의 에어갭(AG)은 에어갭캡핑층(AGC)에 의해 풀리 커버링될 수 있다. 다른 실시예에서, 한 쌍의 에어갭(AG) 중 하나의 에어갭(AG)은 에어갭캡핑층(AGC)에 의해 풀리 커버링될 수 있고, 다른 하나의 에어갭(AG)은 상부 플러그(224B)의 확장부(224E)에 의해 부분적으로 캡핑될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 활성영역 204 : 하드마스크층
205 : 트렌치 206 : 게이트절연층
207 : 매립워드라인 208 : 게이트캡핑층
209, 210 : 제1,2불순물영역
212 : 비트라인콘택플러그 213 : 비트라인
214 : 비트라인하드마스크 215L : 제1스페이서구조물
215U : 제2스페이서구조물 216 : 시드라이너
217 : 컨포멀 스페이서 218 : 갭필 스페이서
219 : 보호 스페이서 220 : 저유전율 스페이서
203 : 활성영역 204 : 하드마스크층
205 : 트렌치 206 : 게이트절연층
207 : 매립워드라인 208 : 게이트캡핑층
209, 210 : 제1,2불순물영역
212 : 비트라인콘택플러그 213 : 비트라인
214 : 비트라인하드마스크 215L : 제1스페이서구조물
215U : 제2스페이서구조물 216 : 시드라이너
217 : 컨포멀 스페이서 218 : 갭필 스페이서
219 : 보호 스페이서 220 : 저유전율 스페이서
Claims (40)
- 기판 상에 비트라인콘택플러그, 비트라인 및 비트라인하드마스크의 순서로 적층된 비트라인구조물;
상기 비트라인구조물로부터 이격된 스토리지노드콘택플러그;
상기 비트라인과 스토리지노드콘택플러그 사이에 위치하고 저유전율물질을 포함하는 컨포멀 스페이서; 및
상기 컨포멀 스페이서와 비트라인 사이에 위치하고 상기 컨포멀 스페이서보다 얇은 시드 라이너
를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 컨포멀 스페이서와 시드 라이너는 직접 접촉하는 반도체 장치.
- 제1항에 있어서,
상기 컨포멀 스페이서는 상기 시드 라이너보다 낮은 유전율을 갖는 반도체 장치.
- 제1항에 있어서,
상기 컨포멀 스페이서는 불순물함유 실리콘베이스 절연 물질을 포함하되, 상기 불순물은 카본, 보론 또는 이들의 조합을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 컨포멀 스페이서는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 시드 라이너는 실리콘질화물을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 시드 라이너는 1~10Å 두께를 갖는 반도체 장치.
- 제1항에 있어서,
상기 시드 라이너는 상기 비트라인 및 비트라인콘택플러그에 직접 접촉하는 반도체 장치.
- 제1항에 있어서,
상기 시드 라이너 및 컨포멀 스페이서는 각각 상기 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 위치하도록 연장되는 반도체 장치.
- 제9항에 있어서,
상기 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 위치하는 갭필 스페이서를 더 포함하고, 상기 시드 라이너 및 컨포멀 스페이서는 상기 갭필 스페이서의 측벽들 및 바닥면을 커버링하는 반도체 장치.
- 제10항에 있어서,
상기 시드 라이너 및 갭필 스페이서는 실리콘질화물을 포함하고, 상기 컨포멀 스페이서는 상기 실리콘질화물보다 낮은 유전율을 갖는 반도체 장치.
- 제1항에 있어서,
상기 시드 라이너 및 컨포멀 스페이서는 상기 비트라인의 양측벽에 접촉하는 라인 형상을 갖는 반도체 장치.
- 제1항에 있어서,
상기 컨포멀 스페이서와 스토리지노드콘택플러그 사이에 위치하되, 상기 컨포멀 스페이서에 접촉하는 보호 스페이서; 및
상기 보호 스페이서와 스토리지노드콘택플러그 사이에 위치하되 상기 보호 스페이서보다 얇은 저유전율 스페이서
를 더 포함하는 반도체 장치.
- 제13항에 있어서,
상기 저유전율 스페이서와 상기 보호스페이서는 서로 다른 물질을 포함하는 반도체 장치.
- 제13항에 있어서,
상기 컨포멀 스페이서와 저유전율 스페이서는 동일 물질을 포함하는 반도체 장치.
- 제13항에 있어서,
상기 보호 스페이서는 실리콘산화물을 포함하고, 상기 저유전율 스페이서는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함하는 반도체 장치.
- 제13항에 있어서,
상기 보호 스페이서의 상부면은 상기 비트라인구조물의 상부면보다 낮은 레벨에 위치하고, 상기 저유전율 스페이서는 상기 보호 스페이서를 풀리 커버링하는 반도체 장치.
- 제13항에 있어서,
상기 저유전율 스페이서와 스토리지노드콘택플러그 사이에 위치하되, 상기 저유전율 스페이서에 접촉하는 보호 라이너를 더 포함하는 반도체 장치.
- 제18항에 있어서,
상기 저유전율 스페이서는 상기 보호 라이너보다 낮은 유전율을 갖는 반도체 장치.
- 제18항에 있어서,
상기 보호 라이너는 실리콘질화물을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 컨포멀 스페이서와 스토리지노드콘택플러그 사이에 위치하는 저유전율 스페이서; 및
상기 컨포멀 스페이서와 저유전율 스페이서 사이의 에어갭
을 더 포함하는 반도체 장치.
- 제21항에 있어서,
상기 저유전율 스페이서와 스토리지노드콘택플러그 사이에 위치하되, 상기 저유전율 스페이서에 접촉하는 보호 라이너를 더 포함하는 반도체 장치.
- 기판 상부에서 라인형 오프닝에 의해 서로 이격된 비트라인들;
상기 비트라인들 각각의 아래에 위치하는 비트라인콘택플러그들;
상기 라인형 오프닝을 복수의 콘택 오프닝으로 분할하는 복수의 플러그분리층;
상기 콘택오프닝들에 각각 채워진 스토리지노드콘택플러그들;
상기 스토리지노드콘택플러그들과 비트라인들 사이에 위치하되, 제1실리콘질화물, 제1저유전율물질, 실리콘산화물 및 제2저유전율물질의 스택을 포함하는 제1스페이서구조물; 및
상기 비트라인콘택플러그들과 스토리지노드콘택플러그들 사이에 위치하되, 제2실리콘질화물, 제3저유전율물질 및 제3실리콘질화물의 스택을 포함하는 제2스페이서구조물을 포함하되,
상기 제2실리콘질화물은 상기 제1실리콘질화물로부터 연장되고, 상기 제3저유전율물질은 상기 제1저유전율물질로부터 연장되는
반도체 장치.
- 제23항에 있어서,
상기 제1실리콘질화물은 상기 비트라인들과 제1저유전율물질 사이에 위치하되, 상기 제1실리콘질화물은 상기 제1저유전율물질보다 얇은 반도체 장치.
- 제23항에 있어서,
상기 제1저유전율물질, 제2저유전율물질 및 제3저유전율물질은 상기 제1,2실리콘질화물보다 낮은 유전율을 갖는 반도체 장치.
- 제23항에 있어서,
상기 제1저유전율물질, 제2저유전율물질 및 제3저유전율물질은 동일 물질을 포함하는 반도체 장치.
- 제23항에 있어서,
상기 제1저유전율물질, 제2저유전율물질 및 제3저유전율물질은 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함하는 반도체 장치.
- 제23항에 있어서,
상기 제1스페이서구조물은 상기 제2저유전율물질 상의 추가 실리콘질화물을 더 포함하되, 상기 추가 실리콘질화물은 상기 제2저유전율물질과 상기 스토리지노드콘택플러그들 사이에 위치하는 반도체 장치.
- 제23항에 있어서,
상기 플러그분리층은,
상기 제1저유전율물질, 제2저유전율물질 및 제3저유전율물질 중 적어도 어느 하나와 동일한 물질인 반도체 장치.
- 제23항에 있어서,
상기 플러그분리층은 보론 함유 저유전율 물질을 포함하고, 상기 제1저유전율물질, 제2저유전율물질 및 제3저유전율물질은 카본 함유 저유전율 물질을 포함하는 반도체 장치.
- 기판 상에 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 복수의 비트라인구조물을 형성하는 단계;
상기 비트라인구조물들의 측벽들 상에 스페이서구조물을 형성하는 단계; 및
상기 비트라인구조물들 사이에 상기 스페이서구조물에 접촉되는 스토리지노드콘택플러그를 형성하는 단계를 포함하되,
상기 스페이서구조물을 형성하는 단계는,
상기 비트라인구조물들의 측벽들 상에 질소 함유 시드라이너를 형성하는 단계; 및
상기 질소 함유 시드 라이너 상에 상기 질소 함유 시드 라이너보다 낮은 유전율을 갖는 제1저유전율스페이서를 컨포멀하게 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제31항에 있어서,
상기 질소 함유 시드 라이너는 상기 제1저유전율스페이서보다 얇은 반도체 장치 제조 방법.
- 제31항에 있어서,
상기 스페이서구조물을 형성하는 단계는,
상기 제1저유전율스페이서 상에 상기 비트라인콘택플러그에 이웃하는 갭필스페이서를 형성하는 단계;
상기 갭필스페이서 및 제1저유전율 스페이서 상에 상기 비트라인구조물들의 측벽에 평행하는 보호스페이서를 형성하는 단계; 및
상기 보호스페이서 상에 제2저유전율스페이서를 형성하는 단계
를 더 포함하는 반도체 장치 제조 방법.
- 제33항에 있어서,
상기 스페이서구조물을 형성하는 단계는,
상기 제2저유전율스페이서 상에 질소 함유 라이너를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제33항에 있어서,
상기 보호스페이서는 실리콘산화물을 포함하고, 상기 갭필스페이서는 실리콘질화물을 포함하는 반도체 장치 제조 방법.
- 제33항에 있어서,
상기 제2저유전율스페이서는 상기 질소 함유 시드 라이너보다 낮은 유전율을 갖는 반도체 장치 제조 방법.
- 제33항에 있어서,
상기 제1저유전율스페이서 및 제2저유전율스페이서는 동일 물질을 포함하는 반도체 장치 제조 방법.
- 제31항에 있어서,
상기 질소 함유 시드 라이너는 실리콘질화물을 포함하고, 상기 제1저유전율스페이서는 SiC, SiCO, SiCN, SiOCN, SiBN 또는 SiBCN을 포함하는 반도체 장치 제조 방법.
- 제31항에 있어서,
상기 스토리지노드콘택플러그를 형성하는 단계는,
상기 비트라인구조물들 사이에 상기 기판의 표면을 노출시키는 복수의 콘택 오프닝을 포함하는 플러그분리층을 형성하는 단계; 및
상기 스토리지노드콘택플러그를 형성하기 위해, 상기 콘택오프닝을 도전물질로 채우는 단계
를 포함하는 반도체 장치 제조 방법.
- 제39항에 있어서,
상기 플러그 분리층은 상기 제1저유전율스페이서와 동일한 유전율을 갖는 반도체 장치 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/374,578 US11877437B2 (en) | 2020-08-21 | 2021-07-13 | Semiconductor device with low-k spacer |
| CN202110959224.5A CN114078951A (zh) | 2020-08-21 | 2021-08-20 | 具有低k间隔件的半导体器件 |
| TW110130839A TW202209558A (zh) | 2020-08-21 | 2021-08-20 | 具有低k值間隔物的半導體裝置 |
| US18/541,486 US20240130109A1 (en) | 2020-08-21 | 2023-12-15 | Semiconductor device with low-k spacer |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20200105302 | 2020-08-21 | ||
| KR1020200105302 | 2020-08-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220023682A true KR20220023682A (ko) | 2022-03-02 |
Family
ID=80815692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210013422A KR20220023682A (ko) | 2020-08-21 | 2021-01-29 | 저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20220023682A (ko) |
-
2021
- 2021-01-29 KR KR1020210013422A patent/KR20220023682A/ko active Search and Examination
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Legal Events
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|---|---|---|---|
| A201 | Request for examination |