KR102444707B1 - 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 - Google Patents

극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 이웃한 패턴구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 비트라인구조물; 스토리지노드콘택플러그; 상기 비트라인콘택플러그의 측벽에 접촉하는 갭필 스페이서와 상기 비트라인의 측벽에 접촉하는 라인형 스페이서를 포함하는 극저유전율스페이서; 및 상기 극저유전율스페이서의 라인형 스페이서 상에 형성되며, 상기 스토리지노드콘택플러그에 접촉된 저유전율스페이서를 포함할 수 있다.

Description

극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH ULTRA LOW K SPACER AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 이웃하는 패턴구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 패턴구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 패턴구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 비트라인구조물; 스토리지노드콘택플러그; 상기 비트라인콘택플러그의 측벽에 접촉하는 갭필 스페이서와 상기 비트라인의 측벽에 접촉하는 라인형 스페이서를 포함하는 극저유전율스페이서; 및 상기 극저유전율스페이서의 라인형 스페이서 상에 형성되며, 상기 스토리지노드콘택플러그에 접촉된 저유전율스페이서를 포함하고, 상기 갭필 스페이서는 상기 라인형 스페이서보다 큰 두께를 가질 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체 기판 상에 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 비트라인구조물을 형성하는 단계; 상기 비트라인구조물의 측벽에 극저유전율층을 형성하는 단계; 상기 극저유전율층 상에 저유전율층을 형성하는 단계; 상기 저유전율층을 식각하여 상기 비트라인의 측벽에 위치하는 저유전율스페이서를 형성하는 단계; 및 상기 저유전율스페이서에 정렬되도록 상기 극저유전율층을 식각하여 상기 비트라인콘택플러그에 접촉하는 갭필 스페이서와 상기 비트라인의 측벽에 평행하는 라인형 스페이서를 포함하는 극저유전율스페이서를 형성하는 단계를 포함할 수 있다.
본 기술은 저유전율물질(low k material) 또는 극저유전율물질(ultra low k material)을 형성하므로써 이웃한 패턴구조물들간의 기생캐패시턴스를 감소시킬 수 있다.
본 기술은, 비트라인과 스토리지노드콘택플러그 사이에 실리콘산화물보다 낮은 유전율을 갖는 저유전율물질 및 극저유전율물질을 형성하므로써, 기생캐패시턴스를 감소시킬 수 있다.
본 기술은, 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 극저유전율물질을 형성하므로써, 기생캐패시턴스를 감소시킬 수 있다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 2는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 3은 다른 실시예에 따른 반도체장치를 도시한 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 3의 B-B'선에 따른 단면도이다.
도 4c는 도 4a의 C-C'선에 따른 평면도이다.
도 4d는 도 4a의 D-D'선에 따른 평면도이다.
도 5 내지 도 18은 반도체장치(200)를 제조하는 방법의 일 실시예를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 2는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 1 및 도 2에서, 절연구조물(111)의 구성요소는 동일할 수 있다.
도 1을 참조하면, 반도체장치(100)는 기판(101), 복수의 패턴구조물(105P) 및 패턴구조물(105P)의 양측벽에 형성된 절연구조물(111)을 포함할 수 있다.
기판(101) 상에 복수의 패턴구조물(105P)이 형성될 수 있다. 패턴구조물(105P)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 패턴구조물(105P)은 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다. 제1도전패턴(102)은 기판(101)에 직접 접촉될 수 있다. 도시하지 않았지만, 제1도전패턴(102)과 기판(101)은 분리물질 또는 절연물질층에 의해 전기적으로 분리될 수도 있다. 제1도전패턴(102)과 제2도전패턴(103)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 하드마스크패턴(104)은 절연물질을 포함할 수 있다.
절연구조물(111)은 다층의 절연물질을 포함할 수 있다. 절연구조물(111)은 제1도전패턴(102)의 측벽에 위치하는 제1절연물질(109)을 포함할 수 있다. 절연구조물(111)은 제1절연물질(109) 상에 형성된 제2절연물질(110)을 더 포함할 수 있다. 제2절연물질(110)은 제1절연물질(109)을 사이에 두고 제2도전패턴(102)의 측벽에 위치할 수 있다. 제1절연물질(109)은 제1도전패턴(102) 및 제2도전패턴(103)의 측벽에 접촉될 수 있다. 제1절연물질(109)은 후막부분(Thick portion, 109A)과 박막부분(Thin portion, 109B)을 포함할 수 있다. 후막부분(109A)은 박막부분(109B)보다 더 두꺼울 수 있다. 제2절연물질(110)의 바텀부는 제1절연물질(109)의 후막부분(109A)의 상부면에 접촉될 수 있다. 제1절연물질(109)의 후막부분(109A)은 제1도전패턴(102)의 측벽에 접촉할 수 있다. 제1절연물질(109)의 박막부분(109B)은 제2도전패턴(103)의 측벽에 접촉할 수 있다.
위와 같이, 제1도전패턴(102)의 측벽에는 제1절연물질(109)로 이루어진 싱글층(single layer)이 형성될 수 있고, 제2도전패턴(103)의 측벽에는 제1절연물질(109)과 제2절연물질(110)로 이루어진 이중층(bilayer)이 형성될 수 있다.
절연구조물(111)은 스페이서구조물이라고 지칭될 수 있다. 따라서, 절연구조물(111)은 다층의 스페이서를 포함할 수 있다.
도 2를 참조하면, 반도체장치(100')는 기판(101), 제1패턴구조물(105), 제2패턴구조물(108) 및 제1패턴구조물(105)과 제2패턴구조물(108) 사이의 절연구조물(111)을 포함할 수 있다.
기판(101) 상에 제1패턴구조물(105)과 제2패턴구조물(108)이 형성될 수 있다. 제1패턴구조물(105)과 제2패턴구조물(108) 사이에 절연구조물(111)이 형성될 수 있다. 이웃하는 2개의 제1패턴구조물(105) 사이에 제2패턴구조물(108)이 위치할 수 있다.
제1패턴구조물(105)은 도 1의 패턴구조물(105P)과 동일할 수 있다. 제1패턴구조물(105)은 기판(101) 상에 형성된 제1도전패턴(102)을 포함할 수 있다. 제1패턴구조물(104)은 제1도전패턴(102) 상의 제2도전패턴(103) 및 제2도전패턴(103) 상의 하드마스크패턴(104)을 더 포함할 수 있다.
제2패턴구조물(108)은 제3도전패턴(106)을 포함할 수 있다. 제2패턴구조물(107)은 제3도전패턴(106) 상의 제4도전패턴(107)을 더 포함할 수 있다.
절연구조물(111)은 다층의 절연물질을 포함할 수 있다. 절연구조물(111)은 제1도전패턴(102)과 제3도전패턴(106) 사이에 위치하는 제1절연물질(109)을 포함할 수 있다. 제1절연물질(109)은 제2도전패턴(103)과 제3도전패턴(106) 사이에 위치하도록 연장될 수 있다. 절연구조물(111)은 제2절연물질(110)을 더 포함할 수 있다. 제2절연물질(110)은 제2도전패턴(102)과 제3도전패턴(106) 사이에 위치할 수 있다. 제2절연물질(110)은 제1절연물질(109) 상에서 제2도전패턴(102)의 측벽에 위치할 수 있다. 제1절연물질(109)은 후막부분(109A)과 박막부분(109B)을 포함할 수 있다. 후막부분(109A)은 박막부분(109B)보다 더 두꺼울 수 있다. 제2절연물질(110)의 바텀부는 제1절연물질(109)의 후막부분(109A)의 상부면에 접촉될 수 있다. 제1절연물질(109)의 후막부분(109A)은 제1도전패턴(102)의 측벽에 접촉할 수 있다. 제1절연물질(109)의 박막부분(109B)은 제2도전패턴(103)의 측벽에 접촉할 수 있다.
위와 같이, 제1도전패턴(102)과 제3도전패턴(106) 사이에는 제1절연물질(109)이 형성될 수 있다. 제2도전패턴(103)과 제3도전패턴(106) 사이에는 제1절연물질(109) 및 제2절연물질(110)이 형성될 수 있다.
절연구조물(111)은 '스페이서구조물' 또는 '저유전율스페이서구조물'이라고 지칭될 수 있다. 따라서, 절연구조물(111)은 다층의 스페이서를 포함할 수 있다.
도 1의 절연구조물(111)은 이웃하는 패턴구조물(105P) 사이의 기생캐패시턴스를 감소시키는 유전율을 가질 수 있다. 도 2의 절연구조물(111)은 제1패턴구조물(105)과 제2패턴구조물(108) 사이의 기생캐패시턴스를 감소시키는 유전율(Dielectric constant)을 가질 수 있다.
도 1 및 도 2에서, 제1절연물질(109) 및 제2절연물질(110)은 저유전율을 가질 수 있다. 제1절연물질(109)은 제1저유전율을 가질 수 있다. 제2절연물질(110)은 제2저유전율을 가질 수 있다. 제1저유전율은 제2저유전율보다 낮을 수 있다. 제2저유전율은 5 이하일 수 있고, 제1저유전율은 3.5 이하일 수 있다. 제2저유전율은 실리콘질화물의 유전율(약 7.5)보다 낮을 수 있다. 제1저유전율은 실리콘산화물의 유전율(약 3.9)보다 낮을 수 있다. 따라서, 제1저유전율은 극저유전율(ultra low k)라고 지칭될 수 있다.
제1절연물질(109)은 극저유전율스페이서(ultra low k spacer)라고 지칭될 수 있고, 제2절연물질(110)은 저유전율스페이서라고 지칭될 수 있다.
제1절연물질(109)와 제2절연물질(110)은 서로 다른 물질일 수 있다.
제1절연물질(109)은 실리콘베이스물질을 포함할 수 있다. 제1절연물질(109)은 카본 또는 보론 중에서 선택된 어느 하나의 불순물을 포함할 수 있다. 제1절연물질(109)의 저유전율은 불순물에 의해 얻어질 수 있다. 제1절연물질(109)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 불순물함유 실리콘베이스물질은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiCO 또는 SiBN을 포함할 수 있다. 카본도프드 실리콘베이스물질은 낮은 카본 농도(Low carbon concentration)를 가질 수 있다. 이를 저카본도프드 실리콘베이스물질(low carbon doped silicon base material)이라고 지칭할 수 있다. 저카본도프드 실리콘베이스물질은 카본농도가 낮은 SiCO(Low carbon-SiCO)을 포함할 수 있다. 보론도프드 실리콘베이스물질은 높은 보론 농도(High carbon concentration)를 가질 수 있다. 이를 고보론도프드 실리콘베이스물질(high boron doped silicon base material)이라고 지칭할 수 있다. 고보론도프드 실리콘베이스물질은 보론농도가 높은 SiBN(High boron-SiBN)을 포함할 수 있다. 아울러, 불순물에 의해 제1절연물질(109)은 식각률이 작을 수 있다.
제1절연물질(109)은 충분히 큰 두께를 가질 수 있다. 제1절연물질(109)이 낮은 저유전율을 가지므로 기생캐패시턴스 감소에 유리하다.
위와 같이, 제1절연물질(109)은 실리콘산화물(SiO2) 및 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
제2절연물질(110)은 실리콘베이스물질을 포함할 수 있다. 제2절연물질(110)은 카본, 보론 또는 이들의 조합 중에서 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제2절연물질(110)의 저유전율은 불순물에 의해 얻어질 수 있다. 제2절연물질(110)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiC, SiCN 또는 SiBCN을 포함할 수 있다. 불순물함유 실리콘베이스물질은 높은 카본 농도(Low carbon concentration)를 갖는 SiCO을 포함할 수 있다. 이를 "High carbon-SiCO"라고 지칭할 수 있다. 따라서, 제1절연물질(109)과 제2절연물질(110)은 각각 SiCO를 포함하되, 제1절연물질(109)은 제2절연물질(110)보다 낮은 카본 농도를 가질 수 있다. 아울러, 불순물에 의해 제2절연물질(110)의 식각률이 작을 수 있다.
제2절연물질(110)은 제1절연물질(109)의 박막부분(109B)보다 얇을 수 있다.
제2절연물질(110)은 일반적인 실리콘질화물(Conventional Si3N4)보다 식각률이 작을 수 있다. 제2절연물질(110)이 일반적인 실리콘질화물보다 식각률이 작으므로, 두께를 얇게 증착할 수 있다. 따라서, 제1절연물질(109)의 두께를 증가시켜 기생캐패시턴스 감소에 추가적으로 기여할 수 있다.
절연구조물(111)은 UL-L(Ultra low k-low k) 구조 및 UL(Ultra low k) 구조를 포함할 수 있다. UL 구조는 제1절연물질(109)의 후막부분(109A)에 의해 형성될 수 있다. UL-L 구조는 제1절연물질의 박막부분(109B)/제2절연물질(110)의 스택에 의해 형성될 수 있다.
도 1 및 도 2에서, 반도체장치(100, 100')는 메모리셀의 일부일 수 있다.
패턴구조물(105P) 및 제1패턴구조물(105)에서, 제1도전패턴(102)은 제1콘택플러그일 수 있다. 제2도전패턴(103)은 도전라인일 수 있다. 제2패턴구조물(108)은 제2콘택플러그일 수 있다. 제1절연물질(109) 및 제2절연물질(110)은 제1콘택플러그와 제2콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 절연구조물(111)은 도전라인과 제2콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다.
패턴구조물(105P) 및 제1패턴구조물(105)은 비트라인구조물일 수 있다. 제1도전패턴(102)은 비트라인콘택플러그일 수 있다. 제2도전패턴(103)은 비트라인일 수 있다. 제2패턴구조물(108)은 스토리지노드콘택플러그일 수 있다. 절연구조물(111)은 비트라인스페이서일 수 있다. 따라서, 절연구조물(111)은 비트라인콘택플러그와 스토리지노드콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 비트라인과 스토리지노드콘택플러그 사이의 기생캐패시턴스를 감소시킬 수 있다.
다른 실시예에서, 제1도전패턴(102)과 제2도전패턴(103)은 트랜지스터의 게이트전극일 수 있다. 제2패턴구조물(108)은 트랜지스터의 소스/드레인영역에 접속된 콘택플러그일 수 있다. 절연구조물(111)은 게이트스페이서 또는 콘택스페이서일 수 있다. 따라서, 절연구조물(111)은 게이트전극과 콘택플러그간의 기생캐패시턴스를 감소시킬 수 있다.
다른 실시예에서, 패턴구조물(105P)은 라인 형상의 금속배선일 수 있다. 따라서, 절연구조물(111)은 이웃하는 금속배선 사이의 기생캐패시턴스를 감소시킬 수 있다.
도 3은 다른 실시예에 따른 반도체장치를 도시한 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이다. 도 4b는 도 3의 B-B'선에 따른 단면도이다. 도 4c는 도 4a의 C-C'선에 따른 평면도이다. 도 4d는 도 4a의 D-D'선에 따른 평면도이다.
반도체장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(206)을 포함하는 셀트랜지스터, 비트라인(213) 및 메모리요소(230)를 포함할 수 있다.
반도체장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202) 및 활성영역(203)이 형성될 수 있다. 소자분리층(202)에 의해 복수의 활성영역(203)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(204)가 형성될 수 있다. 게이트트렌치(204)의 표면 상에 게이트절연층(205)이 형성된다. 게이트절연층(205) 상에 게이트트렌치(204)를 부분적으로 채우는 매립워드라인(206)이 형성될 수 있다. 매립워드라인(206) 상에 게이트캡핑층(207)이 형성될 수 있다. 매립워드라인(206)의 상단표면은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(206)은 저저항 금속물질일 수 있다. 매립워드라인(206)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(206)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다. 매립워드라인(206)은 매립게이트전극이라고 지칭될 수 있다.
기판(201)에 제1 및 제2불순물영역(208, 209)이 형성될 수 있다. 제1 및 제2불순물영역(208, 209)은 게이트트렌치(204)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(208, 209)은 소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(208, 209)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(206), 제1 및 제2불순물영역(208, 209)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(206)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(210)가 형성될 수 있다. 비트라인콘택플러그(210)는 제1불순물영역(208)에 접속될 수 있다. 비트라인콘택플러그(210)는 비트라인콘택홀(211) 내에 위치할 수 있다. 비트라인콘택홀(211)은 하드마스크층(212)에 형성될 수 있다. 하드마스크층(212)은 기판(201) 상에 형성될 수 있다. 하드마스크층(212)은 절연물질을 포함할 수 있다. 비트라인콘택홀(211)은 제1불순물영역(208)을 노출시킬 수 있다. 비트라인콘택플러그(210)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(210)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(210)의 일부는 비트라인콘택홀(211)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(210) 상에 비트라인(213)이 형성될 수 있다. 비트라인(213) 상에 비트라인하드마스크(214)가 형성될 수 있다. 비트라인콘택플러그(210), 비트라인(213) 및 비트라인하드마스크(214)의 적층구조물은 비트라인구조물(BL)이라고 지칭할 수 있다. 비트라인(213)은 매립워드라인(206)과 교차하는 방향으로 연장된 라인 형상을 가질 수 있다. 비트라인(213)의 일부는 비트라인콘택플러그(210)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(213)과 비트라인콘택플러그(210)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(213)은 비트라인콘택플러그(210)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(213)은 금속물질을 포함할 수 있다. 비트라인하드마스크(214)는 절연물질을 포함할 수 있다.
비트라인콘택플러그(210)의 측벽에 제1저유전율스페이서(215)가 형성될 수 있다. 비트라인(213)의 측벽에 제1저유전율스페이서(215) 및 제2저유전율스페이서(216)가 형성될 수 있다. 제1저유전율스페이서(215)는 비트라인콘택플러그(210)의 양측벽에 형성될 수 있다. 제1저유전율스페이서(215)는 비트라인(213)과 제2저유전율스페이서(216) 사이에 형성되도록 연장될 수 있다. 비트라인콘택홀(211)은 비트라인콘택플러그(210) 및 제1저유전율스페이서(215)로 채워질 수 있다. 비트라인콘택홀(211)은 비트라인콘택플러그(210) 양측에 정의된 갭(G)을 포함할 수 있다. 갭(G)의 내부에 제1저유전율스페이서(215)가 채워질 수 있다. 제2저유전율스페이서(216)는 비트라인(213)의 양측벽에 평행하게 연장될 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지노드콘택홀(217)에 형성될 수 있다. 스토리지노드콘택홀(217)은 고종횡비를 가질 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(209)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(218)와 상부 플러그(220)를 포함할 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(218)와 상부 플러그(220) 사이의 오믹콘택층(219)을 더 포함할 수 있다. 오믹콘택층(219)은 금속실리사이드를 포함할 수 있다. 하부 플러그(218)는 폴리실리콘을 포함할 수 있고, 상부 플러그(220)는 금속물질을 포함할 수 있다.
비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(221)이 형성될 수 있다. 플러그분리층(221)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(212)과 함께 스토리지노드콘택홀(217)을 제공할 수 있다. 플러그분리층(221)에 의해 이웃하는 스토리지노드콘택플러그(SNC)들이 분리될 수 있다. 이웃하는 비트라인구조물(BL) 사이에서, 복수의 플러그분리층(221)과 복수의 스토리지노드콘택플러그(SNC)가 번갈아 교대로 위치할 수 있다.
상부 플러그(220) 상에 메모리요소(230)가 형성될 수 있다. 메모리요소(230)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다.
제1저유전율스페이서(215)와 제2저유전율스페이서(216)를 자세히 살펴보면 다음과 같다.
비트라인구조물(BL)의 측벽에 제1저유전율스페이서(215)가 형성될 수 있다. 제1저유전율스페이서(215)는 비트라인(213)의 측벽에 접촉할 수 있다. 제1저유전율스페이서(215)의 바텀부는 비트라인콘택플러그(210)의 측벽에 접촉하도록 연장될 수 있다. 제1저유전율스페이서(215)의 바텀부는 갭(G)을 채울 수 있다. 한 쌍의 제1저유전율스페이서(215)가 비트라인구조물(BL)의 양측벽에 형성될 수 있다. 제1저유전율스페이서(215)의 바텀부는 스토리지노드콘택플러그(SNC)의 하부플러그(218)에 접촉될 수 있다.
제2저유전율스페이서(216)는 제1저유전율스페이서(215) 상에 형성될 수 있다. 제2저유전율스페이서(216)는 스토리지노드콘택플러그(SNC)에 접촉될 수 있다. 제2스저유전율스페이서(216)는 제1저유전율스페이서(215)의 바텀부에 접촉하지 않을 수 있다. 한 쌍의 제2저유전율스페이서(216)가 비트라인(213)의 양측벽에 위치할 수 있다.
제1저유전율스페이서(215)는 플러깅 스페이서(215P)와 라인형 스페이서(215L)를 포함할 수 있다. 라인형 스페이서(215L)는 플러깅 스페이서(215P)와 동일한 물질일 수 있다. 라인형 스페이서(215L)는 플러깅 스페이서(215P)으로부터 수직하게 연장될 수 있다. 플러깅 스페이서(215P)는 갭(G)의 내부를 채울 수 있다. 플러깅 스페이서(215P)는 '갭필 스페이서'라고 지칭될 수 있다. 플러깅 스페이서(215P)는 라인형 스페이서(215L)보다 폭이 클 수 있다. 플러깅 스페이서(215P)와 라인형 스페이서(215L)는 제2저유전율스페이서(216)보다 낮은 유전율을 가질 수 있다. 라인형 스페이서(215L)는 비트라인(213)의 양측벽에 평행하게 연장될 수 있다.
제1저유전율스페이서(215)와 제2저유전율스페이서(216)은 일체형일 수 있다. 플러깅 스페이서(215P), 라인형 스페이서(215L) 및 제2저유전율스페이서(216)은 일체형일 수 있다.
제1저유전율스페이서(215) 및 제2저유전율스페이서(216)는 모두 저유전율물질일 수 있다. 제2저유전율스페이서(216)는 약 5 이하의 유전율을 가질 수 있다. 제1저유전율스페이서(215)는 제2저유전율스페이서(216)보다 낮은 유전율을 가질 수 있다. 제1저유전율스페이서(215)는 약 3.5 이하의 유전율을 가질 수 있다.
제1저유전율스페이서(215)는 실리콘베이스물질을 포함할 수 있다. 제1저유전율스페이서(215)는 카본 또는 보론 중에서 선택된 어느 하나의 불순물을 포함할 수 있다. 제1저유전율스페이서(215)의 저유전율은 불순물에 의해 얻어질 수 있다. 제1저유전율스페이서(215)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 불순물함유 실리콘베이스물질은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiCO 또는 SiBN을 포함할 수 있다. 카본도프드 실리콘베이스물질은 낮은 카본 농도(Low carbon concentration)를 가질 수 있다. 이를 저카본도프드 실리콘베이스물질(low carbon doped silicon base material)이라고 지칭할 수 있다. 저카본도프드 실리콘베이스물질은 카본농도가 낮은 SiCO(Low carbon-SiCO)을 포함할 수 있다. 보론도프드 실리콘베이스물질은 높은 보론 농도(High carbon concentration)를 가질 수 있다. 이를 고보론도프드 실리콘베이스물질(high boron doped silicon base material)이라고 지칭할 수 있다. 고보론도프드 실리콘베이스물질은 보론농도가 높은 SiBN(High boron-SiBN)을 포함할 수 있다. 아울러, 불순물에 의해 제1저유전율스페이서(215)은 식각률이 작을 수 있다.
제1저유전율스페이서(215)는 갭(G)을 충분히 채울 수 있는 두께를 가질 수 있다. 제1저유전율스페이서층(S1)이 두꺼워도, 제1저유전율스페이서(215)가 낮은 저유전율을 가지므로 기생캐패시턴스 감소에 유리하다.
위와 같이, 제1저유전율스페이서(215)는 실리콘산화물(SiO2) 및 실리콘질화물(Si3N4)보다 유전율이 낮을 수 있다.
제2저유전율스페이서(216)는 실리콘베이스물질을 포함할 수 있다. 제2저유전율스페이서(216)는 카본, 보론 또는 이들의 조합 중에서 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제2저유전율스페이서(216)의 저유전율은 불순물에 의해 얻어질 수 있다. 제2저유전율스페이서(216)는 불순물함유 실리콘베이스물질을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiC, SiCN 또는 SiBCN을 포함할 수 있다. 불순물함유 실리콘베이스물질은 높은 카본 농도(Low carbon concentration)를 갖는 SiCO을 포함할 수 있다. 이를 "High carbon-SiCO"라고 지칭할 수 있다. 따라서, 제1저유전율스페이서(215)와 제2저유전율스페이서(216)는 각각 SiCO를 포함하되, 제1저유전율스페이서(215)는 제2저유전율스페이서(216)보다 낮은 카본 농도를 가질 수 있다. 아울러, 불순물에 의해 제2저유전율스페이서(216)의 식각률이 작을 수 있다.
제2저유전율스페이서(216)는 갭(G) 내부에 형성되지 않을 수 있다. 제2저유전율스페이서(216)는 제1저유전율스페이서(215) 상에서 비트라인(213)을 커버링할 수 있다. 제2저유전율스페이서(216)는 제1저유전율스페이서(215)보다 얇을 수 있다.
제2저유전율스페이서(216)는 일반적인 실리콘질화물(Conventional Si3N4)보다 식각률이 작을 수 있다. 제2저유전율스페이서(216)가 일반적인 실리콘질화물보다 식각률이 작으므로, 두께를 얇게 증착할 수 있다. 따라서, 제1저유전율스페이서(215)의 두께를 증가시켜 기생캐패시턴스 감소에 추가적으로 기여할 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(210)의 양측벽에는 하나의 제1저유전율스페이서(215)가 형성될 수 있다. 비트라인(213)의 양측벽에는 제1저유전율스페이서층(S1)과 제2저유전율스페이서(216)를 포함하는 이중층(Bilayer)이 형성될 있다.
제1저유전율스페이서(215) 및 제2저유전율스페이서(216)는 일반적인 실리콘산화물보다 유전율이 낮을 수 있다. 제2저유전율스페이서(216)는 '저유전율스페이서(Low k spacer)'라고 지칭할 수 있고, 제1저유전율스페이서(215)은 '극저유전율스페이서(ultra low k spacer)'라고 지칭할 수 있다.
제1저유전율스페이서(215) 및 제2저유전율스페이서(216)는 UL-L(Ultra Low k-Low k) 구조가 될 수 있다. 제1저유전율스페이서(215)는 UL(Ultra Low k) 구조가 될 수 있다. UL-L(Ultra Low k-Low k) 구조 내에서 제1저유전율스페이서(215)가 최대 체적을 차지할 수 있다.
UL-L 구조는 라인형 스페이서(215L)/제2저유전율스페이서(216)의 스택에 의해 형성될 수 있다. UL 구조는 플러깅 스페이서(215P)/제2저유전율스페이서(216)의 스택에 의해 형성될 수 있다.
도 3에 따르면, 제1저유전율스페이서(215)에 의해 비트라인콘택플러그(210)와 하부 플러그(218) 사이의 기생캐패시턴스를 감소시킬 수 있다. 비트라인콘택플러그(210)와 하부 플러그(218) 사이에 극저유전율을 갖는 하나의 플러깅 스페이서(215P)만 형성되므로, 기생캐패시턴스를 더욱 감소시킬 수 있다.
제1 및 제2저유전율스페이서(215, 216)에 의해 비트라인(213)과 하부 플러그(218) 사이의 기생캐패시턴스를 감소시킬 수 있다. 라인형 스페이서(215L)는 제2저유전율스페이서(216)보다 두꺼울 수 있다. 이와 같이 극저유전율을 갖는 라인형 스페이서(215L)가 지배적으로 포함되므로, 기생캐패시턴스를 더욱 감소시킬 수 있다.
제1 및 제2저유전율스페이서(215, 216)가 식각률이 작기 때문에 구조적 안정성을 증가시킬 수 있다.
비교예1로서, 비트라인콘택플러그(210)와 하부 플러그(218) 사이에 실리콘질화물로만 형성될 수 있다. 실리콘질화물은 약 7.5의 유전율을 갖는다. 실리콘질화물은 제1 및 제2저유전율스페이서(215, 216)보다 유전율이 높다. 따라서, 비교예1의 경우, 비트라인콘택플러그(210)와 하부 플러그(218) 사이의 기생캐패시턴스를 감소시키는데 한계가 있다.
비교예2로서, 비트라인콘택플러그(210)와 하부 플러그(218) 사이에 실리콘산화물(SiO2) 및 실리콘질화물이 형성될 수 있다. 실리콘산화물은 약 3.9의 유전율을 갖는다. 실리콘산화물은 제1저유전율스페이서(215)보다 높고 제2저유전율스페이서(216)보다 낮은 유전율을 가질 수 있다. 비교예2의 경우, 실리콘산화물의 식각손실로 인해 구조적 안정성이 저하될 수 있다. 또한, 비교예2의 경우, 실리콘질화물을 포함하므로, 비트라인콘택플러그(210)와 하부 플러그(218) 사이의 기생캐패시턴스를 감소시키는데 한계가 있다.
이에 반해, 본 실시예의 제1저유전율스페이서(215)는 실리콘산화물보다 낮은 유전율을 가지므로, 기생캐패시턴스 감소 효과가 증대될 수 있다. 또한, 본 실시예의 제2저유전율스페이서(216)는 실리콘질화물보다 식각률이 작기 때문에, 스페이서 손실을 줄일 수 있다.
도 5 내지 도 18은 반도체장치(200)를 제조하는 방법의 일 실시예를 도시한 도면이다. 도 5 내지 도 18은 도 3의 A-A'선 및 B-B'에 따른 제조 방법을 설명하기 위한 단면도들이다.
도 5에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
다음으로, 기판(11) 내에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립워드라인(17), 매립워드라인(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 후속 매립워드라인전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예에서, 게이트트렌치(15)의 바텀 모서리는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(15)의 바텀부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다.
도시하지 않았으나, 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역을 돌출시킬 수 있다. 예를 들어, 도 3의 B-B' 방향으로, 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립워드라인(17)이 형성될 수 있다. 매립워드라인(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립워드라인(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립워드라인(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립워드라인(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립워드라인(17)이라고 지칭할 수 있다.
다음으로, 매립워드라인(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 매립워드라인(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.
게이트캡핑층(18) 형성 이후에, 제1불순물영역(19)과 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 도전형의 불순물로 도핑될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 제2불순물영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다.
매립워드라인(17), 제1불순물영역(19) 및 제2불순물영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.
도 6에 도시된 바와 같이, 제1콘택홀(21)이 형성될 수 있다. 제1콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 제1콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 제1콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 제1콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1콘택홀(21)에 의해 제1불순물영역(19)이 노출된다. 제1콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 제1콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 제1콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다. 제1콘택홀(21)은 비트라인콘택홀이라고 지칭될 수 있다.
도 7에 도시된 바와 같이, 예비 플러그(22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 제1콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.
도 8에 도시된 바와 같이, 비트라인도전층(23A)과 비트라인하드마스크층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 비트라인도전층(23A)과 비트라인하드마스크층(24A)을 순차적으로 적층할 수 있다. 비트라인도전층(23A)은 금속함유물질을 포함한다. 비트라인도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 비트라인하드마스크층(24A)은 비트라인도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 비트라인하드마스크층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크층(24A)은 실리콘질화물로 형성될 수 있다.
비트라인하드마스크층(24A) 상에 비트라인마스크층(25)이 형성될 수 있다. 비트라인마스크층(25)은 감광막패턴을 포함할 수 있다. 비트라인마스크층(25)은 SPT(Spacer Patterning Technology), DPT(Double patterning Technology)와 같은 패터닝방법에 의해 형성될 수 있다. 탑뷰로 볼 때, 비트라인마스크층(25)은 어느 한 방향으로 연장되는 라인 형상일 수 있다.
도 9에 도시된 바와 같이, 비트라인(23)과 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 동시에 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 비트라인마스크층(25)을 이용한 식각공정에 의해 형성될 수 있다.
비트라인마스크층(25)을 식각장벽으로 하여 비트라인하드마스크층(24A) 및 비트라인도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인하드마스크(24)가 형성될 수 있다. 비트라인(23)은 비트라인도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인하드마스크(24)는 비트라인하드마스크층(24A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 제1콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 제1콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22) 주변에 갭(G)이 정의될 수 있다.
상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 제1콘택홀(21) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(22)가 제1콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 제1콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수 있다.
비트라인콘택플러그(22), 비트라인(23) 및 비트라인하드마스크(24)의 순서로 적층된 구조물은, 비트라인구조물이라고 지칭될 수 있다. 탑뷰로 볼 때, 비트라인구조물은 라인 형상의 패턴구조물일 수 있다.
비트라인마스크층(25)이 제거될 수 있다.
도 10에 도시된 바와 같이, 제1저유전율스페이서층(First low k spacer layer, 26A)이 형성될 수 있다. 제1저유전율스페이서층(26A)은 비트라인콘택플러그(22)의 양측벽 및 비트라인(23)의 양측벽을 커버링할 수 있다. 제1저유전율스페이서층(26A)은 비트라인하드마스크(24)의 상부면을 커버링할 수도 있다. 제1저유전율스페이서층(26A)은 비트라인(23)의 산화를 억제할 수 있는 보호물질(passivation material)을 포함할 수 있다. 제1저유전율스페이서층(26A)은 절연물질을 포함할 수 있다. 제1저유전율스페이서층(26A)은 약 3.5 이하의 저유전율을 가질 수 있다. 제1저유전율스페이서층(26A)은 실리콘베이스물질을 포함할 수 있다. 제1저유전율스페이서층(26A)은 카본 또는 보론 중에서 선택된 어느 하나의 불순물을 포함할 수 있다. 제1저유전율스페이서층(26A)의 저유전율은 불순물에 의해 얻어질 수 있다. 제1저유전율스페이서층(26A)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 불순물함유 실리콘베이스물질은 카본도프드 실리콘베이스물질(carbon doped silicon base material) 또는 보론도프드 실리콘베이스물질(boron doped silicon base material)을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiCO 또는 SiBN을 포함할 수 있다. 카본도프드 실리콘베이스물질은 낮은 카본 농도(Low carbon concentration)를 가질 수 있다. 이를 저카본도프드 실리콘베이스물질(low carbon doped silicon base material)이라고 지칭할 수 있다. 저카본도프드 실리콘베이스물질은 카본농도가 낮은 SiCO을 포함할 수 있다. 이를 "Low carbon-SiCO"라고 지칭할 수 있다. 카본농도가 낮은 SiCO에서 카본 농도는 10% 이하일 수 있다. 보론도프드 실리콘베이스물질은 높은 보론 농도(High carbon concentration)를 가질 수 있다. 이를 고보론도프드 실리콘베이스물질(high boron doped silicon base material)이라고 지칭할 수 있다. 고보론도프드 실리콘베이스물질은 보론농도가 높은 SiBN(High boron-SiBN)을 포함할 수 있다. 아울러, 불순물에 의해 제1저유전율스페이서층(26A)은 식각률이 작을 수 있다.
제1저유전율스페이서층(26A)은 갭(G)을 충분히 채울 수 있는 두께를 가질 수 있다. 제1저유전율스페이서층(26A)이 두꺼워도, 제1저유전율스페이서층(26A)이 낮은 저유전율을 가지므로 기생캐패시턴스 감소에 유리하다.
위와 같이, 제1저유전율스페이서층(26A)은 실리콘산화물(SiO2)보다 유전율이 낮을 수 있다.
제1저유전율스페이서층(26A)은 원자층증착법(ALD)으로 형성될 수 있다. 예컨대, 제1저유전율스페이서층(26A)은 SiBN ALD 또는 SiCO ALD에 의해 형성될 수 있다. SiBN ALD는 "SiH2Cl2(또는 SiH4)/퍼지/BCl3/퍼지/NH3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiCO ALD는 "SiH2Cl2(또는 SiH4)/퍼지/C2H4(또는 CH4)/퍼지/O3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiH2Cl2 및 SiH4는 실리콘소스가스이고, BCl3는 보론소스가스이다. NH3는 질소소스가스이고, O3는 산소소스가스이다. 실리콘소스가스, 보론소스가스, 질소소스가스 및 산소소스가스는 상술한 소스물질 외에 다른 소스물질을 포함할 수도 있다.
도 11에 도시된 바와 같이, 제2저유전율스페이서층(27A)이 형성될 수 있다. 제2저유전율스페이서층(27A)은 제1저유전율스페이서층(26A) 상에 형성될 수 있다. 제2저유전율스페이서층(27A)은 5 이하의 저유전율(low k)을 가질 수 있다. 제2저유전율스페이서층(27A)은 저유전물질(low k material)을 포함할 수 있다. 제2저유전율스페이서층(27A)과 제1저유전율스페이서층(26A)은 인시튜(in-situ)로 형성될 수 있다.
제2저유전율스페이서층(27A)은 실리콘베이스물질을 포함할 수 있다. 제2저유전율스페이서층(27A)은 카본, 보론 또는 이들의 조합 중에서 선택된 적어도 어느 하나의 불순물을 포함할 수 있다. 제2저유전율스페이서층(27A)의 저유전율은 불순물에 의해 얻어질 수 있다. 제2저유전율스페이서층(27A)은 불순물함유 실리콘베이스물질을 포함할 수 있다. 불순물함유 실리콘베이스물질은 SiC, SiCN 또는 SiBCN을 포함할 수 있다. 불순물함유 실리콘베이스물질은 높은 카본 농도(Low carbon concentration)를 갖는 SiCO을 포함할 수 있다. 이를 "High carbon-SiCO"라고 지칭할 수 있다. 카본농도가 높은 SiCO에서 카본 농도는 20% 이상일 수 있다. 아울러, 불순물에 의해 제2저유전율스페이서층(27A)은 식각률이 작을 수 있다.
제2저유전율스페이서층(27A)은 원자층증착법(ALD)으로 형성될 수 있다. 예컨대, 제2저유전율스페이서층(27A)은 SiC ALD, SiBCN ALD, SiCN ALD 또는 SiCO ALD에 의해 형성될 수 있다. SiC ALD는 ""SiH2Cl2(또는 SiH4)/퍼지/C2H4(또는 CH4)/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiBCN ALD는 SiH2Cl2(또는 SiH4)/퍼지/BCl3/퍼지/C2H4(또는 CH4)/퍼지/NH3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiCN ALD는 SiH2Cl2(또는 SiH4)/퍼지/C2H4(or CH4)/퍼지/NH3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiCO ALD는 "SiH2Cl2(또는 SiH4)/퍼지/C2H4(또는 CH4)/퍼지/O3/퍼지"로 이루어진 단위사이클을 포함할 수 있다. SiH2Cl2 및 SiH4는 실리콘소스가스이고, BCl3는 보론소스가스이다. NH3는 질소소스가스이고, C2H4(or CH4)는 카본소스가스이다. O3는 산소소스가스이다. 실리콘소스가스, 보론소스가스, 질소소스가스 및 산소소스가스는 상술한 소스물질 외에 다른 소스물질을 포함할 수도 있다.
제1저유전율스페이서층(26A)을 형성하기 위한 SiCO ALD(이하, '제1SiCO ALD'라 약칭함)는 제2저유전율스페이서층(27A)을 형성하기 위한 SiCO ALD(이하, '제2SiCO ALD'라고 약칭함)와 다를 수 있다. 제1SiCO ALD는 제1SiCO를 증착하기 위한 단위사이클고, 제2SiCO ALD은 제2SiCO를 증착하기 위한 단위사클이다. 제1SiCO ALD에 의해 저농도 카본이 함유된 SiCO를 증착할 수 있다. 제2SiCO ALD에 의해 고농도 카본이 함유된 SiCO를 증착할 수 있다.
제2저유전율스페이서층(27A)은 갭(G)을 채우지 않을 수 있다. 제1저유전율스페이서층(26A) 상에서 비트라인구조물(BL)을 커버링할 수 있다. 제2저유전율스페이서층(27A)은 제1저유전율스페이서층(26A)보다 얇을 수 있다.
제2저유전율스페이서층(27A)은 일반적인 실리콘질화물(Conventional Si3N4)보다 식각률이 작을 수 있다. 일반적인 실리콘질화물은 카본 또는 보론이 도핑되지 않은 언도프드 실리콘질화물이다. 동일한 건식식각(또는 건식세정) 및 습식식각(또는 습식세정) 조건하에서, 제2저유전율스페이서층(27A)은 일반적인 실리콘질화물보다 식각률이 작다. 예컨대, NF3/H2O의 건식식각에서 제2저유전율스페이서층(27A)의 식각률은 약 0.2Å일 수 있고, 일반적인 실리콘질화물의 식각률은 약 14.6Å일 수 있다. LAL 용액을 이용한 습식식각에서, 제2저유전율스페이서층(27A)의 식각률은 약 0.4Å일 수 있고, 일반적인 실리콘질화물의 식각률은 약 11.1Å일 수 있다. LAL용액은 H2O, HF 및 NH4F을 포함할 수 있다. 제2저유전율스페이서층(27A)은 후속 건식식각 및 습식식각에 대한 식각 내성을 가질 수 있다.
이와 같이, 제2저유전율스페이서층(27A)이 일반적인 실리콘질화물보다 식각률이 작으므로, 두께를 얇게 증착할 수 있다. 따라서, 제1저유전율스페이서층(26A)의 두께를 증가시켜 기생캐패시턴스 감소에 추가적으로 기여할 수 있다.
상술한 바에 따르면, 비트라인콘택플러그(22)의 양측벽에는 하나의 제1저유전율스페이서층(26A)이 형성될 수 있다. 비트라인(23)의 양측벽에는 제1저유전율스페이서층(26A)과 제2저유전율스페이서층(27A)을 포함하는 이중층(Bilayer)이 형성될 있다.
제1저유전율스페이서층(26A)은 제2저유전율스페이서층(27A)보다 유전율이 낮을 수 있다. 제2저유전율스페이서층(27A)은 '저유전율스페이서층(Low k spacer layer)'이라고 지칭할 수 있고, 제1저유전율스페이서층(26A)은 '극저유전율스페이서층(ultra low k spacer layer)'이라고 지칭할 수 있다.
제1저유전율스페이서층(26A)은 제2저유전율스페이서층(27A)은 ALD 장비에서 인시튜(In-situ)로 증착할 수 있다.
도 12에 도시된 바와 같이, 희생층(28A)이 형성된다. 희생층(28A)은 비트라인구조물 사이의 공간을 채운다. 희생층(28A)은 절연물질로 형성될 수 있다. 희생층(28A)은 실리콘산화물로 형성될 수 있다. 희생층(28A)은 스핀온절연물질(Spin On Dielectric; SOD)을 포함할 수 있다. 후속하여 희생층(28A)은 비트라인하드마스크(24)의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물 사이에 라인 형상의 희생층(28A)이 형성될 수 있다. 희생층(28A)은 비트라인구조물과 평행하게 연장될 수 있다. 희생층(28A)의 평탄화 공정시에 비트라인하드마스크(24)의 상부 표면이 노출되도록 제1저유전율스페이서층(26A), 제2저유전율스페이서층(27A)이 평탄화될 수 있다. 평면상으로 볼 때, 제1저유전율스페이서층(26A) 및 제2저유 전율스페이서층(27A)은 비트라인(23)의 측벽에서 평행하게 연장되는 라인 형상을 가질 수 있다.
도 13에 도시된 바와 같이, 비트라인구조물 및 희생층(28A) 상에 라인형 마스크패턴(29)이 형성된다. 라인형 마스크패턴(29)은 비트라인구조물과 교차하는 방향으로 패터닝된다. 라인형 마스크패턴(29)은 라인 형상을 갖는다. 라인형 마스크패턴(29)은 감광막패턴을 포함할 수 있다. 라인형 마스크패턴(29)은 라인/스페이스 형상의 패턴일 수 있다. 평면상으로 볼 때, 라인형 마스크패턴(29)의 스페이스는 매립워드라인(17)과 오버랩될 수 있다. 라인형 마스크패턴(29)에 의해 희생층(28A)의 상부 표면이 일부 노출될 수 있다.
도 14에 도시된 바와 같이, 희생층(28A)에 예비 분리부(Pre-isolation part, 30)가 형성될 수 있다. 라인형 마스크패턴(29)을 식각마스크로 이용하여 희생층(28A)을 식각한다. 이에 따라, 예비 분리부(30)가 형성되며, 이웃하는 예비 분리부(30) 사이에 희생층패턴(28)이 잔류할 수 있다.
예비 분리부(30)는 매립워드라인(17)에 오버랩되는 형태가 될 수 있다. 다른 실시예에서, 예비 분리부(30)는 매립워드라인(17)보다 작은 선폭을 가질 수 있다.
도 15에 도시된 바와 같이, 라인형 마스크패턴(29)이 제거된다. 예비 분리부(30)에 플러그분리층(Plug isolation layer, 31)이 형성된다. 플러그분리층(31)은 예비 분리부(30)를 갭필하도록 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 플러그분리층(31)은 비트라인구조물과 교차하는 방향에서 비트라인구조물 사이에 형성될 수 있다. 희생층패턴(28)은 비트라인구조물과 교차하는 방향에서 비트라인구조물 사이에 형성될 수 있다. 비트라인구조물과 평행하는 방향에서 플러그분리층(31)과 희생층패턴(28)이 교대로 번갈아 위치할 수 있다. 플러그분리층(31)은 예비 분리부(30)를 채울 수 있다.
플러그분리층(31) 및 제2저유전율스페이서층(27A)은 희생층패턴(28)에 대해 식각선택비를 가질 수 있다.
도 16에 도시된 바와 같이, 희생층패턴(28)이 제거된다. 희생층패턴(28)이 제거된 공간은 예비 제2콘택홀(32')이 된다. 비트라인구조물과 평행하는 방향에서, 예비 제2콘택홀(32')과 플러그분리층(31)이 교대로 번갈아 형성될 수 있다. 이웃하는 예비 제2콘택홀(32')은 비트라인구조물과 플러그분리층(31)에 의해 고립된 형상을 갖고 배열될 수 있다. 예비 제2콘택홀(32')은 평면상으로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.
희생층패턴(28)을 제거하기 위해 딥아웃(Dip-out) 공정이 적용될 수 있다. 딥아웃 공정에 의해 제1저유전율스페이서층(26A) 및 제2저유전율스페이서층(27A)의 손실없이 선택적으로 희생층패턴(28)을 제거할 수 있다.
도 17에 도시된 바와 같이, 예비 제2콘택홀(32')에 자기-정렬되도록 하부물질들을 식각할 수 있다. 이에 따라, 제2콘택홀(32)이 형성될 수 있다. 제2콘택홀(32)은 예비 제2콘택홀(32')이 하향 확장된(Downwardly extending) 형상일 수 있다.
제2콘택홀(32)을 형성하기 위해, 예비 제2콘택홀(32') 아래의 제2저유전율스페이서층(27A), 제1저유전율스페이서층(26A) 및 하드마스크층(14)이 순차적으로 식각될 수 있다. 제2콘택홀(32)은 기판(11)의 표면을 노출시킬 수 있다.
제2콘택홀(32)의 저부는 기판(11) 내부로 확장될 수 있다. 제2콘택홀(32)을 형성하는 동안에, 소자분리층(12), 게이트캡핑층(18) 및 제2불순물영역(20)이 일정 깊이 리세스될 수 있다. 제2콘택홀(32)의 바닥면은 비트라인콘택플러그(22)의 상부 표면보다 낮은 레벨일 수 있다. 제2콘택홀(32)의 바닥면은 비트라인콘택플러그(22)의 바닥면보다 높은 레벨일 수 있다. 제2콘택홀(32)은 스토리지노드콘택홀이라고 지칭될 수 있다.
제2콘택홀(32)을 형성하기 위한 식각에 의해 비트라인구조물의 측벽에 복수의 스페이서가 형성될 수 있다. 복수의 스페이서는 적어도 2가지의 서로 다른 저유전율을 갖는 물질들을 포함할 수 있다.
복수의 스페이서는 제1저유전율스페이서(26) 및 제2저유전율스페이서(27)를 포함할 수 있다. 제1저유전율스페이서(26)는 비트라인구조물의 측벽에 접촉할 수 있다. 제2저유전율스페이서(27)는 제1저유전율스페이서(26)를 부분적으로 커버링할 수 있다. 제1저유전율스페이서(26)의 바텀부는 제2저유전율스페이서(27)에 의해 커버링되지 않을 수 있다.
제1저유전율스페이서(26)는 플러깅 스페이서(26P)와 라인형 스페이서(26L)를 포함할 수 있다. 플러깅 스페이서(26P)는 비트라인구조물(BL)의 하부 측벽에 위치할 수 있고, 라인형 스페이서(26L)는 비트라인구조물(BL)의 상부 측벽에 위치할 수 있다. 플러깅 스페이서(26P)는 비트라인콘택플러그(22)의 측벽에 위치할 수 있고, 라인형 스페이서(26L)는 비트라인(23)의 측벽에 위치할 수 있다. 플러깅스페이서(26P)은 라인형스페이서(26L)보다 두꺼울 수 있다. 플러깅 스페이서(26P)와 라인형 스페이서(26L)는 일체형일 수 있다. 플러깅 스페이서(26P)는 '필링스페이서(Filling spacer)' 또는 '갭필스페이서(gapfill spacer)'라고 지칭될 수 있다.
비트라인(23)의 측벽에는 제1저유전율스페이서(26) 및 제2저유전율스페이서(27)가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 하나의 제1저유전율스페이서(26)가 형성될 수 있다. 제1저유전율스페이서(26)는 비트라인콘택플러그(22)의 측벽에 형성되면서, 비트라인(23)의 측벽까지 연장될 수 있다. 비트라인(23)의 측벽에는 라인형 스페이서(26L) 및 제2저유전율스페이서(27)가 순차적으로 적층될 수 있다. 비트라인콘택플러그(22)의 측벽에는 하나의 플러깅스페이서(26P)가 형성될 수 있다.
제2저유전율스페이서층(27A)의 식각에 의해 제2저유전율스페이서(27)가 형성된다. 제2저유전율스페이서(27)의 측벽에 정렬시켜 제1저유전율스페이서층(26A)이 식각될 수 있다. 제1저유전율스페이서층(26A)의 식각에 의해 제1저유전율스페이서(26)가 형성된다.
제2저유전율스페이서층(27A)의 식각률이 작기 때문에, 제2스페이서(27)의 식각손실을 억제할 수 있다.
제1저유전율스페이서(26)는 제2저유전율스페이서(27)보다 유전율이 낮으므로, 극저유전율스페이서(untra low k spacer)라고 지칭할 수 있다.
비트라인(23)의 측벽에는 더블 저유전율스페이서가 형성될 수 있다. 비트라인콘택플러그(22)의 측벽에는 싱글 저유전율스페이서가 형성될 수 있다. 더블 저유전율스페이서는 제1저유전율스페이서(26)와 제2저유전율스페이서(27)를 포함할 수 있다. 싱글 저유전율스페이서 제1저유전율스페이서(26)만을 포함할 수 있다.
더블 저유전율스페이서는 UL-L(Ultra Low k-Low k) 구조일 수 있고, 싱글 저유전율스페이서는 UL(Ultra Low k) 구조일 수 있다. 더블 저유전율스페이서 내에서 제1저유전율스페이서(26)가 최대 체적을 차지할 수 있다.
도 18에 도시된 바와 같이, 스토리지노드콘택플러그(33)가 형성될 수 있다. 스토리지노드콘택플러그(33)는 제2콘택홀(32)을 채울 수 있다. 스토리지노드콘택플러그(33)의 제2불순물영역(20)과 접촉할 수 있다. 스토리지노드콘택플러그(33)는 비트라인구조물과 이웃할 수 있다. 탑뷰로 볼 때, 복수의 비트라인구조물 사이에 복수의 스토리지노드콘택플러그(33)가 위치할 수 있다. 비트라인(23)에 평행하는 방향에서, 복수의 스토리지노드콘택플러그(33)와 복수의 플러그분리층(31)이 교대로 번갈아 위치할 수 있다(도 3 참조).
스토리지노드콘택플러그(33)는 하부 플러그(33L), 오믹콘택층(33M) 및 상부 플러그(33U)가 순차적으로 적층될 수 있다.
하부 플러그(33L)는 실리콘함유물질을 포함할 수 있다. 하부 플러그(33L)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 하부 플러그(33L)는 제2불순물영역(20)과 접속된다. 하부 플러그(33L)의 상부 표면은 비트라인(23)의 상부 표면보다 높을 수 있다. 하부 플러그(33L)를 형성하기 위해 제2콘택홀(34)을 채우도록 폴리실리콘을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다.
비트라인(23)과 하부 플러그(33L) 사이에 라인형 스페이서(26L)와 제2저유전율스페이서(27)가 위치할 수 있다. 비트라인콘택플러그(22)와 하부 플러그(33L) 사이에 플러깅 스페이서(26P)가 위치할 수 있다. 라인형 스페이서(26L)와 제2저유전율스페이서(27)는 UL-L(Ultra Low k-Low k) 구조일 수 있다. 플러깅 스페이서(26P)는 UL(Ultra Low k) 구조일 수 있다.
하부 플러그(33L) 상에 오믹콘택층(33M)이 형성될 수 있다. 오믹콘택층(33M)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(33M)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 하부 플러그(33L)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층(33M)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(33M)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다.
오믹콘택층(33M)으로서 CoSi2 상(phase)의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
오믹콘택층(33M) 상에 상부 플러그(33U)가 형성된다. 상부 플러그(33U)를 형성하기 위해 금속물질(미도시)의 갭필 및 평탄화가 수행될 수 있다. 상부 플러그(33U)는 오믹콘택층(33M) 상에서 제2콘택홀(34)을 채우면서 형성될 수 있다. 상부 플러그(33U)는 금속함유층을 포함할 수 있다. 상부 플러그(33U)는 텅스텐을 함유하는 물질을 포함할 수 있다. 상부 플러그(33U)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.
하부 플러그(33L)가 폴리실리콘을 포함하고, 오믹콘택층(33M) 및 상부 플러그(33U)가 금속물질을 포함하므로, 스토리지노드콘택플러그(33)는 하이브리드플러그(Hybrid plug) 또는 세미메탈플러그(Semi-metal plug)라고 지칭될 수 있다.
다음으로, 도시하지 않았으나, 상부 플러그(33U) 상에 메모리요소(34)가 형성될 수 있다.
상술한 실시예에 따르면, 극저유전율을 갖는 플러깅스페이서(26P)를 형성하므로써, 비트라인콘택플러그(22)와 스토리지노드콘택플러그(33) 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 유전율 감소 요인이 되는 다른 물질없이 두꺼운 플러깅스페이서(26P)만으로 형성되므로, 비트라인콘택플러그(22)와 스토리지노드콘택플러그(33) 사이의 기생캐패시턴스를 더욱 감소시킬 수 있다.
또한, 극저유전율을 갖는 라인형 스페이서(26L) 및 저유전율을 갖는 제2스페이서(27)를 형성하므로써 비트라인(23)과 스토리지노드콘택플러그(33) 사이의 기생캐패시턴스를 감소시킬 수 있다. 아울러, 라인형 스페이서(26L)가 최대 체적을 차지하므로, 기생 캐패시턴스를 더욱 감소시킬 수 있다.
이와 같이, 기생캐패시턴스가 감소하므로 메모리셀의 센싱마진(Sensing margin)을 개선시킬 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 소자분리층
203 : 활성영역 204 : 게이트트렌치
205 : 게이트절연층 206 : 매립워드라인
207 : 게이트캡핑층 208, 209 : 제1,2불순물영역
210 : 비트라인콘택플러그 211 : 비트라인콘택홀
212 : 하드마스크층 213 : 비트라인
214 : 비트라인하드마스크 215 : 제1저유전율스페이서
216 : 제2저유전율스페이서 217 : 스토리지노드콘택홀
218 : 하부 플러그 219 : 오믹콘택층
220 : 상부 플러그 221 : 플러그분리층
230 : 메모리요소 215P : 플러깅스페이서
215L : 라인형스페이서

Claims (35)

  1. 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 비트라인구조물;
    스토리지노드콘택플러그;
    상기 비트라인콘택플러그의 측벽에 접촉하는 갭필 스페이서와 상기 비트라인의 측벽에 접촉하는 라인형 스페이서를 포함하는 극저유전율스페이서; 및
    상기 극저유전율스페이서의 라인형 스페이서 상에 형성되며, 상기 스토리지노드콘택플러그에 접촉된 저유전율스페이서를 포함하고,
    상기 갭필 스페이서는 상기 라인형 스페이서보다 큰 두께를 갖고,
    상기 갭필 스페이서는 단일층으로 구성되는
    는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서는 상기 저유전율스페이서보다 낮은 유전율을 갖는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서는 실리콘산화물(SiO2)보다 낮은 유전율을 갖고, 상기 저유전율스페이서는 실리콘질화물(Si3N4)보다 낮은 유전율을 갖는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서는 3.5보다 낮은 낮은 유전율을 갖고, 상기 저유전율스페이서는 5보다 낮은 유전율을 갖는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 갭필 스페이서와 라인형 스페이서는 동일 극저유전율물질로 이루어진 일체형인 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 상기 갭필 스페이서가 형성되고, 상기 비트라인과 스토리지노드콘택플러그 사이에는 상기 라인형 스페이서 및 저유전율스페이서의 이중층이 형성되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 갭필 스페이서는 상기 스토리지노드콘택플러그에 직접 접촉되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서는 카본 또는 보론을 포함하는 실리콘베이스물질을 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서는 SiBN을 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저유전율스페이서는 카본, 보론 또는 이들의 조합을 포함하는 실리콘베이스물질을 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저유전율스페이서는 SiC, SiCN 또는 SiBCN를 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서는 제1SiCO를 포함하고, 상기 저유전율스페이서는 제2SiCO를 포함하되, 상기 제1SiCO는 상기 제2SiCO보다 카본농도가 낮은 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유전율스페이서의 라인형 스페이서는 상기 저유전율스페이서보다 큰 두께를 갖는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저유전율스페이서는 실리콘질화물보다 식각률이 작은 물질을 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 비트라인콘택플러그에 접속되는 제1불순물영역 및 상기 스토리지노드콘택플러그에 접속되는 제2불순물영역을 포함하는 반도체 기판; 및
    상기 반도체 기판 상에 형성되며, 상기 제1불순물영역을 노출시키는 비트라인콘택홀을 포함하는 절연물질을 더 포함하고,
    상기 비트라인콘택홀은 상기 비트라인콘택플러그, 상기 비트라인콘택플러그의 양측벽에 접촉된 상기 갭필 스페이서로 채워지는
    반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1불순물영역과 제2불순물영역 사이의 트렌치;
    상기 트렌치 내에 형성된 매립워드라인; 및
    상기 스토리지노드콘택플러그 상에 형성된 메모리요소를 더 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 극저유저율스페이서는 제1카본도프드스페이서를 포함하고, 상기 저유저율스페이서는 제2카본도프드스페이서를 포함하되,
    상기 제1카본도프드스페이서는 상기 제2카본도프드스페이서보다 낮은 카본농도를 갖는 반도체장치.
  18. 반도체 기판 상에 비트라인콘택플러그 및 상기 비트라인콘택플러그 상의 비트라인을 포함하는 비트라인구조물을 형성하는 단계;
    상기 비트라인구조물의 측벽에 극저유전율층을 형성하는 단계;
    상기 극저유전율층 상에 저유전율층을 형성하는 단계;
    상기 저유전율층을 식각하여 상기 비트라인의 측벽에 위치하는 저유전율스페이서를 형성하는 단계; 및
    상기 저유전율스페이서에 정렬되도록 상기 극저유전율층을 식각하여 상기 비트라인콘택플러그에 접촉하는 갭필 스페이서와 상기 비트라인의 측벽에 평행하는 라인형 스페이서를 포함하는 극저유전율스페이서를 형성하는 단계를 포함하고,
    상기 갭필 스페이서는 단일층으로 구성되는
    를 포함하는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 극저유전율층은 상기 저유전율층보다 낮은 유전율을 갖는 물질을 포함하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 극저유전율층은 실리콘산화물(SiO2)보다 낮은 유전율을 갖고, 상기 저유전율층은 실리콘질화물(Si3N4)보다 낮은 유전율을 갖는 반도체장치 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 극저유전율층은 3.5보다 낮은 낮은 유전율을 갖고, 상기 저유전율층은 5보다 낮은 유전율을 갖는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 갭필 스페이서와 라인형 스페이서는 상기 저유전율스페이서보다 낮은 극저유전율을 갖는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 갭필 스페이서 및 라인형 스페이서는 카본 또는 보론을 포함하는 실리콘베이스물질을 포함하는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 갭필 스페이서 및 라인형 스페이서는 SiBN을 포함하는 반도체장치 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 저유전율스페이서는 카본, 보론 또는 이들의 조합을 포함하는 실리콘베이스물질을 포함하는 반도체장치 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 저유전율스페이서는 SiC, SiCN 또는 SiBCN를 포함하는 반도체장치 제조방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 라인형 스페이서 및 갭필 스페이서는 제1SiCO를 포함하고, 상기 저유전율스페이서는 제2SiCO를 포함하되, 상기 제1SiCO는 상기 제2SiCO보다 카본농도가 낮은 반도체장치 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 라인형 스페이서는 상기 저유전율스페이서보다 큰 두께를 갖는 반도체장치 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 저유전율스페이서는 실리콘질화물보다 식각률이 작은 물질을 포함하는 반도체장치 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 극저유전율스페이서를 형성하는 단계 이후에,
    상기 비트라인구조물에 이웃하는 스토리지노드콘택플러그를 형성하는 단계를 더 포함하고,
    상기 비트라인콘택플러그와 스토리지노드콘택플러그 사이에는 상기 갭필 스페이서가 형성되고, 상기 비트라인과 스토리지노드콘택플러그 사이에는 상기 라인형 스페이서 및 저유전율스페이서의 이중층이 형성되는 반도체장치 제조 방법.

  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 갭필 스페이서는 상기 스토리지노드콘택플러그에 직접 접촉되는 반도체장치 제조 방법.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 비트라인구조물을 형성하는 단계는,
    상기 반도체기판 상에 절연물질을 형성하는 단계;
    상기 절연물질을 식각하여 비트라인콘택홀을 형성하는 단계;
    상기 비트라인콘택홀을 채우는 예비 플러그를 형성하는 단계;
    상기 예비 플러그 상에 도전층을 형성하는 단계; 및
    상기 도전층과 예비 플러그를 식각하여 각각 상기 비트라인 및 비트라인콘택플러그를 형성하되, 상기 비트라인콘택플러그 양측의 비트라인콘택홀 내에 갭을 정의하는 단계
    를 포함하는 반도체장치 제조 방법.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 극저유전율층은, 상기 비트라인의 측벽을 라이닝하면서 상기 갭을 완전히 채우는 두께로 형성하는 반도체장치 제조 방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 저유전율층은, 상기 극저유전율층 상에 상기 극저유전율층보다 얇은 두께로 컨포멀하게 형성하되, 상기 갭 내에 위치하지 않도록 형성하는
    반도체장치 제조 방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 비트라인구조물을 형성하는 단계 이전에,
    상기 반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치 내에 매립워드라인을 형성하는 단계; 및
    상기 매립워드라인 양측의 반도체기판 내에 제1불순물영역 및 제2불순물영역을 형성하는 단계를 더 포함하고,
    상기 비트라인콘택플러그는 상기 제1불순물영역 상에 형성되는 반도체장치 제조 방법.
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