CN112992792B - 半导体结构的制造方法及半导体结构 - Google Patents

Abstract

本发明实施例提供一种半导体结构的制造方法及半导体结构，制造方法包括：提供基底，在基底上形成在第一方向上延伸的位线以及位于相邻位线之间的沟槽；形成填充沟槽的介质层和接触层，介质层与接触层在第一方向上间隔设置，且介质层和接触层均与基底接触，接触层内具有第一缝隙；去除部分接触层，以露出第一缝隙；形成填充层填充第一缝隙；回刻接触层和填充层。本发明实施例能够降低导电击穿的风险，从而提高半导体结构的良率。

Description

半导体结构的制造方法及半导体结构

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法及半导体结构。

背景技术

半导体结构中的存储器是用来存储程序和各种数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器通常包括电容以及与电容连接的晶体管，电容用来存储代表存储信息的电荷，晶体管是控制电容的电荷流入和释放的开关。在写入数据时字线给出高电平，晶体管导通，位线向电容充电。读出时字线同样给出高电平，晶体管导通，电容放电，使位线获得读出信号。

接触层是实现电容与基底电连接的结构。接触层的质量对半导体结构的良率有较大影响。然而，现目前接触层的质量还有待提升。

发明内容

本发明实施例提供一种半导体结构的制造方法和半导体结构，以提高接触层的质量，进而提高半导体结构的良率。

为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底，在所述基底上形成在第一方向上延伸的位线以及位于相邻所述位线之间的沟槽；形成填充所述沟槽的介质层和接触层，所述介质层与所述接触层在所述第一方向上间隔设置，且所述介质层和所述接触层均与所述基底接触，所述接触层内具有第一缝隙；去除部分所述接触层，以露出所述第一缝隙；形成填充层填充所述第一缝隙；回刻所述接触层和所述填充层。

另外，形成所述接触层的步骤包括：形成填充所述沟槽的初始接触层；对所述初始接触层进行图形化处理，以在所述沟槽内形成相互分立的多个所述接触层以及相邻所述接触层之间的间隔槽。

另外，形成所述初始接触层的方法包括：低压化学气相沉积；所述低压化学气相沉积的工艺参数包括：温度为380℃～500℃，气压为1Torr～3Torr。

另外，对所述初始接触层进行图像化处理的步骤包括：在所述初始接触层上形成在第二方向上延伸的掩膜层；以所述掩膜层为掩膜，对所述初始接触层进行干法刻蚀，形成所述间隔槽，直至所述间隔槽底部露出所述基底，所述第二方向与所述第一方向不同。

另外，所述第二方向与所述第一方向的夹角为75°～90°。

另外，形成介质层的步骤包括：形成所述介质层填充所述间隔槽，所述介质层内具有第二缝隙。

另外，所述制造方法还包括：在去除部分所述接触层，以露出所述第一缝隙的同时，去除部分所述介质层，以露出所述第二缝隙。

另外，在形成所述填充层填充所述第一缝隙的同时，所述填充层还填充所述第二缝隙。

另外，形成所述介质层的工艺步骤包括：形成第一子介质层，所述第一子介质层覆盖所述间隔槽的底部和侧壁；形成第二子介质层，所述第二子介质层位于所述第一子介质层表面且填充所述间隔槽，所述第二子介质层的材料与所述第一子介质层的材料不同，且所述第二子介质层内具有所述第二缝隙。

另外，在所述第一方向上，所述第一子介质层的厚度与所述间隔槽的宽度之比为1：4～1：3。

另外，回刻所述接触层以及所述填充层之后，还包括步骤：在剩余的所述接触层以及所述填充层上形成导电层。

本发明实施例还提供一种半导体结构，包括：基底，所述基底上具有在第一方向上延伸的位线；位于相邻位线之间的介质层和接触层，所述介质层和所述接触层在所述第一方向上间隔排列，且所述介质层和所述接触层均与所述基底接触；位于所述接触层内的填充层，且所述接触层露出所述第一填充层的顶面。

另外，所述填充层还位于所述介质层内，且所述介质层露出所述填充层的顶面。

另外，所述介质层包括第一子介质层和第二子介质层；所述第一子介质层覆盖所述基底的表面以及所述接触层侧壁；所述第二子介质层位于所述第一子介质层表面；所述第二子介质层的材料与所述第一子介质层的材料不同，所述填充层还位于所述第二子介质层内，且所述第二子介质层露出所述填充层的顶面。

另外，所述第一子介质层的材料包括氮化硅；所述第二子介质层的材料包括氧化硅；所述填充层的材料包括氮化硅。

另外，所述接触层的材料包括多晶硅。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

本发明实施例在接触层中的第一缝隙中形成填充层，填充层可以避免第一缝隙在后续刻蚀过程中扩大造成接触层空洞，进而可以提高接触层的电性能，还能降低导电击穿的风险，从而提高半导体结构的良率。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1-图17为本发明第一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。

图18-图24为本发明第二实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现目前接触层的质量还有待提升。经分析发现，主要原因在于：随着半导体结构尺寸的不断缩小，用于填充接触层的沟槽的深宽比越来越大，从而导致在填充过程中形成位于接触层内的缝隙；后续在回刻接触层的过程中，刻蚀气体会进入缝隙，进而增大缝隙的体积；过大的缝隙不仅会增大接触层的电阻，还会产生导电击穿的风险，从而降低半导体结构的良率。

为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：在形成接触层后，去除部分接触层以露出位于接触层内的第一缝隙，形成填充第一缝隙的填充层。由于第一缝隙被填充，在后续回刻接触层和填充层的过程中，刻蚀气体不会进入第一缝隙，从而能够避免第一缝隙扩大造成接触层空洞，进而避免增大接触层的电阻，以及降低导电击穿的风险。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

本发明第一实施例提供一种半导体结构的制造方法，图1-图17为本发明第一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图，以下将结合附图进行具体说明。

参考图1-图5，提供基底100，在基底100上形成在第一方向上延伸的位线107以及位于相邻位线107之间的沟槽122。

以下将对基底100的结构进行详细说明。参考图1和图2，图1为基底100的立体结构示意图，图2为图1在A-A1方向上的剖面图。基底100包括多个相互分立的有源区102，有源区102可以为源极或漏极等有源结构，有源区102的材料包括多晶硅，多晶硅中具有硼、磷等掺杂离子。

基底100还包括用于隔离相邻有源区102的隔离结构101。本实施例中，隔离结构101的顶面与有源区102的顶面齐平。隔离结构101的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅。

基底100还包括多个相互分立的埋入式字线104。埋入式字线104嵌入有源区102和隔离结构101中，且被有源区102和隔离结构101暴露出上表面。埋入式字线104与有源区102之间还具有栅介质层。埋入式字线104的材料为导电率较高的金属材料，比如可以为铜、铝、钨、钽、钼、银或金。

基底100还包括位于埋入式字线104上的第一绝缘层103，第一绝缘层103用于防止埋入式字线104被氧化。第一绝缘层103还覆盖有源区102和隔离结构101的顶面。第一绝缘层103的材料为绝缘材料，比如可以为氮化硅、二氧化硅或碳化硅。

以下将对位线107以及沟槽122的形成步骤进行具体说明。

参考图3，刻蚀基底100形成位线接触孔105，位线接触孔105露出有源区102的顶面。位线接触孔105为后续形成的位线接触层的填充区间。结合参考图2，图2中的虚线圆圈示意出了位线接触孔105与有源区102的相对位置，即位线接触孔105正对有源区102的中心位置。

具体地，形成位线接触孔105的步骤包括：在第一绝缘层103上形成掩膜；采用干法刻蚀对第一绝缘层103进行图形化处理，去除高于有源区102顶面的第一绝缘层103，此时形成了圆柱形的通孔；继续对通孔所露出的有源区102进行干法刻蚀，以使有源区102的顶面低于隔离结构101的顶面，此时形成位线接触孔105。在其他实施例中，也可以采用湿法刻蚀形成位线接触孔。

参考图4，形成填充位线接触孔105(参考图3)的位线接触层106。部分厚度的位线接触层106嵌入隔离结构101之间，如此，位线接触层106与基底100具有更大的接触面积，二者之间的黏附性更大，半导体结构的牢固性更好。

位线接触层106的材料为导电材料，比如可以为多晶硅、钛或钨。

参考图5，在基底100上形成沟槽122以及层叠设置的阻挡层108、位线导电层109和第二绝缘层110。

具体地，在基底上100形成层叠设置的初始阻挡层、初始位线导电层、初始绝缘层。本实施例中，采用化学气相沉积法形成初始阻挡层、初始位线导电层、初始绝缘层。

在初始第二绝缘层上形成掩膜，对初始阻挡层、初始位线导电层、初始第二绝缘层进行干法刻蚀，以去除部分初始阻挡层、初始位线导电层、初始第二绝缘层，从而形成沟槽122以及层叠设置的阻挡层108、位线导电层109和第二绝缘层110。本实施例中，还刻蚀部分位线接触层106以及第一绝缘层103。

阻挡层108和位线导电层109的中线与位线接触层106的中心重合，能够增大阻挡层108和位线导电层109与位线接触层106的接触面积，从而降低接触电阻，提高半导体结构的运行速率。

阻挡层108的材料可以为氮化钛或氮化钽。位线导电层109的材料可以为钨、钽、钼或金。第二绝缘层110的材料可以为氮化硅、二氧化硅或碳化硅。

阻挡层108、位线导电层109、第二绝缘层110以及位线接触层106用于构成位线107，且相邻位线107之间的间距相等。

沟槽122和位线107沿第一方向延伸，本实施例中，第一方向与字线的延伸方向垂直。在其他实施例中，第一方向与字线的延伸方向的夹角可以小于90°，且大于或等于75°。

参考图6，在位线107的侧壁及顶部形成保护层111。保护层111用于保护位线107不被氧化。保护层111的材料为绝缘材料，本实施例中，保护层111的材料与第二绝缘层110的材料相同，比如可以为氮化硅、二氧化硅或碳化硅。

本实施例中，保护层111还位于基底100的表面。去除位于基底100上的部分保护层111，以露出有源区102。本实施例中，还去除部分隔离结构101，以使隔离结构101的顶面低于有源区102的顶面，并露出有源区102的侧壁。如此，可以增大后续形成的接触层与有源区102的接触面积，进而减小接触电阻。

参考图7-图11，形成填充沟槽122(参考图6)的介质层118和接触层112，介质层118与接触层112在第一方向上间隔设置，且介质层118和接触层112均与基底100接触，接触层112内具有第一缝隙113。

本实施例中，接触层112为电容接触层，用于电连接电容和有源区102。接触层112的材料可以为多晶硅。

介质层118用于隔离相邻接触层112。本实施例中，介质层118为双层结构，包括第一子介质层116和第二子介质层117。第一子介质层116的材料与第二子介质层117的材料不同。

第一子介质层116的材料为绝缘材料，且第一子介质层116的材料具有较大的硬度，比如可以为氮化硅或碳化硅。

第二子介质层117的材料为绝缘材料，且第二子介质层117材料的介电常数低于第一子介质层116材料的介电常数，比如可以为二氧化硅。较低的介电常数可以降低相邻接触层112之间的寄生电容，从而提高半导体结构的运行速率。在其他实施例中，第一子介质层的介电常数也可以小于第二子介电层的介电常数。

在其他实施例中，介质层也可以为单层结构。

值得注意的是，本实施例中，接触层112先于介质层118形成，即先形成填充沟槽122的初始接触层，对初始接触层进行图形化处理后，再形成介质层118。在其他实施例中，也可以先形成介质层以及位于相邻介质层之间的通孔，再形成填充通孔的接触层。相比于填充通孔的方法，填充沟槽122形成的接触层112中的第一缝隙更小，如此，后续在第一缝隙中形成的填充层的体积也更小，从而能够降低对接触层的电性能的影响。

以下将对介质层118和接触层112的形成方法进行具体说明。

参考图7-图9，形成位于沟槽122(参考图6)内相互分立的接触层112。

具体地，参考图7，形成填充沟槽122(参考图6)的初始接触层112a。由于沟槽122具有较大的深宽比，因此，在沉积初始接触层112a材料的过程中，会产生第一缝隙113。

本实施例中，通过低压化学气相沉积法形成初始接触层112a。低压气相沉积法具有较好的阶梯覆盖性，能够减小第一缝隙113的体积，从而降低对初始接触层112a电性能的影响。

低压化学气相沉积的反应气体可以为H₃SiN(C₃H₇)₂、Si₂H₆或者SiH[N(CH₃)₂]₃。

低压化学气相沉积的温度为380℃～500℃。温度在上述范围内，能够提高反应气体的活性，从而加快反应速率，进而提高初始接触层112a的形成速率。

低压化学气相沉积的压强为1Torr～3Torr。压强在上述范围内，能够增大气体扩散系数，从而使气态反应物和副产物的质量传输速率加快，进而提高初始接触层112a的形成速率。

在其他实施例中，也可以采用常压化学气相沉积法形成初始接触层。

参考图8-图9，对初始接触层112a进行图形化处理，以在沟槽122(参考图6)内形成相互分立的接触层112以及相邻接触层112之间的间隔槽115。

进一步参考图8，在初始接触层112a上形成在第二方向上延伸的掩膜层(未图示)。本实施例中，掩膜层还位于保护层111上。

第二方向与第一方向不同。本实施例中，第二方向垂直于第一方向。在其他实施例中，第二方向与第一方向的夹角小于90°，且大于或等于75°。

本实施例中，掩膜层位于第一位置114(即图示中的阴影区)。相邻第一位置114之间包括间隔设置的第二位置111b和第三位置112b。第二位置111b对应于被掩膜层暴露的保护层111，第三位置112b对应于被掩膜层暴露的初始接触层112a。在后续干法刻蚀中，第三位置112b处的初始接触层112a将会被去除，从而形成间隔槽；第二位置111b的保护层111将会被保留，只是高度略有降低。

参考图9，图9为半导体结构在第一方向上的局部剖面图。以掩膜层为掩膜，对初始接触层112a(参考图8)进行干法刻蚀，形成间隔槽115，直至间隔槽115底部露出基底100。剩余的初始接触层112a作为接触层112。

在刻蚀初始接触层112a的过程中，初始接触层112a与保护层111具有较大的刻蚀选择比，因此，未被掩膜层遮挡的保护层111不会被去除，只是高度略有降低。

参考图10-图11，图10为半导体结构在第一方向上的局部剖面图，图11为半导体结构在第二方向上的局部剖面图。形成介质层118的步骤包括：形成介质层118填充间隔槽115(参考图9)，介质层118内具有第二缝隙119。

具体地，形成介质层118的工艺步骤包括：形成第一子介质层116，第一子介质层116覆盖间隔槽115的底部和侧壁，本实施例中，第一子介质层116还覆盖接触层112和保护层111的顶面；形成第二子介质层117，第二子介质层117位于第一子介质层116表面且填充间隔槽115，本实施例中，第二子介质层117还位于接触层112和保护层111的顶面上，第二子介质层117内具有第二缝隙119。

本实施例中，采用原子层沉积工艺形成第一子介质层116和第二子介质层117。原子层沉积工艺可以提高第一子介质层116和第二子介质层117厚度的均匀性。在其他实施例，也可以采用化学气相沉积法。

在第一方向上，第一子介质层116的厚度与间隔槽115的宽度之比为1：4～1：3。由于第二子介质层117占据间隔槽115剩余的空间，因此当第一子介质层116的宽度在上述范围时，第二子介质层117的厚度与第一子介质层116的厚度之比为3:1～2:1。由于第一子介质层116具有较大的硬度，第二子介质层117具有较低的介电常数。因此，当二者的厚度在上述范围时，既可以使得介质层118具有较低的介电常数，也可以使得介质层118具有较大的硬度，如此，既可以降低接触层112之间的寄生电容，也可以提高半导体结构的牢固性。

参考图12，图12为半导体结构在第二方向上的局部剖面图。去除部分接触层112，以露出第一缝隙113。本实施例中，在去除部分接触层112前，还去除位于接触层112顶面的第一子介质层116和第二子介质层117。本实施例中，采用干法刻蚀去除部分接触层112，以及部分第一子介质层116和部分第二子介质层117。在其他实施例中，也可以采用湿法刻蚀的方法。

参考图13，在去除部分接触层112，以露出第一缝隙113的同时，去除部分介质层118，以露出第二缝隙119。

具体地，先去除高于接触层112顶面的第一子介质层116和第二子介质层117，再去除高于第二缝隙119的第二子介质层117。

可以理解的是，由于露出第一缝隙113和露出第二缝隙119在同一工艺步骤中进行，因此，可以简化生产工艺，缩短工艺时间。在其他实施例中，也可以分两步进行，即先将第一缝隙露出或先将第二缝隙露出。

参考图14，形成填充层120填充第一缝隙113(参考图12)。具体地，先沉积形成初始填充层，初始填充层填充满第一缝隙113且还位于接触层112的顶面上。回刻初始填充层，以去除位于接触层112顶面的初始填充层，从而形成位于第一缝隙113内的填充层120。

填充层120具有较大的致密度，从而可以提高第一缝隙113的填充率，降低导电击穿的概率。填充层120的材料可以为氮化硅。

本实施例中，采用原子层沉积工艺形成填充层120。原子层沉积工艺可以进一步提高填充层120的致密度。

参考图15，在形成填充层120填充第一缝隙113(参考图13)的同时，填充层120还填充第二缝隙119(参考图13)。本实施例中，填充层120还位于第二子介质层117的顶面上，并与第一子介质层116的顶面齐平。

可以理解的是，由于填充第一缝隙113和填充第二缝隙119在同一工艺步骤中进行，因此，可以简化生产工艺，缩短工艺时间。在其他实施例中，也可以分两步进行，先将第一缝隙填充满或先将第二缝隙填充满。

参考图16，回刻接触层112和填充层120，以使接触层112和填充层120的高度降低。在其中一个实施例中，回刻使接触层112和填充层120的顶面与位线导电层109顶面平齐。在另一个实施例中，回刻使接触层112和填充层120的顶面在位线107高度的1/3～2/3位置。本实施例中，采用干法刻蚀工艺刻蚀接触层112和填充层120。可以理解的是，由于第一缝隙113和第二缝隙119被填充层120填充满，刻蚀气体无法进入第一缝隙113和第二缝隙119，从而无法将第一缝隙113和第二缝隙119扩大。因此，半导体结构具有良好的电性能，且不会产生导电击穿的风险。

参考图17，在剩余的接触层112以及填充层120上形成导电层121。本实施例中，采用物理气相沉积法形成导电层121。导电层121用于电连接后续形成的电容，因此导电层121的材料具有较低的电阻，比如可以为铜、铝或钨等金属。

综上所述，本实施例通过填充沟槽122的方法能够缩小第一缝隙113的大小，通过填充第一缝隙113和第二缝隙119，能够避免第一缝隙113和第二缝隙119在后续刻蚀过程中扩大造成空洞，进而提高半导体结构的电性能，降低产生导电击穿的风险。

本发明第二实施例提供一种半导体结构的制造方法，本实施例与第一实施例大致相同，主要区别包括：本实施例中，先在沟槽中形成相互分立的介质层以及位于相邻介质层之间的通孔，填充通孔以形成接触层。图18-图24为本实施例提供的制造方法各步骤对应的结构示意图，以下将结合附图进行具体说明。

参考图18，提供基底200，在基底200上形成在第一方向上延伸的位线207以及位于相邻位线207之间的沟槽214。

基底200包括有源区220以及用于隔离相邻有源区220的隔离结构201。基底200还可以包括埋入式字线、栅介质层和第一绝缘层等结构。有关基底200的详细说明请参考第一实施例，在此不再赘述。

位线207包括层叠设置的位线接触层、阻挡层202、位线导电层203以及第二绝缘层204。本实施例中，第二绝缘层204还位于阻挡层202和位线导电层203的侧壁。位线207的侧壁还具有隔离层205以及保护层206，保护层206还位于位线207的顶面。

有关位线207的具体形成步骤，请参考第一实施例，不在不再赘述。

沟槽214位于相邻位线207之间，后续用于填充接触层和介质层。

以下将对填充层和介质层的形成步骤进行具体说明。

参考图19-图20，形成填充沟槽214(参考图18)的介质层208和接触层210，介质层208与接触层210在第一方向上间隔设置，且介质层208和接触层210均与基底200接触，接触层210内具有第一缝隙211。

具体地，参考图19，在沟槽214中形成相互分立的介质层208，以及位于相邻介质层208之间的通孔209。

进一步地，形成介质层208和通孔209的步骤包括：先在沟槽214中形成牺牲层；刻蚀牺牲层以形成填充槽；在填充槽中形成介质层208；去除剩余牺牲层，以形成位于相邻介质层208之间的通孔209。

本实施例中，介质层208为单层结构，且介质层208的材料具有较高的致密度，其内部未形成第二缝隙。因此，介质层208具有较好的隔离作用。在其中一个实例中，介质层208的材料可以为氮化硅。

在其他实施例中，也可以采用沉积速率较快的氧化硅作为介质层的材料，此时，介质层中可能会形成第二缝隙；或者，介质层也可以为多层结构，比如介质层包括第一子介质层第二子介质层，第一子介质层中的材料可以为氮化硅，第二子介质层的材料可以为氧化硅，第二子介质层中可能会形成第二缝隙。若介质层中具有第二缝隙，后续可以回刻介质层，以露出第二缝隙，并在第二缝隙中形成填充层。

参考图20，形成填充通孔209(参考图19)的接触层210。本实施例中，采用低压化学气相沉积法形成接触层210。在其他实施例中，也可以采用常压化学气相沉积法形成接触层。

接触层210的材料可以为多晶硅。

接触层210内具有第一缝隙211。值得注意的是，相比于第一实施例中填充沟槽的方式，本实施例采用填充通孔形成的接触层中的第一缝隙的体积较大。

参考图21，去除部分接触层210，以露出第一缝隙211。本实施例中，采用干法刻蚀去除部分接触层210。在其他实施例中，也可以采用湿法刻蚀。

值得注意的是，若介质层中具有第二缝隙，在露出第一缝隙的同时，也可以去除部分介质层，以露出第二缝隙。

参考图22，形成填充层212填充第一缝隙211(参考图21)。具体地，在第一缝隙211内以及接触层210的表面形成初始填充层，去除位于接触层210表面的初始填充层，位于第一缝隙211中的初始填充层作为填充层212。

填充层212具有较高的致密度，其材料可以为氮化硅，在另一实施例中，填充层212材料也可以为氮氧化硅。

值得注意的是，在其他实施例中，若介质层中具有第二缝隙，在填充第一缝隙的同时，可以填充第二缝隙，从而提高介质层的牢固性，并且降低导电击穿的风险。

参考图23，回刻接触层210和填充层212，以降低接触层210和填充层212的高度。在其中一个实施例中，回刻使接触层210和填充层212的顶面与位线导电层203顶面平齐。在另一个实施例中，回刻使接触层210和填充层212的顶面在位线207高度的1/3～2/3位置。可以理解的是，由于第一缝隙211被填充层212填充满，刻蚀气体无法进入第一缝隙211，从而无法将第一缝隙211扩大造成接触层210空洞。因此，半导体结构具有良好的电性能，且不会产生导电击穿的风险。

参考图24，在剩余的接触层210以及填充层212上形成导电层213。导电层213用于电连接后续形成的电容，因此导电层213的材料具有较低的电阻，比如可以为铜、铝或钨等金属。本实施例中，采用物理气相沉积法形成导电层213。

综上所述，本实施例通过填充介质层208之间的通孔209形成接触层210，接触层210中具有第一缝隙211；通过形成填充第一缝隙211的填充层212，能够避免第一缝隙211在后续刻蚀过程中扩大，进而提高半导体结构的电性能，避免产生导电击穿的风险。

本发明第三实施例提供一种半导体结构，图15以及图17为本实施例提供的半导体结构示意图，参考图15和图17，半导体结构包括：基底100，基底100上具有在第一方向上延伸的位线107；位于相邻位线107之间的介质层118和接触层112，介质层118和接触层112在第一方向上间隔排列，且介质层118和接触层112均与基底100接触；位于接触层112内的填充层120，且接触层112露出第一填充层120的顶面。

参考图15，基底100包括有源区102以及用于隔离相邻有源区102的隔离结构101。基底100还可以包括埋入式字线104、栅介质层和第一绝缘层等结构。有关基底100的详细说明请参考第一实施例，在此不再赘述。

参考图17，位线107包括层叠设置的位线接触层、阻挡层108、位线导电层109以及第二绝缘层110。位线的表面还具有保护层111，以保护位线107不被氧化。有关位线的详细说明请参考第一实施例，在此不再赘述。

相邻位线107之间具有接触层112，本实施例中，接触层112为电容接触层，用于电连接电容和基底100。

本实施例中，接触层112的材料为多晶硅。在其他实施例中，接触层的材料还可以为钨、铝或铜等导电材料。

接触层112中具有填充层120，即填充层120填充了接触层112中原有的第一缝隙，因此填充层120能够降低导电击穿的风险，提高接触层112的电性能。

填充层120的材料致密度较高，以提高填充率，从而进一步降低导电击穿的风险。本实施例中，填充层120的材料为氮化硅。在其他实施例中，填充层120的材料还可以为氮氧化硅。

继续参考图15，填充层120还位于介质层118内，且介质层118露出填充层120的顶面。即填充层120还填充了介质层118中原有的第二缝隙，因此，填充层120可以进一步提高介质层118的牢固性，从而提高隔离效果。

本实施例中，介质层118包括第一子介质层116和第二子介质层117；第一子介质层116覆盖基底100的表面以及接触层112侧壁；第二子介质层117位于第一子介质层116表面；第二子介质层117的材料与第一子介质层116的材料不同，填充层120还位于第二子介质层117内，且第二子介质层117露出填充层120的顶面。

本实施例中，第一子介质层116的材料为氮化硅。氮化硅的致密度较大，且具有较大的硬度，能够提高半导体结构的牢固性。在其他实施例中，第一子介质层的材料还可以氮氧化硅。

本实施例中，第二子介质层117具有较低的介电常数，第二子介质层117的材料为氧化硅。在其他实施例中，第二子介质层的材料还可以为碳化硅。

可以理解的时，在其他实施例中，介质层还可以为单层结构。当介质层采用致密度较大的材料时，其内部无第二缝隙，相应的，可以不使用填充层；当介质层采用沉积速率较快且致密度较小的材料时，其内部可能会产生第二缝隙，相应的，可以使用填充层填充第二缝隙。

综上所述，本实施例提供的半导体结构中，接触层112内部具有填充层120，填充层120填充满原有的第一缝隙，从而能够提高接触层112的电性能，降低产生导电击穿的风险，提高半导体结构的良率。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (11)

1.一种半导体结构的制造方法，其特征在于，包括：

提供基底，在所述基底上形成在第一方向上延伸的位线以及位于相邻所述位线之间的沟槽；

形成填充所述沟槽的初始接触层；

对所述初始接触层进行图形化处理，以在所述沟槽内形成相互分立的多个接触层以及相邻所述接触层之间的间隔槽；

形成介质层填充所述间隔槽，所述介质层与所述接触层在所述第一方向上间隔设置，且所述介质层和所述接触层均与所述基底接触，所述接触层内具有第一缝隙，所述介质层内具有第二缝隙；

去除部分所述接触层，以露出所述第一缝隙，同时，去除部分所述介质层，以露出所述第二缝隙；

形成填充层填充所述第一缝隙，同时，所述填充层还填充所述第二缝隙；

回刻所述接触层和所述填充层。

2.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述初始接触层的方法包括：低压化学气相沉积；所述低压化学气相沉积的工艺参数包括：温度为380℃~500℃，气压为1Torr~3Torr。

3.根据权利要求1所述的半导体结构的制造方法，其特征在于，对所述初始接触层进行图像化处理的步骤包括：在所述初始接触层上形成在第二方向上延伸的掩膜层；以所述掩膜层为掩膜，对所述初始接触层进行干法刻蚀，形成所述间隔槽，直至所述间隔槽底部露出所述基底，所述第二方向与所述第一方向不同。

4.根据权利要求3所述的半导体结构的制造方法，其特征在于，所述第二方向与所述第一方向的夹角为75°~90°。

5.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述介质层的工艺步骤包括：形成第一子介质层，所述第一子介质层覆盖所述间隔槽的底部和侧壁；形成第二子介质层，所述第二子介质层位于所述第一子介质层表面且填充所述间隔槽，所述第二子介质层的材料与所述第一子介质层的材料不同，且所述第二子介质层内具有所述第二缝隙。

6.根据权利要求5所述的半导体结构的制造方法，其特征在于，在所述第一方向上，所述第一子介质层的厚度与所述间隔槽的宽度之比为1：4~1：3。

7.根据权利要求1所述的半导体结构的制造方法，其特征在于，回刻所述接触层以及所述填充层之后，还包括步骤：在剩余的所述接触层以及所述填充层上形成导电层。

8.一种如权利要求1至7任一项所述的半导体结构的制造方法制造的半导体结构，其特征在于，包括：

基底，所述基底上具有在第一方向上延伸的位线；

位于相邻位线之间的介质层和接触层，所述介质层和所述接触层在所述第一方向上间隔排列，且所述介质层和所述接触层均与所述基底接触；

位于所述接触层内的填充层，且所述接触层露出所述填充层的顶面。

9.根据权利要求8所述的半导体结构，其特征在于，所述填充层还位于所述介质层内，且所述介质层露出所述填充层的顶面。

10.根据权利要求9所述的半导体结构，其特征在于，所述介质层包括第一子介质层和第二子介质层；所述第一子介质层覆盖所述基底的表面以及所述接触层侧壁；所述第二子介质层位于所述第一子介质层表面；所述第二子介质层的材料与所述第一子介质层的材料不同，所述填充层还位于所述第二子介质层内，且所述第二子介质层露出所述填充层的顶面。

11.根据权利要求10所述的半导体结构，其特征在于，所述第一子介质层的材料包括氮化硅；所述第二子介质层的材料包括氧化硅；所述填充层的材料包括氮化硅。

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