CN113035869B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供基底和分立的多个位线结构，所述位线结构位于所述基底上，相邻所述位线结构之间具有电容接触窗；形成第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；形成牺牲层，所述牺牲层覆盖所述第一隔离层侧壁；形成第二隔离层，所述第二隔离层覆盖所述牺牲层侧壁，且暴露所述牺牲层顶面和底部；刻蚀被暴露的所述牺牲层底部，在剩余所述第一隔离层和所述第二隔离层之间形成底部空隙；刻蚀被暴露的所述牺牲层顶面，以去除剩余所述牺牲层，形成层间空隙，所述层间空隙包括所述底部空隙。本发明实施例有利于抑制信号串扰问题。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术
在半导体器件例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，电容器和位线通过源/漏接触执行电操作。由于半导体器件缩小，电容接触孔和位线之间的间距较小，位线与电容接触孔之间容易发生信号串扰问题。
为避免位线与电容接触孔的接触，需要在两者之间设置间隔件，以起到电隔离的作用。然而，由于间隔件还需要起到支撑作用，因此间隔件的选材通常具有相对较高的介电常数，不利于抑制信号串扰问题。
发明内容
本发明实施例提供一种半导体结构及其形成方法，有利于抑制位线与电容接触孔之间的信号串扰问题。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底和分立的多个位线结构，所述位线结构位于所述基底上，相邻所述位线结构之间具有电容接触窗；形成第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；形成牺牲层，所述牺牲层覆盖所述第一隔离层侧壁；形成第二隔离层，所述第二隔离层覆盖所述牺牲层侧壁，且暴露所述牺牲层顶面和底部；刻蚀被暴露的所述牺牲层底部，在所述第一隔离层和所述第二隔离层之间形成底部空隙；刻蚀被暴露的所述牺牲层顶面，以去除剩余所述牺牲层，形成层间空隙，所述层间空隙包括所述底部空隙。
另外，所述牺牲层还覆盖所述基底表面；形成所述第二隔离层的工艺步骤包括：形成第二隔离膜，所述第二隔离膜覆盖所述牺牲层表面；去除部分所述第二隔离膜，以暴露所述牺牲层顶面，以及暴露覆盖所述基底表面的部分所述牺牲层，剩余所述第二隔离膜作为所述第二隔离层。
另外，覆盖所述牺牲层侧壁的所述第二隔离膜具有第一厚度，覆盖所述牺牲层其他部分的所述第二隔离膜具有第二厚度，所述第一厚度大于所述第二厚度；形成所述底部空隙的工艺步骤包括：进行化学刻蚀工艺，以采用化学气体无掩膜刻蚀所述第二隔离层和被暴露的所述牺牲层底部，保留部分厚度的所述第二隔离层。
另外，在形成所述底部空隙之后，还包括：形成第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述底部空隙与所述电容接触窗。
另外，形成第三隔离层的工艺步骤包括：形成第三隔离膜，所述第三隔离膜填充满相邻所述第二隔离层之间的空隙，以及填充于所述第二隔离层与所述基底之间；去除相邻所述第二隔离层之间的所述第三隔离膜，保留位于第二隔离层与所述基底之间的所述第三隔离膜，以作为第三隔离层。
另外，在形成所述底部空隙的同一工艺步骤中，还刻蚀被暴露的牺牲层顶面，形成顶部空隙；所述第三隔离层还填充所述顶部空隙。
另外，在平行于所述基底表面的方向上，所述牺牲层的厚度为1nm～3nm；所述第三隔离膜采用湿法刻蚀工艺进行刻蚀去除。
另外，所述电容接触窗包括相邻所述第二隔离层之间的空隙，以及包括位于所述第二隔离层与所述基底之间的空隙，所述电容接触窗的底面面积大于顶面面积。
另外，在形成所述底部空隙之后，在形成所述层间空隙之前，还包括：形成电容接触孔，所述电容接触孔填充所述电容接触窗，所述电容接触孔与所述第二隔离层侧壁和所述基底相接触。
另外，所述电容接触孔还位于所述第二隔离层与所述基底之间，所述电容接触孔的底面面积大于所述电容接触孔的顶面面积。
另外，在垂直于所述基底表面的方向上，所述底部空隙的厚度与所述第一隔离层的厚度的比值为5～10。
相应地，本发明实施例还提供一种半导体结构，包括：基底和分立的多个位线结构，所述位线结构位于所述基底上；电容接触孔，位于相邻所述位线结构之间；第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；第二隔离层，所述第二隔离层覆盖所述电容接触孔侧壁，所述第二隔离层与所述基底不接触；层间空隙，所述层间空隙位于所述第一隔离层与所述第二隔离层之间。
另外，半导体结构还包括：第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述层间空隙与所述电容接触孔。
另外，所述第三隔离层材料的介电常数小于所述第二隔离层材料的介电常数。
另外，所述电容接触孔还位于所述第二隔离层与所述基底之间，所述电容接触孔的底面面积大于顶面面积。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，在形成层间空隙的过程中，先刻蚀被暴露的牺牲层底部，以减小牺牲层的厚度和深度，再对暴露的牺牲层顶面进行刻蚀，由于垂直方向上的厚度和深度都已经相应减小，后续进行的顶面刻蚀能够有效去除剩余的所有牺牲层，从而形成较为完整的层间空隙，保证位线结构与电容接触孔之间的间隔件具有较低的介电常数，从而抑制两者之间的信号串扰问题。
另外，相对于干法刻蚀工艺去除第二隔离膜，采用化学刻蚀工艺进行无掩膜刻蚀，有利于减小位线结构顶部、第一隔离层顶部以及第二隔离层顶部受到的离子轰击损伤，保证位线结构、第一隔离层以及第二隔离层具有良好的结构性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图6为半导体结构的形成方法各步骤对应的结构示意图；
图7至图18为本发明实施例提供的半导体结构的形成方法各步骤对应的结构示意图。
具体实施方式
参考图1，提供基底11和分立的多个位线结构12，位线结构12位于基底11上，相邻位线结构12之间具有电容接触窗(未标示)；形成第一隔离膜13a，第一隔离膜13a覆盖位线结构12顶面和侧壁，以及覆盖基底11表面。
位线结构12包括依次层叠的底层介质层121、中间导电层122以及顶层介质层123；电容接触窗位于相邻位线结构12之间，准确来说，电容接触窗位于相邻位线结构12之间的间隔件之间，电容接触窗与间隔件分别占据相邻位线结构12之间的部分空间；第一隔离膜13a的材料通常选用氮化硅，氮化硅具有较高的硬度，可对位线结构12起到支撑作用，相应地，氮化硅具有较高的介电常数，不利于抑制位线结构12与后续形成的电容接触孔之间的信号串扰。
参考图2，去除位于位线结构12顶面和覆盖基底11表面的第一隔离膜13a(参考图1)，保留位于位线结构12侧壁的第一隔离膜13a，以作为第一隔离层13；形成牺牲层14，覆盖位线结构12顶面、第一隔离层13侧壁和顶面以及基底11表面。
参考图3，去除覆盖第一隔离层13和位线结构12顶面的牺牲层14，以及去除覆盖基底11表面的牺牲层14，保留覆盖第一隔离层13侧壁的牺牲层14；形成第二隔离膜15a，覆盖位线结构12顶面、第一隔离层13顶面、牺牲层14顶面和侧壁以及基底11表面。第二隔离膜15a的材料通常为氮化硅。
参考图4，去除部分第二隔离膜15a，保留覆盖牺牲层14侧壁的第二隔离膜15a，以作为第二隔离层15，此时，相对的两层第二隔离层15和基底11围成电容接触窗；填充满电容接触窗，形成电容接触孔16，电容接触孔16的实体位置与电容接触窗所占空间相同。
参考图5和图6，形成着落垫17，着陆垫17与电容接触孔16顶面接触；刻蚀暴露出的牺牲层14顶面。
由于半导体器件的尺寸逐渐缩小，牺牲层14通常具有宽度较小和深宽比较大的特点，采用干法刻蚀工艺进行牺牲层14的刻蚀，容易因位置误差对周围器件造成较大损伤；采用湿法刻蚀工艺进行刻蚀，则会因深宽比较大，刻蚀剂无法有效润湿处于较深位置的牺牲层14，而保留部分牺牲层14。牺牲层14的介电常数相对于空气较高，不利于抑制位线结构12与电容接触孔16之间的信号串扰问题。
为解决上问题，本发明实施提供一种半导体结构的形成方法，控制第二隔离层暴露牺牲层顶面和底部，从而在形成完整的层间空隙之前，先去除位于底部的部分牺牲层，减小牺牲层在垂直方向上的厚度和深度，从而保证后续的刻蚀剂可有效润湿并刻蚀去除剩余的牺牲层，形成完整的层间空隙。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图7至图18为本发明实施例提供的半导体结构的形成方法各步骤对应的结构示意图。
参考图7，提供基底21和位线结构22，并形成第一隔离膜23a。
本实施例中，基底21内包括源区和漏区，位线结构22暴露出源/漏区，以使后续形成的电容接触孔与源/漏区接触而执行电操作；位线结构22包括底层介质层221、中间导电层222以及顶层介质层223，底层介质层221和顶层介质层223的材料一般为氮化硅，中间导电层222的材料一般为钨。
本实施例中，第一隔离膜23a覆盖位线结构22顶面和侧壁，以及覆盖基底21表面，不同位置的第一隔离膜23a的厚度相等；第一隔离膜23a的材料具有较高的硬度，以起到对位线结构22的支撑作用，第一隔离膜23a的材料包括氮化硅。
具体地，可采用原子层沉积工艺形成第一隔离膜23a，以使得第一隔离膜23a具有较高的致密性，进而使得后续形成的第一隔离层起到较好的支撑作用以及保护作用；此外，第一隔离膜23a的厚度可以设置为1nm～5nm，例如2nm、3nm或4nm，如此，既可以使得第一隔离层具有良好的支撑效果和保护效果，又可以扩大电容接触窗的横截面积，减小电容接触孔与源/漏区的接触电阻，提高信号传输性能。
参考图8，形成第一隔离层23以及形成牺牲层24。
本实施例中，在形成第一隔离膜23a(参考图7)之后，采用无掩膜干法刻蚀工艺，自上而下刻蚀第一隔离膜23a，以去除覆盖位线结构22顶面的第一隔离膜23a以及覆盖基底21表面的第一隔离膜23a，保留覆盖位线结构22侧壁的第一隔离膜23a，以作为第一隔离层23。
在其他实施例，还可以仅去除覆盖位线结构顶部的第一隔离膜，以减薄半导体器件的整体厚度，以及保留覆盖基底表面的第一隔离膜，为基底提供保护，避免后续工艺对基底造成损伤，保证源/漏区与电容接触孔的有效电连接。
本实施例中，牺牲层24覆盖位线结构22顶面、第一隔离层23顶面和侧壁以及基底21表面，覆盖第一隔离层23侧壁的牺牲层24的位置为后续所需形成的层间空隙的位置，牺牲层24的厚度等于层间空隙的厚度。
本实施例中，可采用原子层沉积工艺形成牺牲层24，以使得牺牲层24具有较薄的厚度且具有良好阶梯覆盖率。在相邻位线结构22之间的间距以及隔离层的厚度不变的情况下，减薄牺牲层24的厚度，有利于扩大电容接触窗的横截面积，增加电容接触窗与源/漏区的接触面积，减小接触电阻；此外，牺牲层24具有良好的阶梯覆盖率，有利于避免后续形成的第二隔离层与第一隔离层23接触或相距过近，保证后续形成的层间空隙能够有效隔离位线结构22和电容接触孔，抑制信号串扰。
具体地，在垂直于基底21表面的方向上，牺牲层24的厚度为1nm～3nm，例如1.3nm、1.5nm以及1.7nm。如此，既可以保证刻蚀牺牲层24形成的层间空隙具有良好的隔离效果，又可以避免挤占电容接触窗过多的空间，保证电容接触孔具有较大的横截面积，即保证电容接触孔与源/漏区之间具有良好的信号传输性能。
本实施例中，牺牲层24的材料与第一隔离层23的材料具有较高的刻蚀选择比，从而减小应用于牺牲层24的刻蚀工艺对第一隔离层23造成的影响；此外，还应当减小对位线结构22以及基底21的影响，以及降低工艺成本。具体地，牺牲层24的材料可选用成本较低的氧化硅，从而降低半导体结构的制作成本，还可以选用去除难度较低的有机材料，后续可通过灰化工艺去除，有利于降低对其他膜层的影响。
参考图9和图10，形成第二隔离层25。
本实施例中，覆盖牺牲层24侧壁的第二隔离膜25a具有第一厚度，覆盖牺牲层24其他部分的第二隔离膜25a具有第二厚度，第一厚度大于第二厚度，换句话说，覆盖牺牲层24侧壁的第二隔离膜25a较厚。相应地，第二隔离膜25a的厚度为5nm～30nm，例如为10nm、15nm、20nm或25nm。其中，第二隔离膜25a的材料具有较高的硬度，以支撑后续形成的电容接触孔，例如氮化硅。
本实施例中，可采用原子层沉积工艺形成第二隔离膜25a，进而采用无掩膜干法刻蚀工艺，自上而下刻蚀第二隔离膜25a，以暴露牺牲层24顶面，以及暴露覆盖基底21表面的部分牺牲层24，剩余第二隔离膜25a作为第二隔离层25，第二隔离层25暴露牺牲层24底部。
参考图11，形成底部空隙291。
本实施例中，在暴露覆盖基底21表面的部分牺牲层24之后，进行化学刻蚀工艺，以采用化学气体无掩膜刻蚀第二隔离层25、被暴露的牺牲层24底部以及被暴露的牺牲层24顶面，在第一隔离层23和第二隔离层25之间形成底部空隙291和顶部空隙292。由于化学气体具有针对牺牲层24材料的高刻蚀选择比，因此，在形成底部空隙291和顶部空隙292的过程中，可在仅牺牲较薄厚度的第二隔离层25的情况，形成深宽比较大的底部空隙291和顶部空隙292。
在形成底部空隙291和顶部空隙292的过程，化学气体还刻蚀去除部分厚度的第二隔离层25，剩余部分厚度的第二隔离层25作为最终的用于支撑电容接触孔的第二支撑层25。作为牺牲材料被去除的第二隔离层25的厚度由底部空隙291在垂直方向上的高度以及刻蚀选择比决定，在垂直于基底21表面的方向上，底部空隙291的高度越高，被去除的第二隔离层25的厚度越厚，剩余的第二隔离层25的厚度越薄；刻蚀选择比越大，被去除的第二隔离层25越薄，剩余的第二隔离层25的厚度越厚。其中，高度的基准为基底21表面。
由于牺牲层24的厚度较薄，掩膜对准精度要求较高，相对于干法刻蚀工艺，采用化学刻蚀工艺去除部分牺牲层24，有利于避免干法刻蚀过程中因对准误差较大而导致离子轰击损伤，离子轰击损伤包括离子轰击形成的粗糙表面以及离子射入导致的材料固有特性的改变，离子轰击损伤一般出现在第一隔离层23顶部、第二隔离层25顶部以及顶层介质层223顶部。
本实施例中，需要形成的底部空隙291的高度由位于基底21上的位线结构22的高度，或者说由覆盖位线结构22侧壁的第一隔离层23的高度决定，第一隔离层23的高度越高，底部空隙291的高度越高，剩余的牺牲层24的深度越浅，后续越容易通过刻蚀被暴露的牺牲层24顶面去除剩余牺牲层24，以形成完整的层间空隙。
具体地，底部空隙291的厚度与第一隔离层23的厚度的比值为5～10，例如6、7或9。比值过小，不利于后续通过牺牲层24顶面去除剩余牺牲层24；比值过大，刻蚀时间过长，且需要更厚的第二隔离层25作为牺牲材料，即需要更长时间形成第二隔离膜25a(参考图9)，以及会刻蚀更多的顶层介质层223，减弱顶层介质层223对中间导电层222的隔离作用。以满足现有位线结构22的垂直厚度为标准，底部空隙291的厚度一般设置为30nm～200nm，例如60nm、110nm或160nm。
需要说明的是，在形成底部空隙291之后，第二隔离层25底部失去支撑，此时，第二隔离层25通过与牺牲层24之间的结合力固定，结合力包括粘性力和分子间作用力。
参考图12和图13，形成第三隔离层26。
本实施例中，在形成底部空隙291和顶部空隙292之后，形成第三隔离膜26a，第三隔离膜26a填充满相对的两层第二隔离层25之间的空隙、底部空隙291与基底21之间的空隙、第二隔离层25与基底21之间的空隙以及顶部空隙292(参考图11)。第三隔离膜26a可采用旋涂工艺形成，第三隔离膜26a的材料可与牺牲层24的材料相同或不同。
本实施例中，在形成第三隔离膜26a之后，采用湿法刻蚀工艺去除部分第三隔离膜26a，保留位于底部空隙291与基底21之间、位于顶部空隙292内以及位于第二隔离层25与基底21之间的第三隔离膜26a，以作为第三隔离层26。第三隔离层26与第二隔离层25和基底21共同围成电容接触窗27b，第三隔离层26隔离电容接触窗27b和底部空隙291，以避免后续形成的电容接触孔与第一隔离层23接触，从而增大电容接触孔与位线结构22之间的间距，抑制信号串扰问题。
具体地，由于位于第二隔离层25与基底21之间的第三隔离膜26a的厚度与牺牲层24的厚度相等，而牺牲层24的厚度较窄，因此在进行湿法刻蚀工艺时，刻蚀剂无法有效润湿该部分的第三隔离层26a，导致湿法刻蚀工艺仅能够去除位于第二隔离层25与基底21之间的部分第三隔离膜26a，还有部分第三隔离膜26a得以保留，以作为隔离底部空隙291和电容接触窗27b的第三隔离层26；同时，由于位于第二隔离层25与基底21之间的部分第三隔离膜26a被去除，因此由第三隔离层26和第二隔离层25围成的电容接触窗还包括位于第二隔离层25与基底21之间的刻蚀出的空隙，电容接触窗27b的底面面积大于顶面面积。
此外，在湿法刻蚀工艺中，位于顶部空隙292内的第三隔离膜26a也被部分刻蚀，最终形成的第三隔离层26仅填充顶部空隙292的部分空间；湿法刻蚀工艺的刻蚀剂可以是缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)，缓冲氧化物刻蚀液包括重量百分比为10％～40％的氟化铵NH4F，以作为缓冲剂，重量百分比为2％～10％的氢氟酸HF，以作为刻蚀剂，以及水，以作为稀释剂。
参考图14和图15，形成电容接触孔27。
本实施例中，在形成第三隔离层26之后，沉积导电膜27a并进行回刻，形成填充电容接触窗27b(参考图13)的电容接触孔27，电容接触孔27的材料包括多晶硅，多晶硅可由二氯硅烷DCS、甲硅烷SiH4以及乙硅烷Si2H6等前驱体反应生成。电容接触孔27除起到信号传输作用以外，还起到支撑并固定第二隔离层25的作用，避免后续去除牺牲层24而导致第二隔离层25失去支撑。
由于电容接触窗27b的底面面积大于顶面面积，因此填充满电容接触窗27b的电容接触孔27的底面面积大于顶面面积，电容接触孔27与基底21内的源/漏区具有较大的接触面积和较小的接触电阻，有利于提供电容接触孔27与源/漏区之间的信号传输性能。
参考图16和图17，形成着陆垫28和层间空隙29。
本实施例中，在形成电容接触孔27之后，形成着陆垫28，着陆垫28与电容接触孔27顶面连接，着陆垫28的排布阵列与电容接触孔27的排布阵列不同。在形成层间空隙29之前形成着陆垫28，有利于避免着陆垫28的材料落入层间空隙29的较深位置，保证后续形成的层间空隙29具有良好的隔离效果。
需要说明的是，由于在垂直于基底21的方向上，顶部空隙292(参考图11)位于中间导电层222上方，顶部空隙292与中间导电层222之间具有顶层介质层223，顶层介质层223具有信号隔离作用，因此，即便着陆垫28还位于顶部空隙292内，且后续该部分多余材料未被去除，也不会影响层间空隙29的隔离效果，即层间空隙29可有效抑制位线结构22与电容接触孔27之间的信号串扰问题。
在形成着陆垫28之后，再次进行化学刻蚀工艺，由于位于顶部空隙292内的第三隔离层26以及剩余牺牲层24具有较浅的深度，因此化学气体可进行有效去除，以形成完整的层间空隙29，层间空隙29包括底部空隙291和顶部空隙292。
本实施例中，化学刻蚀工艺还刻蚀去除覆盖基底21表面的第三隔离层，以进一步扩大层间空隙29的范围，减小位线结构22与电容接触孔27之间的间隔件(包括空隙)的介电常数，抑制电容接触孔27与位线结构22之间的信号串扰问题，抑制位线耦合问题；在其他实施例中，参考图18，保留覆盖基底31表面的第三隔离层36。
本实施例中，在形成层间空隙的过程中，先刻蚀被暴露的牺牲层底部，以减小牺牲层的厚度和深度，再对暴露的牺牲层顶面进行刻蚀，由于厚度和深度都已经相应减小，后续进行的顶面刻蚀能够更容易地去除剩余的所有牺牲层，从而形成较为完美层间空隙，保证层间空隙具有较低的介电常数，有效抑制位线与电容接触孔之间的信号串扰问题。
相应地，本发明实施例还提供一种半导体结构，可采用上述半导体结构的制作方法制备而成。
参考图18，半导体结构包括：基底31和分立的多个位线结构32，位线结构32位于基底31上；电容接触孔37，位于相邻位线结构32之间；第一隔离层33，第一隔离层33覆盖位线结构32侧壁；第二隔离层35，第二隔离层35覆盖电容接触孔37侧壁，第二隔离层35与基底31不接触；层间空隙39，层间空隙39位于第一隔离层33与第二隔离层35之间。
具体地，半导体结构还包括：第三隔离层36，第三隔离层36位于第二隔离层35与基底31之间，以隔离层间空隙39与电容接触孔37；其中，第三隔离层36的材料的介电常数小于第二隔离层35的材料的介电常数，以增强第三隔离层36的隔离效果，抑制信号串扰问题。
本实施例中，电容接触孔37还位于第二隔离层35与基底31之间，电容接触孔37的底面面积大于顶面面积。
本发明实施例提供一种半导体结构，位线结构32与电容接触孔37之间具有完整的层间空隙39，可有效抑制位线结构32与电容接触孔37之间的信号串扰问题。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底和分立的多个位线结构，所述位线结构位于所述基底上，相邻所述位线结构之间具有电容接触窗；
形成第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；
形成牺牲层，所述牺牲层覆盖所述第一隔离层侧壁；
形成第二隔离层，所述第二隔离层覆盖所述牺牲层侧壁，且暴露所述牺牲层顶面和底部；
刻蚀被暴露的所述牺牲层底部以及牺牲层的顶面，在所述第一隔离层和所述第二隔离层之间形成底部空隙以及顶部空隙；
形成第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述底部空隙与所述电容接触窗，所述第三隔离层还填充所述顶部空 隙；
刻蚀被暴露的所述牺牲层顶面，以去除剩余所述牺牲层，形成层间空隙，所述层间空隙包括所述底部空隙和顶部空 隙。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层还覆盖所述基底表面；形成所述第二隔离层的工艺步骤包括：
形成第二隔离膜，所述第二隔离膜覆盖所述牺牲层表面；
去除部分所述第二隔离膜，以暴露所述牺牲层顶面，以及暴露覆盖所述基底表面的部分所述牺牲层，剩余所述第二隔离膜作为所述第二隔离层。
3.根据权利要求2所述半导体结构的形成方法，其特征在于，覆盖所述牺牲层侧壁的所述第二隔离膜具有第一厚度，覆盖所述牺牲层其他部分的所述第二隔离膜具有第二厚度，所述第一厚度大于所述第二厚度；形成所述底部空隙的工艺步骤包括：
进行化学刻蚀工艺，以采用化学气体无掩膜刻蚀所述第二隔离层和被暴露的所述牺牲层底部，保留部分厚度的所述第二隔离层。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成第三隔离层的工艺步骤包括：
形成第三隔离膜，所述第三隔离膜填充满相邻所述第二隔离层之间的空隙，以及填充于所述第二隔离层与所述基底之间；
去除相邻所述第二隔离层之间的所述第三隔离膜，保留位于第二隔离层与所述基底之间的所述第三隔离膜，以作为第三隔离层。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，在平行于所述基底表面的方向上，所述牺牲层的厚度为1nm～3nm；所述第三隔离膜采用湿法刻蚀工艺进行刻蚀去除。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述电容接触窗包括相邻所述第二隔离层之间的空隙，以及包括位于所述第二隔离层与所述基底之间的空隙，所述电容接触窗的底面面积大于顶面面积。
7.根据权利要求1或6所述的半导体结构的形成方法，其特征在于，在形成所述底部空隙之后，在形成所述层间空隙之前，还包括：
形成电容接触孔，所述电容接触孔填充所述电容接触窗，所述电容接触孔与所述第二隔离层侧壁和所述基底相接触。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述电容接触孔还位于所述第二隔离层与所述基底之间，所述电容接触孔的底面面积大于所述电容接触孔的顶面面积。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，在垂直于所述基底表面的方向上，所述底部空隙的厚度与所述第一隔离层的厚度的比值为5～10。
10.一种如权利要求1～9任一项所述的半导体结构的形成方法形成的半导体结构，其特征在于，包括：
基底和分立的多个位线结构，所述位线结构位于所述基底上；
电容接触孔，位于相邻所述位线结构之间；
第一隔离层，所述第一隔离层覆盖所述位线结构侧壁；
第二隔离层，所述第二隔离层覆盖所述电容接触孔侧壁，所述第二隔离层与所述基底不接触；
层间空隙，所述层间空隙位于所述第一隔离层与所述第二隔离层之间；
第三隔离层，所述第三隔离层位于所述第二隔离层与所述基底之间，以隔离所述层间空隙与所述电容接触孔。
11.根据权利要求10所述的半导体结构，其特征在于，所述第三隔离层材料的介电常数小于所述第二隔离层材料的介电常数。
12.根据权利要求10所述的半导体结构，其特征在于，所述电容接触孔还位于所述第二隔离层与所述基底之间，所述电容接触孔的底面面积大于顶面面积。
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