CN115410994A - 半导体结构的制造方法和半导体结构 - Google Patents

Abstract

本发明实施例提供一种半导体结构的制造方法和半导体结构，制造方法包括：提供基底，基底上具有位线和盖层，位线的侧壁包括第一侧壁和第二侧壁，位线的侧壁具有第一隔离层和第二隔离层；基底上还具有电容接触层；形成电连接层，电连接层覆盖位于第二侧壁的第一隔离层和第二隔离层，并露出位于第一侧壁的第一隔离层和第二隔离层；形成第三隔离层，第三隔离层位于被盖层露出的电连接层的侧壁以及盖层的侧壁；去除第一隔离层，电连接层、第二隔离层、位线和基底围成第一间隙；形成位于相邻电连接层之间以及盖层顶面的封口层；封口层、第三隔离层、盖层、第二隔离层、位线和基底围成第二间隙。本发明实施例能够改善半导体结构的性能，提高其运行速率。

Description

半导体结构的制造方法和半导体结构

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构的制造方法和半导体结构。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种广泛应用于计算机系统的半导体存储器，其主要的作用原理是利用电容内存储电荷的多少来代表一个二进制比特(bit)。

随着半导体集成电路器件技术的不断发展，半导体结构的特征尺寸不断缩小。然而，现目前半导体结构的运行速率和电性能还有待进一步提高。

发明内容

本发明实施例提供一种半导体结构的制造方法和半导体结构，以提高半导体结构的运行速率和电性能。

为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底，所述基底上具有堆叠设置的位线和盖层，所述位线的侧壁包括相对的第一侧壁和第二侧壁，所述位线的侧壁具有第一隔离层和第二隔离层，且所述第一隔离层还位于所述第二隔离层与所述位线之间；所述基底上还具有电容接触层，所述电容接触层位于相邻的所述位线之间，并与所述第二隔离层相接触；形成相互分立的电连接层，每一所述电连接层位于一所述电容接触层上，且覆盖位于所述第二侧壁的所述第一隔离层和所述第二隔离层，并露出位于所述第一侧壁的所述第一隔离层和所述第二隔离层；所述盖层还位于所述电连接层的部分侧壁；形成所述电连接层后，形成第三隔离层，所述第三隔离层位于被所述盖层露出的所述电连接层的侧壁；形成所述第三隔离层后，去除所述第一隔离层，所述电连接层、位于所述第二侧壁的所述第二隔离层、所述位线和所述基底围成第一间隙；去除所述第一隔离层后，形成位于相邻所述电连接层之间以及所述盖层顶面的封口层；所述封口层、所述第三隔离层、所述盖层、位于所述第一侧壁的所述第二隔离层、所述位线和所述基底围成第二间隙。

另外，形成所述第三隔离层的步骤包括：在所述电连接层被所述盖层露出的表面形成初始第三隔离层，所述初始第三隔离层还位于所述盖层的侧壁、所述第一隔离层的顶面和所述第二隔离层的顶面；去除位于所述电连接层顶面以及所述第二隔离层顶面的所述初始第三隔离层，还去除位于所述第一隔离层顶面的部分所述初始第三隔离层，以露出所述第一隔离层的顶面，剩余的所述初始第三隔离层作为所述第三隔离层。

另外，在形成所述第三隔离层后，还包括：去除位于所述第一侧壁的部分厚度的所述第二隔离层，以露出所述第一隔离层的部分侧壁。

另外，采用同一刻蚀工艺刻蚀所述初始第三隔离层以及位于所述第一侧壁的部分厚度的所述第二隔离层，以露出所述第一隔离层的部分侧壁。

另外，形成所述第三隔离层后，还包括：形成第四隔离层，所述第四隔离层位于相邻所述电连接层之间，且所述第四隔离层与所述第一隔离层、所述第二隔离层和所述第三隔离层相接触；在形成所述第四隔离层后，还包括：对所述电连接层进行性能测试；在所述性能测试后，去除所述第一隔离层前，还包括：去除所述第四隔离层。

另外，所述第一隔离层和所述第四隔离层在同一湿法刻蚀的工艺中被去除。

另外，所述第一隔离层的材料和所述第四隔离层的材料相同。

另外，采用干法刻蚀去除所述第四隔离层，且同时去除部分所述盖层；去除所述第四隔离层后，采用湿法刻蚀去除所述第一隔离层。

另外，所述干法刻蚀对所述盖层和所述第四隔离层的刻蚀选择比为1:10-1:20。

另外，在垂直于所述基底侧壁的方向上，所述干法刻蚀去除的部分所述盖层的宽度为5nm～10nm。

另外，形成所述电连接层的步骤包括：形成覆盖所述电容接触层、所述第一隔离层、所述第二隔离层和所述盖层的初始电连接层；刻蚀所述初始电连接层直至露出位于所述第一侧壁的所述第一隔离层和所述第二隔离层，以形成多个相互分立的所述电连接层。

另外，形成所述初始电连接层前，还包括：形成保型覆盖的初始阻挡层，所述初始阻挡层覆盖所述电容接触层、所述盖层、所述第一隔离层和所述第二隔离层；形成所述初始阻挡层后，形成位于所述初始阻挡层上的所述初始电连接层；刻蚀所述初始电连接层后，还包括：对所述初始阻挡层进行刻蚀，直至露出位于所述第一侧壁的所述第一隔离层和所述第二隔离层，以形成相互分立的阻挡层。

本发明实施例还提供一种半导体结构，包括：基底，所述基底上具有堆叠设置的位线和盖层，所述位线的侧壁包括相对的第一侧壁和第二侧壁；所述位线的侧壁具有第二隔离层；所述基底上还具有电容接触层，所述电容接触层位于相邻的所述位线之间，并还与所述第二隔离层相接触；电连接层，每一所述电连接层位于一所述电容接触层上，且覆盖位于所述第二侧壁的所述第二隔离层的顶面，并露出位于所述第一侧壁的所述第二隔离层的顶面；所述盖层还位于所述电连接层的部分侧壁；所述电连接层、位于所述第二侧壁的所述第二隔离层、所述位线和所述基底围成第一间隙；第三隔离层，所述第三隔离层位于被所述盖层露出的所述电连接层的侧壁；封口层，所述封口层位于相邻所述电连接层之间，所述封口层还位于所述盖层的顶面；所述封口层、所述第三隔离层、所述盖层、位于所述第一侧壁的所述第二隔离层、所述位线和所述基底围成第二间隙。

另外，在垂直于所述基底侧壁的方向上，所述盖层的宽度大于或等于所述位线的宽度。

另外，在垂直于所述基底侧壁的方向上，所述盖层的宽度小于所述位线的宽度。

另外，在垂直于所述基底侧壁的方向上，位于所述第三隔离层与所述盖层之间的所述第二间隙的宽度大于或等于位于所述位线与所述第二隔离层之间的所述第二间隙的宽度。

另外，半导体结构还包括：多个相互分立的阻挡层，每一所述阻挡层位于每一所述电连接层与所述电容接触层之间。

与相关技术相比，本发明实施例提供的技术方案具有以下优点：形成相互分立的电连接层，电连接层并露出位于第一侧壁的第一隔离层和第二隔离层；形成位于电连接层侧壁的第三隔离层，形成第三隔离层后，去除第一隔离层；电连接层、位于第二侧壁的第二隔离层、位线和基底围成第一间隙，第一间隙能够降低相邻位线之间的寄生电容；去除第一隔离层后，形成封口层，封口层、第三隔离层、盖层、位于第一侧壁的第二隔离层、位线和基底围成第二间隙；第二间隙能够降低相邻位线以及相邻电连接层之间的寄生电容，从而提高半导体结构的运行速率以及半导体结构的电性能。

此外，形成第三隔离层后，还包括：形成第四隔离层，第四隔离层位于相邻电连接层之间；形成第四隔离层后，还对电连接层进行性能测试；因此，第四隔离层能够对电连接层进行保护，以避免电连接层在等待性能测试以及性能测试的过程中发生氧化，从而提高电连接层的电性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1-图2为一种半导体结构的制造方法中各步骤对应的结构示意图；

图3-图12为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，半导体结构的运行速率和电性能还有待进一步提高。图1-图2为半导体结构的制造方法中各步骤对应的结构示意图。参考图1，半导体结构包括位线305、第一隔离层321、第二隔离层322、盖层306、电容接触层311、初始阻挡层314和初始电连接层312。其中，位线305包括位线接触层303和位线导电层304。

随着工艺节点的不断减小，位线305之间的间距越来越窄，导致位线305之间的寄生电容越来越大，从而导致半导体结构的运行速度慢、功耗高。

参考图2，刻蚀部分初始电连接层312(参考图1)和初始阻挡层314(参考图1)，以形成相互分立的电连接层313和阻挡层315。后续将会在相邻电连接层313之间形成隔离结构，隔离结构与盖层306均为绝缘材料，二者共同隔离相邻的电连接层313。然而，现目前初始电连接层312的刻蚀深度较浅，刻蚀后的初始电连接层312的顶面一般高于第一隔离层321的顶面和第二隔离层322的顶面；如此，可能会在相邻的电连接层313之间还残留有部分导电材料，比如初始电连接层312或初始阻挡层314的材料，从而导致相邻电连接层313之间发生短路。

此外，随着工艺节点的不断减小，电连接层313之间的间距也越来越窄，导致电连接层313之间的寄生电容越来越大，从而进一步降低半导体结构的运行速度、提高半导体结构的功耗。

为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底，基底上具有位线和盖层，位线的侧壁包括第一侧壁和第二侧壁，位线的侧壁具有第一隔离层和第二隔离层；形成相互分立的电连接层，电连接层露出位于第一侧壁的第一隔离层和第二隔离层；也就是说，电连接层的刻蚀深度较大，能够避免相邻电连接层之间的短路，从而提高半导体结构的电性能。另外，形成电连接层后，形成第三隔离层，形成第三隔离层后，去除第一隔离层；电连接层、位于第二侧壁的第二隔离层、位线和基底围成第一间隙，第一间隙能够降低相邻位线之间的寄生电容；去除第一隔离层后，形成封口层，封口层、第三隔离层、盖层、位于第一侧壁的第二隔离层、位线和基底围成第二间隙；第二间隙能够降低相邻位线以及相邻电连接层之间的寄生电容，从而提高半导体结构的运行速率。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图3-图12为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图，以下将结合附图进行具体说明。

参考图3，提供基底10，基底10上具有堆叠设置的位线105和盖层106，即盖层106位于位线105的正上方，位线105的侧壁包括相对的第一侧壁107和第二侧壁108，位线105的侧壁依次设有第一隔离层121和第二隔离层122，且第一隔离层121还位于第二隔离层122与位线105之间；基底10上还具有电容接触层111，电容接触层111位于相邻位线105之间，并与第二隔离层122相接触。

具体地，基底10可以包括有源区101以及隔离结构102。有源区101的材料为半导体，半导体的材料类型可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或锗；晶态无机化合物半导体材料可以为锗化硅、砷化镓或者镓化铟等。本实施例中，有源区101的材料为硅，且有源区101中具有掺杂离子。隔离结构102用于隔离相邻有源区101，隔离结构102的材料为绝缘材料，比如可以为氧化硅、碳氧化硅或氮化硅等等。

位线105包括层叠设置的位线接触层103和位线导电层104。位线接触层103与有源区101电连接，位线接触层103的材料可以为多晶硅。位线导电层104的材料可以为铜、钨、金、银、钽或钼等。位线导电层104和位线接触层103之间还可以具有位线阻挡层。

本实施例中，部分盖层106还可以位于位线105的侧壁。盖层106用于防止位线105被氧化，还用于将位线105与其他导电结构进行隔离。盖层106的材料为绝缘材料，本实施例中，盖层106的材料为氮化硅。在其他实施例中，盖层的材料还可以为氮氧化硅、氧化硅或碳氧化硅等。

本实施例中，第一隔离层121的顶面和第二隔离层122的顶面高于位线105的顶面。在其他实施例中，第一隔离层的顶面和第二隔离层的顶面还可以与位线的顶面齐平。本实施例中，部分第二隔离层122还位于第一隔离层121的底面，在其他实施例中，第一隔离层的底面还可以直接与基底相接触。

第一隔离层121的材料与第二隔离层122的材料不同。本实施例中，第一隔离层121的材料为氧化硅，第二隔离层122的材料为氮化硅。在其他实施例中，第一隔离层的材料还可以为碳化硅、氮氧化硅或氮化硅，第二隔离层的材料还可以为碳化硅、氮氧化硅或氧化硅。

电容接触层111与有源区101电连接。本实施例中，有源区101的材料为硅，相应地，电容接触层111材料可以为多晶硅，如此，可以增大二者之间的亲和性，进而减少电容接触层111与有源区101之间的界面缺陷，从而降低接触电阻。

参考图3-图4，形成相互分立的电连接层113，每一电连接层113位于一电容接触层111上，且覆盖位于第二侧壁108的第一隔离层121和第二隔离层122，并露出位于第一侧壁107的第一隔离层121和第二隔离层122；盖层106还位于电连接层113的部分侧壁。

电连接层113与电容接触层111以及后续形成的电容电连接，电连接层113的材料可以为铜、钨、金、银、钽或钼等。

以下将对电连接层113的形成步骤进行详细说明。

参考图3，形成覆盖电容接触层111、第一隔离层121、第二隔离层122和盖层106的初始电连接层112。本实施例中，可以通过物理气相沉积法形成初始电连接层112。

值得注意的是，本实施例中，在形成初始电连接层112前，还包括：形成保型覆盖的初始阻挡层114，初始阻挡层114覆盖电容接触层111、盖层106、第一隔离层121和第二隔离层122。初始电连接层112还位于初始阻挡层114上。

初始阻挡层114用于阻挡初始电连接层112与电容接触层111之间的原子扩散，还用于增大初始电连接层112与电容接触层111之间的粘附性，进而降低接触电阻。在其他实施例中，也可以不形成初始阻挡层。

初始阻挡层114的材料为导电材料，比如可以为氮化钛或氮化钽。本实施例中，可以通过物理气相沉积法形成初始阻挡层114。

参考图4，刻蚀初始电连接层112(参考图3)直至露出位于第一侧壁107的第一隔离层121和第二隔离层122，以形成多个相互分立的电连接层113。

可以理解的是，若初始电连接层112的刻蚀深度较小，则可能有残留的初始电连接层112的材料，从而使得相邻电连接层113发生短路的问题。本实施例中，刻蚀初始电连接层112直至露出位于第一侧壁107的第一隔离层121和第二隔离层122，也就是说，初始电连接层112的刻蚀深度较大，刻蚀时间较长，从而能够彻底去除刻蚀的残留物，进而能够避免发生短路的问题，并提高半导体结构的电性能。此外，初始电连接层112的刻蚀深度较大能够使得第一隔离层121的顶面被露出，从而便于后续去除第一隔离层121，以形成位于位线105侧壁的第一间隙，进而降低寄生电容；此外，较大厚度的初始电连接层112的被去除，能够便于后续形成位于相邻电连接层113之间的第二间隙，从而进一步降低寄生电容，进而提高半导体结构的运行速度。

本实施例中，还形成了初始阻挡层114(参考图3)，相应地，刻蚀初始电连接层112后，还包括：对初始阻挡层114进行刻蚀，直至露出位于第一侧壁107的第一隔离层121和第二隔离层122，以形成相互分立的阻挡层115。也就是说，刻蚀深度较大，从而能够去除相邻阻挡层115之间的残留的初始阻挡层114的材料，进而避免发生相邻电连接层113之间发生短路。

参考图5-图6，形成电连接层113后，形成第三隔离层13，第三隔离层13位于被盖层106露出的电连接层113的侧壁。本实施例中，第三隔离层13还位于盖层106的侧壁。

第三隔离层13用于保护电连接层113被露出的侧壁，进而避免电连接层113发生氧化，从而提高电连接层113的电性能。

本实施例中，第三隔离层13的材料可以与第二隔离层122的材料相同，比如均可以为氮化硅。后续将会去除第一隔离层121，因此，将第三隔离层13和第二隔离层122的材料设置为同样的绝缘材料时，能够更易控制刻蚀选择比，进而能够保证在彻底去除第一隔离层121的同时，降低刻蚀气体对第三隔离层13和第二隔离层122造成的损伤。在其他实施例中，第三隔离层的材料也可以与第二隔离层的材料不同，比如第三隔离层的材料可以为氮氧化硅。

以下将对第三隔离层13的形成步骤进行详细说明。

参考图5，在电连接层113被盖层106露出的表面形成初始第三隔离层131，初始第三隔离层131还位于盖层106的侧壁以及第一隔离层121的顶面和第二隔离层122的顶面。

本实施例中，通过原子层沉积工艺形成初始第三隔离层131。在其他实施例中，还可以通过化学气相沉积工艺形成初始第三隔离层。

参考图6，去除位于电连接层113顶面以及第二隔离层122顶面的初始第三隔离层131，还去除位于第一隔离层121顶面的部分初始第三隔离层131(参考图5)，以露出第一隔离层121的顶面，剩余的初始第三隔离层131作为第三隔离层13。

可以理解的是，去除位于电连接层113顶面的初始第三隔离层131(参考图5)，以露出电连接层113的顶面，能够方便后续测试电路与电连接层113的顶面相连，进而完成对电连接层113的性能测试。

去除部分位于第一隔离层121顶面的初始第三隔离层131(参考图5)，可以露出部分第一隔离层121的顶面，从而方便后续去除第一隔离层121。进一步地，本实施例中，形成第三隔离层13后，还包括：去除位于第一侧壁107的部分厚度的第二隔离层122，以露出第一隔离层121的部分侧壁。换句话说，本实施例在去除部分初始第三隔离层131后，还去除了部分厚度的第二隔离层122，从而可以增加第一隔离层121被露出的表面的面积，有助于提高后续去除第一隔离层121的速度，进而缩短工艺时间。更进一步地，可以采用同一刻蚀工艺刻蚀初始第三隔离层131以及位于第一侧壁107的部分厚度的第二隔离层122，从而简化生产工艺，比如可以采用干法刻蚀去除部分初始第三隔离层131以及部分第二隔离层122。

值得说明的是，本实施例中，在垂直于基底10侧壁的方向上，第三隔离层13的宽度小于第一隔离层121的宽度，因此，能够较为容易地去除位于第一隔离层121顶面的部分初始第三隔离层131(参考图5)，进而露出第一隔离层121。可以理解的是，在其他实施例中，若第三隔离层的宽度大于或等于第一隔离层的宽度，也可以不去除位于第一隔离层顶面的部分第三隔离层，而只去除位于第二隔离层顶面的第三隔离层以及部分厚度的第二隔离层，以露出第一隔离层的侧壁。

参考图7-图8，形成第三隔离层13后，还包括：形成第四隔离层14，第四隔离层14位于相邻电连接层113之间，且第四隔离层14与第一隔离层121、第二隔离层122和第三隔离层13相接触。

需要注意的是，本实施例中，在去除部分初始第三隔离层131(参考图5)后，有部分电连接层113的表面被露出；而形成的第四隔离层14填充满相邻电连接层113之间的区域，即第四隔离层14可以覆盖电连接层113被露出的表面；后续会对电连接层113进行性能测试，因此，第四隔离层14能够对电连接层113进行保护，以避免电连接层113在等待性能测试以及性能测试的过程中发生氧化，从而提高电连接层113的电性能。

本实施例中，第四隔离层14的材料和第一隔离层11的材料相同，比如二者均可以为氧化硅。如此，后续可以采用同一刻蚀工艺去除第四隔离层14和第一隔离层121，从而可以简化生产工艺。在其他实施例中，第四隔离层的材料也可以与第一隔离层的材料不同。

以下将对第四隔离层14的形成步骤进行详细说明。

参考图7，形成覆盖电接触层113的初始第四隔离层141。本实施例中，可以通过化学气相沉积工艺形成初始第四隔离层141。参考图8，去除位于电接触层113顶面的初始第四隔离层141，以露出电连接层113的顶面。本实施例中，可以通过干法刻蚀去除部分初始第四隔离层141。

形成第四隔离层14后，对电接触层113进行性能测试，并根据测试结果对生产工艺进行调整，从而提高半导体结构的良率。

参考图9，去除第一隔离层121，电连接层113、位于第二侧壁108的第二隔离层122、位线105和基底10围成第一间隙161。

本实施例中，由于还形成了阻挡层115，因此，可以由阻挡层115对第一间隙161的顶部进行封闭。本实施例中，由于部分第二侧壁108还位于第一隔离层121(参考图8)的底部，因此，去除第一隔离层121后，还可以由第二隔离层122对第一间隙161的底部进行封闭。此外，本实施例中，由于还有部分厚度的盖层106位于第一隔离层121的侧壁，因此，去除第一隔离层121后，盖层106还可以对第一间隙161的部分侧边进行封闭。

由于第一间隙161的介电常数小，因此，第一间隙161可以降低相邻位线105之间的寄生电容，从而提高半导体结构的运行速度，并且降低功耗。

本实施例中，在去除第一隔离层121前还去除了第四隔离层14。进一步地，第一隔离层121和第四隔离层14在同一湿法刻蚀的工艺中被去除。也就是说，湿法刻蚀工艺使得第二间隙162一次成型，从而可以简化生产工艺。

湿法刻蚀工艺对第四隔离层14和盖层106的刻蚀选择比10:1～20:1，比如可以为12:1、15:1或18:1。湿法刻蚀工艺对第四隔离层14和第三隔离层13的刻蚀选择比大于10:1～20:1。当第四隔离层14与盖层106以及第三隔离层13的刻蚀选择比较大时，湿法刻蚀工艺能够保证彻底去除第四隔离层14，并降低对盖层106和第三隔离层13的损伤。本实施例中，湿法刻蚀的刻蚀试剂可以为氢氟酸。

在其他实施例中，参考图10，在去除第四隔离层14的同时，还可以去除部分宽度的盖层106，并且还可以去除位于盖层106侧壁的第三隔离层13，从而有利于后续形成宽度较大的第二间隙。进一步地，可以采用干法刻蚀去除第四隔离层14、部分盖层106以及部分第三隔离层13。干法刻蚀对盖层106和第四隔离层14的刻蚀选择比为1:10-1:20。比如可以为1:12、1:16或1:19。

在垂直于基底10侧壁的方向上，干法刻蚀去除的部分盖层106的宽度为5nm～10nm，比如可以为6nm、8nm或9nm。后续会在相邻电连接层113之间形成封口层，可以理解的是，若去除的盖层106的宽度过大，则可能会增大封口层的形成难度；若去除的盖层106的宽度过小，则不利于进一步降低寄生电容。当干法刻蚀去除的部分盖层106的宽度为5nm～10nm时，能够保证较大程度地降低寄生电容，还能够降低封口层的形成难度。

值得注意的是，为避免干法刻蚀将位于电连接层113侧壁的第三隔离层13完全去除。在形成第三隔离层13时，可以相应地增加位于电连接层113侧壁的第三隔离层13的宽度，即提前设计一定的损失余量。

此外，干法刻蚀去除第四隔离层14后，可以采用湿法刻蚀去除第一隔离层121，湿法刻蚀能够简化工艺；或者，也可以采用干法刻蚀去除第一隔离层121。

参考图11，去除第一隔离层121后，形成位于相邻电连接层113之间以及盖层106顶面的封口层15；封口层15、第三隔离层13、盖层106、位于第一侧壁107的第二隔离层122、位线104和基底10围成第二间隙162。本实施例中，部分封口层15还位于电连接层113的顶面。

位于相邻位线105之间的间隙以及位于相邻电连接层113之间的间隙共同构成第二间隙162。第二间隙162即能够降低相邻位线105之间的寄生电容，还能够降低相邻电连接层113之间的寄生电容，从而提高半导体结构的运行速度。

本实施例中，可以采用化学气相沉积工艺形成封口层15。化学气相沉积工艺的沉积速率较快，有助于快速封口。

本实施例中，封口层15的材料与第三隔离层13的材料相同，比如二者均可以为氮化硅。当二者材料相同时，可以增加封口层15与第三隔离层13的粘结力，进而提高封口层15的牢固性。

在其他实施例中，参考图12，由于还去除了部分宽度的盖层106以及位于盖层106侧壁的第三隔离层13，因此，第二间隙162具有较大的尺寸，从而能够进一步降低寄生电容。

综上所述，本实施例对初始电连接层112进行过刻蚀，从而能够彻底去除刻蚀残留物，进而能够避免相邻电连接层113之间的短路，从而提高半导体结构的电性能。另外，电连接层113、位于第二侧壁108的第二隔离层122、位线105和基底10围成第一间隙161，第一间隙106能够降低相邻位线105之间的寄生电容；此外，形成封口层15，封口层15、第三隔离层13、盖层106、位于第一侧壁107的第二隔离层122、位线105和基底18围成第二间隙162；第二间隙162能够降低相邻位线105以及相邻电连接层113之间的寄生电容，从而提高半导体结构的运行速率。

本发明另一实施例还提供一种半导体结构，本实施例中的半导体结构可以由前述实施例提供的半导体结构的制造方法进行制造，图11-图12为本实施例提供的半导体结构的示意图，参考图11-图12，半导体结构，包括：基底10，基底10上具有依次堆叠设置的位线105和盖层106，位线105的侧壁包括相对的第一侧壁107和第二侧壁108；位线105的侧壁具有第二隔离层122；基底10上还具有电容接触层111，电容接触层111位于相邻位线105之间，并还与第二隔离层122相接触；电连接层113，每一电连接层113位于一电容接触层111上，且覆盖位于第二侧壁108的第二隔离层122的顶面，并露出位于第一侧壁107的第二隔离层122的顶面；盖层106还位于电连接层113的部分侧壁；电连接层113、位于第二侧壁108的第二隔离层122、位线105和基底10围成第一间隙161；第三隔离层13，第三隔离层13位于被盖层106露出的电连接层113的侧壁；封口层15，封口层15位于相邻电连接层113之间，封口层15还位于盖层106的顶面；封口层15、第三隔离层13、位于第一侧壁107的第二隔离层122、位线104和基底10围成第二间隙162。本实施例与前一实施例相同或相似的部分请参考前一实施例的详细说明，在此不再赘述。

以下将结合附图进行具体说明。

基底10可以包括有源区101以及隔离结构102。位线105包括层叠设置的位线接触层103和位线导电层104。位线接触层103与有源区101电连接。

本实施例中，第二隔离层122的顶面高于位线105的顶面，从而使得第一间隙161的高度大于位线105的高度，如此，有利于较大程度地降低寄生电容。在其他实施例中，第二隔离层的顶面也可以与位线的顶面齐平，进而使得第一间隙的高度等于位线的高度。

盖层106用于防止位线105被氧化，还用于将位线105与其他导电结构进行隔离。本实施例中，参考图11，在垂直于基底10侧壁的方向上，盖层106的宽度大于或等于位线105的宽度。也就是说，盖层106具有较大的宽度，如此，可以提高半导体结构的牢固性。在其他实施例中，参考图12，在垂直于基底10侧壁的方向上，盖层106的宽度小于位线105的宽度。如此，可以使得第二间隙162具有较大的宽度，从而较大程度地降低寄生电容，提高半导体结构的运行速率。

在垂直于基底10侧壁的方向上，位于第三隔离层13与盖层106之间的第二间隙162的宽度大于或等于位于位线105与第二隔离层122之间的第二间隙162的宽度。可以理解的是，为保证电容接触层111能够占据较为充足的空间，进而保证电容接触层111与基底10具有较充足的接触面积，从而降低接触电阻，因此，位于第二隔离层122和位线104之间的第二间隙162的宽度不宜过大；而相邻电连接层113之间的空间较为充足，当相邻电连接层113之间的第二间隙162的宽度较大时，能够更大程度地降低寄生电容。

第三隔离层13位于被盖层106露出的电连接层113的侧壁。本实施例中，参考图11，第三隔离层13还位于盖层106的侧壁；在其他实施例中，参考图12，第三隔离层13还可以不位于盖层106的侧壁。第三隔离层13用于保护电连接层113不被氧化，进而提高电连接层113的电性能。

本实施例中，半导体结构还包括多个相互分立的阻挡层115，每一阻挡层115位于每一电连接层113与电容接触层111之间。阻挡层115用于阻挡电连接层113与电容接触层111之间的原子扩散，还用于增大电连接层113与电容接触层111之间的粘附性，进而降低接触电阻。在其他实施例中，也可以不具有阻挡层。

综上所述，本实施例中，第一间隙161能够降低相邻位线105之间的寄生电容；第二间隙162能够降低相邻位线105以及相邻电连接层113之间的寄生电容，从而提高半导体结构的运行速率。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.半导体结构的制造方法，其特征在于，包括：

提供基底，所述基底上具有依次堆叠设置的位线和盖层，所述位线的侧壁包括相对的第一侧壁和第二侧壁，所述位线的侧壁依次设有第一隔离层和第二隔离层；所述基底上还具有电容接触层，所述电容接触层位于相邻的所述位线之间，并与所述第二隔离层相接触；

形成相互分立的电连接层，每一所述电连接层位于一所述电容接触层上，且覆盖位于所述第二侧壁的所述第一隔离层和所述第二隔离层，并露出位于所述第一侧壁的所述第一隔离层和所述第二隔离层；所述盖层还位于所述电连接层的部分侧壁；

形成第三隔离层，所述第三隔离层位于被所述盖层露出的所述电连接层的侧壁；

去除所述第一隔离层，所述电连接层、位于所述第二侧壁的所述第二隔离层、所述位线和所述基底围成第一间隙；

形成位于相邻所述电连接层之间以及所述盖层顶面的封口层；所述封口层、所述第三隔离层、所述盖层、位于所述第一侧壁的所述第二隔离层、所述位线和所述基底围成第二间隙。

2.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第三隔离层的步骤包括：在所述电连接层被所述盖层露出的表面形成初始第三隔离层，所述初始第三隔离层还位于所述盖层的侧壁、所述第一隔离层的顶面和所述第二隔离层的顶面；去除位于所述电连接层顶面以及所述第二隔离层顶面的所述初始第三隔离层，还去除位于所述第一隔离层顶面的部分所述初始第三隔离层，以露出所述第一隔离层的顶面，剩余的所述初始第三隔离层作为所述第三隔离层。

3.根据权利要求2所述的半导体结构的制造方法，其特征在于，在形成所述第三隔离层后，还包括：去除位于所述第一侧壁的部分厚度的所述第二隔离层，以露出所述第一隔离层的部分侧壁。

4.根据权利要求3所述的半导体结构的制造方法，其特征在于，采用同一刻蚀工艺刻蚀所述初始第三隔离层以及位于所述第一侧壁的部分厚度的所述第二隔离层，以露出所述第一隔离层的部分侧壁。

5.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第三隔离层后，还包括：形成第四隔离层，所述第四隔离层位于相邻所述电连接层之间，且所述第四隔离层与所述第一隔离层、所述第二隔离层和所述第三隔离层相接触；

在形成所述第四隔离层后，还包括：对所述电连接层进行性能测试；

在所述性能测试后，去除所述第一隔离层前，还包括：去除所述第四隔离层。

6.根据权利要求5所述的半导体结构的制造方法，其特征在于，所述第一隔离层和所述第四隔离层在同一湿法刻蚀的工艺中被去除。

7.根据权利要求6所述的半导体结构的制造方法，其特征在于，所述第一隔离层的材料和所述第四隔离层的材料相同。

8.根据权利要求5所述的半导体结构的制造方法，其特征在于，采用干法刻蚀去除所述第四隔离层，且同时去除部分所述盖层；去除所述第四隔离层后，采用湿法刻蚀去除所述第一隔离层。

9.根据权利要求8所述的半导体结构的制造方法，其特征在于，所述干法刻蚀对所述盖层和所述第四隔离层的刻蚀选择比为1:10-1:20。

10.根据权利要求8所述的半导体结构的制造方法，其特征在于，在垂直于所述基底侧壁的方向上，所述干法刻蚀去除的部分所述盖层的宽度为5nm～10nm。

11.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述电连接层的步骤包括：形成覆盖所述电容接触层、所述第一隔离层、所述第二隔离层和所述盖层的初始电连接层；

刻蚀所述初始电连接层直至露出位于所述第一侧壁的所述第一隔离层和所述第二隔离层，以形成多个相互分立的所述电连接层。

12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述初始电连接层前，还包括：形成保型覆盖的初始阻挡层，所述初始阻挡层覆盖所述电容接触层、所述盖层、所述第一隔离层和所述第二隔离层；

形成所述初始阻挡层后，形成位于所述初始阻挡层上的所述初始电连接层；刻蚀所述初始电连接层后，还包括：对所述初始阻挡层进行刻蚀，直至露出位于所述第一侧壁的所述第一隔离层和所述第二隔离层，以形成相互分立的阻挡层。

13.半导体结构，其特征在于，包括：基底，所述基底上具有依次堆叠设置的位线和盖层，所述位线的侧壁包括相对的第一侧壁和第二侧壁；所述位线的侧壁设有第二隔离层；所述基底上还具有电容接触层，所述电容接触层位于相邻的所述位线之间，并还与所述第二隔离层相接触；

电连接层，每一所述电连接层位于一所述电容接触层上，且覆盖位于所述第二侧壁的所述第二隔离层的顶面，并露出位于所述第一侧壁的所述第二隔离层的顶面；所述盖层还位于所述电连接层的部分侧壁；所述电连接层、位于所述第二侧壁的所述第二隔离层、所述位线和所述基底围成第一间隙；

第三隔离层，所述第三隔离层位于被所述盖层露出的所述电连接层的侧壁；封口层，所述封口层位于相邻所述电连接层之间，所述封口层还位于所述盖层的顶面；所述封口层、所述第三隔离层、所述盖层、位于所述第一侧壁的所述第二隔离层、所述位线和所述基底围成第二间隙。

14.根据权利要求13所述的半导体结构，其特征在于，在垂直于所述基底侧壁的方向上，所述盖层的宽度大于或等于所述位线的宽度。

15.根据权利要求13所述的半导体结构，其特征在于，在垂直于所述基底侧壁的方向上，所述盖层的宽度小于所述位线的宽度。

16.根据权利要求13所述的半导体结构，其特征在于，在垂直于所述基底侧壁的方向上，位于所述第三隔离层与所述盖层之间的所述第二间隙的宽度大于或等于位于所述位线与所述第二隔离层之间的所述第二间隙的宽度。

17.根据权利要求13所述的半导体结构，其特征在于，还包括：多个相互分立的阻挡层，每一所述阻挡层位于每一所述电连接层与所述电容接触层之间。

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