CN116230737B - 半导体器件及其制造方法、电子设备 - Google Patents
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Abstract
一种半导体器件及其制造方法、电子设备，半导体器件包括：栅极，具有主体部分，主体部分具有外侧壁；半导体层，位于栅极的外侧壁上，环绕栅极设置，半导体层具有外侧壁和内侧壁；栅极绝缘层，环绕栅极设置且位于栅极和半导体层之间；第一电极，至少部分位于半导体层的外侧壁上，环绕半导体层设置；第二电极，位于半导体层的外侧壁上，环绕半导体层设置；栅极主体部分的外侧壁具有朝向第一电极和/或第二电极延伸的凸起部分；半导体层依照栅极的外侧壁形成局部凸起，局部凸起的表面的至少部分与第一电极和/或第二电极接触，第一电极和/或第二电极还与相邻的两个局部凸起之间的半导体层接触。本申请实施例的半导体器件的接触电阻低、电流高。
Description
技术领域
本申请涉及但不限于半导体器件领域，尤指一种半导体器件及其制造方法、电子设备。
背景技术
晶体管在半导体器件中的应用非常广泛，例如，动态随机存取存储器(DynamicRandom Access Memory,DRAM)的存储阵列和外围电路中都需要用到晶体管，磁性随机存取存储器(Magnetic Random Access Memory，MRAM)也需要晶体管进行读取和写入。随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，对半导体器件中晶体管的性能要求也越来越高。低接触电阻、高开启电流的晶体管是人们所期望的。然而，对于具有金属氧化物(例如，铟镓锌氧化物(Indium Gallium Zinc Oxide,IGZO))半导体层的晶体管来说，其沟道的电流较大，与源和漏接触时存在一定的电阻，有必要降低该接触电阻以提高半导体器件的性能。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
本申请实施例提供一种半导体器件，包括：
栅极，具有沿着远离衬底的方向延伸并且垂直于所述衬底的主体部分，所述主体部分具有外侧壁和两个相对的端面，其中一个所述端面位于所述衬底上；
半导体层，位于所述栅极的所述外侧壁上，环绕所述栅极设置，所述半导体层具有外侧壁和内侧壁；
栅极绝缘层，环绕所述栅极设置且位于所述栅极和所述半导体层之间；
第一电极，至少部分位于所述半导体层的外侧壁上，环绕所述半导体层设置；
第二电极，位于所述半导体层的所述外侧壁上，环绕所述半导体层设置；所述第一电极和所述第二电极之间设置有第一介电质层，所述第一电极、所述第一介电质层和所述第二电极依次沿着远离所述衬底的方向叠层设置，所述第一电极和所述第二电极通过所述第一介电质层相互绝缘；
所述第一电极和所述第二电极其中之一为源极，另一为漏极；
所述栅极的所述主体部分的外侧壁具有朝向所述第一电极和/或所述第二电极延伸的凸起部分；所述半导体层依照所述栅极的外侧壁形成局部凸起，所述局部凸起的表面的至少部分与所述第一电极和/或所述第二电极接触，所述第一电极和/或所述第二电极还与相邻的两个所述局部凸起之间的半导体层接触。
在本申请实施例中，所述第一电极和所述第二电极中的至少一个可以包含导电主体层和保护层，所述保护层具有缺口，所述局部凸起伸入到所述保护层的缺口中并与露出的所述导电主体层的表面接触。在本申请实施例中，所述保护层的电阻可以大于所述导电主体层的电阻。
在本申请实施例中，在相同的刻蚀条件下，所述保护层的刻蚀速率可以大于所述导电主体层的刻蚀速率。
在本申请实施例中，所述保护层与所述导电主体层的刻蚀选择比可以不小于5:1。
在本申请实施例中，所述第一电极可以包括所述导电主体层和所述保护层，所述第二电极可以包括所述导电主体层和所述保护层。
在本申请实施例中，所述第一电极可以包括多个所述导电主体层和多个所述保护层，所述第二电极可以包括多个所述导电主体层，并且在所述第一电极和所述第二电极中，所述导电主体层和所述保护层交替设置。
在本申请实施例中，所述导电主体层的厚度可以为5nm至20nm，所述保护层的厚度可以为5nm至20nm。
在本申请实施例中，所述导电主体层和所述保护层的材料可以各自独立地选自氮化钛、钨、铝、镍和钴中的任意一种或多种，并且所述保护层和所述导电主体层的材料是不同的。
在本申请实施例中，所述半导体层的材料可以选自铟镓锌氧化物、锡酸锌、铟锌氧化物、锌氧化物、铟钨氧化物、铟锌锡氧化物、铟氧化物、锡氧化物、钛氧化物、锌氮氧化物、镁锌氧化物、锆铟锌氧化物、铪铟锌氧化物、铝锡铟锌氧化物、硅铟锌氧化物、铝锌锡氧化物、镓锌锡氧化物、锆锌锡氧化物和铟镓硅氧化物中的任意一种或多种。
本申请实施例还提供一种半导体器件的制造方法，包括：
在衬底一侧依次形成第二介电质层、第一电极层、第一介电质层和第二电极层；
在所述第二电极层、所述第一介电质层和所述第一电极层中形成沟槽；
在所述沟槽中依次形成半导体层、栅极绝缘层和栅极，所述第一电极层和所述第二电极层的剩余部分分别形成第一电极和第二电极；
其中，所述栅极具有沿着远离所述衬底的方向延伸并且垂直于所述衬底的主体部分，所述主体部分具有外侧壁和两个相对的端面，其中一个所述端面位于所述衬底上；
所述半导体层位于所述栅极的所述外侧壁上，环绕所述栅极设置，所述半导体层具有外侧壁和内侧壁；
所述栅极绝缘层环绕所述栅极设置；
所述第一电极至少部分位于所述半导体层的外侧壁上，环绕所述半导体层设置；所述第二电极位于所述半导体层的所述外侧壁上，环绕所述半导体层设置；所述第一电极和所述第二电极其中之一为源极，另一为漏极；
所述栅极的所述主体部分的外侧壁具有朝向所述第一电极和/或所述第二电极延伸的凸起部分；所述半导体层依照所述栅极的外侧壁形成局部凸起，所述局部凸起的表面的至少部分与所述第一电极和/或所述第二电极接触，所述第一电极和/或所述第二电极还与相邻的两个所述局部凸起之间的半导体层接触。
在本申请实施例中，所述制造方法可以包括：
在衬底一侧依次形成第二介电质层、第一电极层、第一介电质层和第二电极层；
在所述第二电极层、所述第一介电质层和所述第一电极层中形成沟槽，所述沟槽包括沟槽本体和沟槽凸部，所述沟槽本体贯穿所述第二电极层和所述第一介电质层、止于所述第一电极层并且垂直于所述衬底，所述沟槽本体具有内侧壁和内底面，所述沟槽本体的内侧壁朝向所述第一电极层和/或所述第二电极层延伸形成所述沟槽凸部，所述沟槽凸部具有内壁，所述第一电极层和所述第二电极层的剩余部分分别形成所述第一电极和所述第二电极；
在所述沟槽本体的内侧壁和内底面上以及所述沟槽凸部的内壁上依次形成所述半导体层和所述栅极绝缘层，以及在所述沟槽本体和所述沟槽凸部中填充栅极材料，形成被所述半导体层环绕的栅极。
在本申请实施例中，所述第一电极和所述第二电极中的至少一个可以包含导电主体层和保护层，所述制造方法还可以包括：使所述沟槽本体的内侧壁朝向所述保护层延伸形成所述沟槽凸部。
在本申请实施例中，所述沟槽的沟槽本体和沟槽凸部可以均采用干法刻蚀形成。
在本申请实施例中，所述保护层的材料可以为氮化钛，所述导电主体层的材料可以为钨；
所述干法刻蚀所采用的刻蚀试剂可以包括含氯刻蚀气体和含氟刻蚀气体，所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量比可以为20:1至2:1。
在本申请实施例中，所述沟槽的沟槽本体可以采用干法刻蚀形成，所述沟槽的沟槽凸部可以采用湿法刻蚀形成。
在本申请实施例中，所述保护层的材料可以为氮化钛，所述导电主体层的材料可以为钨；
所述干法刻蚀所采用的刻蚀试剂可以包括含氯刻蚀气体和含氟刻蚀气体，所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量比可以为1.5:1至1:1.5；
所述湿法刻蚀所采用的刻蚀试剂包括导电主体层刻蚀抑制剂。
在本申请实施例中，所述含氯刻蚀气体可以选自氯气和三氯化硼中的任意一种或多种，所述含氟刻蚀气体可以为三氟化氮。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的半导体器件。
本申请实施例的半导体器件的半导体层包括局部凸起，而且局部凸起的表面的至少部分与第一电极和/或第二电极接触，与目前常见的环形沟道相比，局部凸起的设计可以增大半导体层与源极和/或漏极的接触面积，降低半导体层与源极和/或漏极的接触电阻，得到低接触电阻、高开启电流的半导体器件。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请一示例性实施例的位于衬底上的半导体器件的纵截面结构示意图；
图2为本申请一示例性实施例的半导体器件的半导体层的纵截面结构示意图；
图3为本申请另一示例性实施例的位于衬底上的半导体器件的纵截面结构示意图；
图4为本申请又一示例性实施例的位于衬底上的半导体器件的纵截面结构示意图；
图5为本申请一示例性实施例的半导体结构中的半导体器件的排布示意图；
图6为本申请另一示例性实施例的半导体结构中的半导体器件的排布示意图；
图7为本申请一示例性实施例的半导体器件的制造方法的工艺流程示意图；
图8A至图8B为本申请另一示例性实施例的半导体器件的制造方法的中间步骤得到的半成品的纵截面结构示意图；
图9为本申请示例性实施例的半导体器件的制造方法得到的保护层和导电主体层的透射电镜图；
图10为本申请另一示例性实施例的半导体器件的制造方法的中间步骤得到的半成品的纵截面结构示意图；
图11为目前的环形沟道与本申请实施例的半导体层与源极的接触面积对比示意图。
附图中的标记符号的含义为：
1-衬底；10-栅极；20-半导体层；21-局部凸起；30-栅极绝缘层；40-第一电极；40’-第一电极层；50-第二电极；50’-第二电极层；60-第一介电质层；70-保护层；80-导电主体层；90-第二介电质层；100-半导体器件；110-沟槽；111-沟槽本体；112-沟槽凸部。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本文中的实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是实现方式和内容可以在不脱离本申请的宗旨及其范围的条件下被变换为各种各样的形式。因此，本申请不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
本申请中的附图比例可以作为实际工艺中的参考，但不限于此。例如：半导体层的宽长比、各个膜层的厚度和间距，可以根据实际需要进行调整。本申请中所描述的附图仅是结构示意图，本申请的一个方式不局限于附图所示的形状或数值等。
在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“垂直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书中，第一电极可以为漏极、第二电极可以为源极，或者第一电极可以为源极、第二电极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“半导体层”换成为“半导体膜”。
在本说明书中，“刻蚀选择比”指的是在同一刻蚀条件下一种材料与另一种材料相对刻蚀速率的快慢，它定义为被刻蚀材料的刻蚀速率与另一种材料的刻蚀速率的比值。
本申请实施例提供一种半导体器件。图1为本申请一示例性实施例的位于衬底上的半导体器件的纵截面结构示意图；图2为本申请一示例性实施例的半导体器件的半导体层的纵截面结构示意图。如图1和图2所示，所述半导体器件包括栅极10、半导体层20、栅极绝缘层30、第一电极40、第二电极50；其中，
栅极10具有沿着远离衬底1的方向延伸并且垂直于衬底1的主体部分，所述主体部分具有外侧壁和两个相对的端面，其中一个所述端面位于衬底1上；
半导体层20位于栅极10的所述外侧壁上，环绕栅极10设置，半导体层20具有外侧壁和内侧壁；
栅极绝缘层30环绕栅极10设置且位于栅极10和半导体层20之间；
第一电极40至少部分位于半导体层20的外侧壁上，环绕半导体层20设置；
第二电极50位于半导体层20的所述外侧壁上，环绕半导体层20设置；第一电极40和第二电极50之间设置有第一介电质层60，第一电极40、第一介电质层60和第二电极50依次沿着远离衬底1的方向叠层设置，第一电极40和第二电极50通过第一介电质层60相互绝缘；
第一电极40和第二电极50其中之一为源极，另一为漏极；
栅极10的所述主体部分的外侧壁具有朝向第一电极40和/或第二电极50延伸的凸起部分；半导体层20依照栅极10的外侧壁形成局部凸起21，局部凸起21的表面的至少部分与第一电极40和/或第二电极50接触，第一电极40和/或第二电极50还与相邻的两个局部凸起21之间的半导体层20接触。
本申请实施例的半导体器件的半导体层包括局部凸起，而且局部凸起的表面的至少部分与第一电极和/或第二电极接触，，与目前常见的环形沟道相比，局部凸起的设计可以增大半导体层与源极和/或漏极的接触面积，降低半导体层与源极和/或漏极的接触电阻，得到低接触电阻、高开启电流的半导体器件。
在本申请实施例中，如图1所示，第一电极40和第二电极50中的至少一个可以包含保护层70和导电主体层80，保护层70具有缺口，局部凸起21伸入到保护层70的缺口中并与露出的导电主体层80的表面接触。
本申请实施例的半导体器件可以采用不同材料形成的保护层和导电主体层叠层设置在一起构成多层结构的源极和/或漏极；一方面，若采用单层结构的源极和/或漏极，单层导电层的厚度较厚，当导电层材料的应力较大时，晶圆(wafer)容易弯曲变形，而多层结构的导电层之间可以通过应力补偿减少应力，防止晶圆变形；另一方面，多层结构的设计可以减小每层导电层的厚度，有利于防止导电材料结成大的晶粒，进而避免大的晶粒导致的电阻增大以及粗糙度增加；此外，多层结构的源极和/或漏极可以增加导电层的材料选择，有利于通过导电层的材料选择调节导电层的电阻，提高半导体器件的性能。在本申请实施例中，所述保护层的电阻可以大于所述导电主体层的电阻，或者，所述保护层的电阻可以小于或等于所述导电主体层的电阻。
当所述保护层的电阻大于所述导电主体层的电阻时，所述导电主体层作为源极和/或漏极的主要导电层，所述保护层作为源极和/或漏极的次要导电层，当所述保护层具有缺口，并且所述半导体层的局部凸起伸入所述保护层中的缺口中并且与露出的所述导电主体层的表面接触时，半导体层与电阻较小的导电主体层的接触面积更大，更有利于降低半导体层与源极和/或漏极的接触电阻。
在本申请实施例中，在相同的刻蚀条件下，所述保护层的刻蚀速率可以大于所述导电主体层的刻蚀速率。
在本申请实施例中，所述保护层与所述导电主体层的刻蚀选择比可以不小于5:1。通过控制所述保护层与所述导电主体层的刻蚀选择比，有利于在刻蚀过程中使所述保护层的刻蚀速率明显大于所述导电主体层的刻蚀速率，使更多的保护层被刻蚀掉，在保护层中形成允许半导体层的局部凸起伸入的缺口。
在本申请实施例中，所述保护层与所述导电主体层的刻蚀选择比可以为5:1至20:1，例如，可以为5:1、6:1、7:1、8:1、9:1、10:1、11:1、12:1、13:1、14:1、15:1、16:1、17:1、18:1、19:1、20:1。所述保护层与所述导电主体层的刻蚀选择比可以依据实际情况进行调节，例如，可以依据所选择的待刻蚀材料和刻蚀液等进行调节。
在本申请实施例中，如图1所示，第一电极40可以包括保护层70和导电主体层80，第二电极50可以包括保护层70和导电主体层80。当第一电极40和第二电极50均包括保护层70和导电主体层80时，半导体层20可以形成更多的局部凸起21，可以明显增大半导体层与源极和/或漏极的接触面积，明显降低半导体层与源极和/或漏极的接触电阻。
在本申请实施例中，如图1所示，第一电极40可以包括保护层70和导电主体层80，第二电极50可以包括保护层70和导电主体层80，并且在第一电极40中，保护层70和导电主体层80交替设置，在第二电极50中，保护层70和导电主体层80交替设置。当第一电极40和第二电极50均包括多个保护层70和导电主体层80时，半导体层20可以形成更多的局部凸起21，明显增大半导体层与源极和/或漏极的接触面积，明显降低半导体层与源极和/或漏极的接触电阻。
在本申请实施例中，所述第二电极包括的所述保护层和所述导电主体层的总数量可以为5个至10个，例如，可以为5个、6个、7个、8个、9个、10个。当所述第二电极包括的导电层为5个至10个时，可以避免衬底上的膜层超出衬底的承载能力，避免衬底变形。
在本申请实施例中，所述第一电极包括的所述保护层和所述导电主体层的总数量可以为5个至10个，例如，可以为5个、6个、7个、8个、9个、10个。
如图1所示，第一电极40包括两个保护层70和两个导电主体层80，第二电极50包括两个保护层70和两个导电主体层80，并且在第一电极40和第二电极50中，两个保护层70和两个导电主体层80均是交替设置。
在本申请实施例中，如图1所示，栅极10的主体部分可以贯穿第二电极50、第一介电质层60，止于第一电极40内部(即不贯穿第一电极40)，例如，止于第一电极40的导电主体层80内部，此时半导体层20的底面可以与第一电极40接触，有利于增大半导体层与源极或漏极的接触面积，降低半导体层与源极或漏极的接触电阻；当导电主体层80的电阻小于保护层70的电阻时，可以进一步降低半导体层与源极或漏极的接触电阻。
图3为本申请另一示例性实施例的位于衬底上的半导体器件的纵截面结构示意图。如图3所示，在其他实施例中，栅极10的主体部分可以贯穿第二电极50、第一介电质层60和第一电极40。
在本申请实施例中，所述导电主体层的厚度可以为5nm至20nm，例如，可以为5nm、6nm、8nm、10nm、12nm、14nm、16nm、18nm、20nm；所述保护层的厚度可以为5nm至20nm，例如，可以为5nm、6nm、8nm、10nm、12nm、14nm、16nm、18nm、20nm。
在本申请实施例中，所述导电主体层和所述保护层的材料可以各自独立地选自氮化钛(例如，可以为TiN)、钨(W)、铝(Al)、镍(Ni)和钴(Co)中的任意一种或多种，并且所述保护层和所述导电主体层的材料是不同的。例如，所述保护层的材料可以为氮化钛，所述导电主体层的材料可以为钨。
在本申请实施例中，如图1所示，半导体层20的局部凸起21在垂直于衬底1的平面上的纵截面可以为方形，此时，局部凸起21的整个外壁都可以与露出的导电主体层80的表面接触，获得较大的接触面积。在其他实施例中，半导体层的局部凸起在垂直于衬底的平面上的纵截面可以为其他形状，例如，半圆形、椭圆形、梯形、三角形等。图4为本申请又一示例性实施例的位于衬底上的半导体器件的纵截面结构示意图。在如图4所示的实施例中，半导体层20的局部凸起21在垂直于衬底1的平面上的纵截面可以为梯形。
在本申请实施例中，与所述半导体层的外侧壁接触的所有保护层中可以均有局部凸起伸入其中，这样可以使半导体层与源漏极的接触面积获得更大的提高。
在本申请实施例中，所述半导体层的材料可以选自铟镓锌氧化物(IndiumGallium Zinc Oxide,IGZO)、锡酸锌(ZTO)、铟锌氧化物(Indium Zinc Oxide,IZO)、锌氧化物(ZnOx)、铟钨氧化物(InWO)、铟锌锡氧化物(Indium Zinc Tin Oxide,IZTO)、铟氧化物(InOx)、锡氧化物(SnOx)、钛氧化物(TiOx)、锌氮氧化物(ZnxOyNz)、镁锌氧化物(MgxZnyOz)、锆铟锌氧化物(ZrxInyZnzOa)、铪铟锌氧化物(HfxInyZnzOa)、铝锡铟锌氧化物(AlxSnyInzZnaOd)、硅铟锌氧化物(SixInyZnzOa)、铝锌锡氧化物(AlxZnySnzOa)、镓锌锡氧化物(GaxZnySnzOa)、锆锌锡氧化物(ZrxZnySnzOa)和铟镓硅氧化物(InGaSiOx)中的任意一种或多种。
在本申请实施例中，所述半导体层可以为环形，例如，可以为圆环形、方环形等。
在本申请实施例中，所述第一电极可以为源极并且供电流流入，所述第一电极可以为漏极并且供电流流出；或者，所述第一电极可以为漏极并且供电流流出，所述第一电极可以为源极并且供电流流入。
在本申请实施例中，所述衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述衬底可经掺杂或可未经掺杂。
在本申请实施例中，如图1所示，衬底1与所述第一电极40之间可以设置有第二介电质层90。
在本申请实施例中，所述第一介电质层、所述第二介电质层的材料可以各自独立地选自氧化硅(例如，SiO2)、氮化硅(例如，Si3N4)、碳氮氧化硅(例如，SiOCN)和碳氮化硅(例如，SiCN)中的任意一种或多种。
在本申请实施例中，所述栅极可以为实心结构(如图1和图3所示)或内部挖空的空心结构，本申请不做具体限定，若为空心结构，其内部可以设置半导体层，形成双半导体层。
在本申请实施例中，所述栅极的材料可以为与所述半导体层兼容的材料，例如，可以为氧化铟锡(Indium tin oxide,ITO)等。
在本申请实施例中，所述栅极绝缘层的材料可以选自氧化硅(例如，SiO2)、氧化铪(例如，HfO2)、氧化锆(例如，ZrO)、氧化铝(例如，Al2O3)和钛酸锶(例如，SrTiO3)中的任意一种或多种。所述栅极绝缘层的厚度可以根据实际的电性需求来设置，例如，可以为2nm至5nm。
在本申请实施例中，所述半导体器件可以为晶体管或包含晶体管的半导体结构，例如，存储单元或存储阵列等。
在本申请实施例中，所述半导体结构可以包括多个如上本申请实施例提供的半导体器件。图5为本申请一示例性实施例的半导体结构中的半导体器件的排布示意图。图6为本申请另一示例性实施例的半导体结构中的半导体器件的排布示意图。在所述半导体结构中，如图5所示，多个半导体器件100可以并排分布在衬底1一侧；或者，在其他示例性实施例中，多个半导体器件可以叠层设置在衬底1一侧；或者，如图6所示，多个半导体器件100在衬底1一侧可以沿第一方向和第二方向排布形成阵列；多个半导体器件100之间的空隙中可以填充有介电质(绝缘材料)。这里，“第一方向”定义为与所述衬底所在的平面垂直的方向，即所述半导体器件的高度所在的方向；“第二方向”定义为与所述“第一方向”垂直并且所述衬底的宽度所在的方向。
在本申请实施例中，所述半导体器件可以用于动态随机存取存储器(DRAM)中。
在本申请实施例中，所述DRAM可以采用4F2架构。
在本申请实施例中，所述DRAM可以为1T1C结构。
在本申请实施例中，所述栅极可以与所述DRAM的字线连接；
所述第一电极可以为源极并且与所述DRAM的位线连接，所述第二电极可以为漏极并且与所述DRAM的电容器连接；或者，
所述第一电极可以为漏极并且与所述DRAM的电容器连接，所述第二电极可以为源极并且与所述DRAM的位线连接。
在本申请实施例中，所述半导体器件可以用于磁性随机存取存储器(MRAM)中。
本申请实施例还提供一种半导体器件的制造方法，如上本申请实施例提供的半导体器件可以通过该方法得到。图7为本申请一示例性实施例的半导体器件的制造方法的工艺流程示意图。如图7所示，所述制造方法包括：
在衬底一侧依次形成第二介电质层、第一电极层、第一介电质层和第二电极层；
在所述第二电极层、所述第一介电质层和所述第一电极层中形成沟槽；
在所述沟槽中依次形成半导体层、栅极绝缘层和栅极，所述第一电极层和所述第二电极层的剩余部分分别形成第一电极和第二电极；
其中，所述栅极具有沿着远离所述衬底的方向延伸并且垂直于所述衬底的主体部分，所述主体部分具有外侧壁和两个相对的端面，其中一个所述端面位于所述衬底上；
所述半导体层位于所述栅极的所述外侧壁上，环绕所述栅极设置，所述半导体层具有外侧壁和内侧壁；
所述栅极绝缘层环绕所述栅极设置；
所述第一电极至少部分位于所述半导体层的外侧壁上，环绕所述半导体层设置；所述第二电极位于所述半导体层的所述外侧壁上，环绕所述半导体层设置；所述第一电极和所述第二电极其中之一为源极，另一为漏极；
所述栅极的所述主体部分的外侧壁具有朝向所述第一电极和/或所述第二电极延伸的凸起部分；所述半导体层依照所述栅极的外侧壁形成局部凸起，所述局部凸起的表面的至少部分与所述第一电极和/或所述第二电极接触，所述第一电极和/或所述第二电极还与相邻的两个所述局部凸起之间的半导体层接触。
在本申请示例性实施例中，所述制造方法可以包括：
S10：在衬底一侧依次形成第二介电质层、第一电极层、第一介电质层和第二电极层；
S20：在所述第二电极层、所述第一介电质层和所述第一电极层中形成沟槽，所述沟槽包括沟槽本体和沟槽凸部，所述沟槽本体贯穿所述第二电极层和所述第一介电质层、止于所述第一电极层并且垂直于所述衬底，所述沟槽本体具有内侧壁和内底面，所述沟槽本体的内侧壁朝向所述第一电极层和/或所述第二电极层延伸形成所述沟槽凸部，所述沟槽凸部具有内壁，所述第一电极层和所述第二电极层的剩余部分分别形成所述第一电极和所述第二电极；
S30：在所述沟槽本体的内侧壁和内底面上以及所述沟槽凸部的内壁上依次形成所述半导体层和所述栅极绝缘层，以及在所述沟槽本体和所述沟槽凸部中填充栅极材料，形成被所述半导体层环绕的栅极。
在本申请实施例中，所述第一电极和所述第二电极中的至少一个可以包含导电主体层和保护层，所述保护层具有缺口，所述局部凸起伸入到所述保护层的缺口中并与露出的所述导电主体层的表面接触。
在本申请实施例中，所述保护层的电阻可以大于所述导电主体层的电阻。
在本申请实施例中，在相同的刻蚀条件下，所述保护层的刻蚀速率可以大于所述导电主体层的刻蚀速率。
在本申请实施例中，所述保护层与所述导电主体层的刻蚀选择比可以不小于5:1。
在本申请实施例中，所述第一电极可以包括所述导电主体层和所述保护层，所述第二电极可以包括所述导电主体层和所述保护层。
在本申请实施例中，所述第一电极可以包括多个所述导电主体层和多个所述保护层，所述第二电极可以包括多个所述导电主体层，并且在所述第一电极和所述第二电极中，所述导电主体层和所述保护层交替设置。
在本申请实施例中，所述导电主体层的厚度可以为5nm至20nm，所述保护层的厚度可以为5nm至20nm。
在本申请实施例中，步骤S20可以包括：
S21：在所述第二电极层远离所述衬底的一侧进行图案化，在所述第二电极层远离所述衬底的一侧形成待刻蚀沟槽的图形；
S22：依据所述待刻蚀沟槽的图形，对所述第二电极层、所述第一介电质层和所述第一电极层进行干法刻蚀，形成所述沟槽的沟槽本体和沟槽凸部。
图8A至图8B为本申请另一示例性实施例的半导体器件的制造方法的中间步骤得到的半成品的纵截面结构示意图。如图1、图8A至图8B所示，在本申请示例性实施例中，所述半导体器件的制造方法可以包括：
S10：在衬底1一侧依次形成第二介电质层90、第一电极层40’、第一介电质层60和第二电极层50’，第一电极层40’包括叠层设置的两个保护层70和两个导电主体层80，第二电极层50’包括叠层设置的两个保护层70和两个导电主体层80，并且第一电极层40’和第二电极层50’中的保护层70和导电主体层80均是交替设置，得到如图8A所示的半成品；
S21：在第二电极层50’远离衬底1的一侧进行图案化，在第二电极层50’远离衬底1的一侧形成待刻蚀沟槽的图形；
S22：依据待刻蚀沟槽的图形，对第二电极层50’、第一介电质层60和第一电极层40’进行干法刻蚀，刻蚀出沟槽本体111和沟槽凸部112，沟槽本体111和沟槽凸部112组成沟槽110，其中，沟槽本体111贯穿第二电极层50’和第一介电质层60、止于第一电极层40’并且垂直于衬底1，沟槽本体111具有内侧壁和内底面，沟槽本体111的内侧壁朝向第一电极层40’和第二电极层50’的保护层70延伸形成沟槽凸部112，沟槽凸部112具有内壁，第二电极层50’和第一电极层40’的剩余部分分别形成第二电极50和第一电极40，得到如图8B所示的半成品；
S30：在沟槽本体111的内侧壁和内底面上以及沟槽凸部112的内壁上依次形成半导体层20(半导体层20依照沟槽凸部102的内壁形成局部凸起21)和栅极绝缘层30，以及在沟槽本体111和沟槽凸部112中填充栅极材料，形成被半导体层20环绕的栅极10，得到如图1所示的半导体器件。
在本申请实施例中，所述保护层的材料可以为氮化钛，所述导电主体层的材料可以为钨；
所述干法刻蚀所采用的刻蚀试剂可以包括含氯刻蚀气体和含氟刻蚀气体，所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量(SCCM)比可以为20:1至2:1，例如，可以为20:1、19:1、18:1、17:1、16:1、15:1、14:1、13:1、12:1、11:1、10:1、9:1、8:1、7:1、6:1、5:1、4:1、3:1、2:1。当所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量比为20:1至2:1时，可以使所述保护层与所述导电主体层的刻蚀选择比不小于5:1。
图9为本申请示例性实施例的半导体器件的制造方法得到的保护层和导电主体层的透射电镜图，其中，保护层的材料为TiN，导电主体层的材料为W，采用干法刻蚀进行刻蚀，刻蚀试剂为Cl2和NF3，左图中Cl2与NF3的体积流量比为1:1，右图中Cl2与NF3的体积流量比为4:1。可以看出，当Cl2与NF3的体积流量比为1:1时，刻蚀结束后保护层与导电主体层的边界基本相同，说明对TiN的刻蚀速度大致等于对W的刻蚀速度；当Cl2与NF3的体积流量比为4:1时，被刻蚀掉的TiN明显多于W，说明对TiN的刻蚀速度明显大于对W的刻蚀速度。
在本申请实施例中，所述含氯刻蚀气体可以选自氯气和三氯化硼中的任意一种或多种，所述含氟刻蚀气体可以为三氟化氮。
在本申请实施例中，步骤S20可以包括：
S21’：在所述第二电极层远离所述衬底的一侧进行图案化，在所述第二电极层远离所述衬底的一侧形成待刻蚀沟槽的图形；
S22’：依据所述待刻蚀沟槽的图形，对所述第二电极层、所述第一介电质层和所述第一电极层进行干法刻蚀，形成所述沟槽的沟槽本体；
S23’：采用湿法刻蚀对所述沟槽本体的局部侧壁进行侧边刻蚀，形成所述沟槽的沟槽凸部。
图10为本申请另一示例性实施例的半导体器件的制造方法的中间步骤得到的半成品的纵截面结构示意图。如图1、图8A至图8B、图10所示，在本申请示例性实施例中，所述半导体器件的制造方法可以包括：
S10：在衬底1一侧依次形成第二介电质层90、第一电极层40’、第一介电质层60和第二电极层50’，第一电极层40’包括叠层设置的两个保护层70和两个导电主体层80，第二电极层50’包括叠层设置的两个保护层70和两个导电主体层80，并且第一电极层40’和第二电极层50’中的保护层70和导电主体层80均是交替设置，得到如图8A所示的半成品；
S21’：在第二电极层50’远离衬底1的一侧进行图案化，在第二电极层50’远离衬底1的一侧形成待刻蚀沟槽的图形；
S22’：依据待刻蚀沟槽的图形，对第二电极层50’、第一介电质层60和第一电极层40’进行干法刻蚀，刻蚀出沟槽本体111，沟槽本体111贯穿第二电极层50’和第一介电质层60、止于第一电极层40’并且垂直于衬底1，沟槽本体111具有内侧壁和内底面，得到如图10所示的半成品；
S23’：采用湿法刻蚀对沟槽本体111的与保护层70对应的部分进行侧边刻蚀，形成沟槽凸部112，沟槽本体111和沟槽凸部112组成沟槽110，沟槽凸部112具有内壁，第二电极层50’和第一电极层40’的剩余部分分别形成第二电极50和第一电极40，得到如图8B所示的半成品；
S30：在沟槽本体111的内侧壁和内底面上以及沟槽凸部112的内壁上依次形成半导体层20(半导体层20依照沟槽凸部112的内壁形成局部凸起21)和栅极绝缘层30，以及在沟槽本体111和沟槽凸部112中填充栅极材料，形成被半导体层20环绕的栅极10，得到如图1所示的半导体器件。
在本申请实施例中，所述保护层的材料可以为氮化钛，所述导电主体层的材料可以为钨；
所述干法刻蚀所采用的刻蚀试剂可以包括含氯刻蚀气体和含氟刻蚀气体，所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量比可以为1.5:1至1:1.5，例如，可以为1.5:1、1.4:1、1.3:1、1.2:1、1.1:1、1:1、1:1.1、1:1.2、1:1.3、1:1.4、1:1.5；当所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量比为1.5:1至1:1.5时，对所述保护层与所述导电主体层的刻蚀速度可以基本相同，从而在干法刻蚀阶段只形成沟槽的沟槽本体；
所述湿法刻蚀所采用的刻蚀试剂可以包括导电主体层刻蚀抑制剂(例如，钨刻蚀抑制剂)。导电主体层刻蚀抑制剂的使用可以确保在湿法刻蚀阶段仅对保护层进行刻蚀，避免对导电主体层进行刻蚀，从而形成伸入保护层的沟槽凸部。
在本申请实施例中，所述湿法刻蚀所采用的刻蚀试剂还包括腐蚀剂。
在本申请实施例中，所述钨刻蚀抑制剂可以采用购买自长濑产业株式会社的钨刻蚀抑制剂WXC-66，所述腐蚀剂可以采用购买自长濑产业株式会社的硫酸。
在本申请实施例中，所述含氯刻蚀气体可以选自氯气和三氯化硼中的任意一种或多种，所述含氟刻蚀气体可以为三氟化氮。
在本申请实施例中，步骤S10中，可以采用化学气相沉积(Chemical VaporDeposition,CVD)工艺形成第二介电质层、第一电极层、第一介电质层和第二电极层。
在本申请实施例中，步骤S20中将步骤S10得到的半成品放置在刻蚀设备的腔室中进行刻蚀，刻蚀时可以将腔室的压力控制在5毫托至50毫托，例如，可以为5毫托、10毫托、15毫托、20毫托、25毫托、30毫托、35毫托、40毫托、45毫托、50毫托。当腔室的压力为5毫托至50毫托时，有利于控制所述保护层与所述导电主体层的刻蚀选择比不小于5:1。
在本申请实施例中，步骤S21或步骤S21’可以包括：
在所述第二电极层远离所述衬底的一侧铺一层光阻，曝光，在所述第二电极层远离所述衬底的一侧形成待刻蚀沟槽的图形。待刻蚀沟槽的图形可以为圆形等。例如，当半导体层本体为圆环形时，待刻蚀沟槽的图形为圆形，可以通过曝光保留圆形的光阻，从而在所述第二电极层远离所述衬底的一侧形成待刻蚀沟槽的图形。
本申请实施例还提供一种电子设备，包括如上本申请实施例提供的半导体器件。
在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
图11为目前的环形沟道与本申请实施例的半导体层与源极的接触面积对比示意图，左图表示目前的环形沟道，右图表示本申请实施例的半导体层，并且凸部42在垂直于衬底1的平面上的横截面为方形。如图11所示，以半导体层20的主体部分的宽度d＝2r＝40nm，第二电极(漏极)的高度为60nm，半导体层20的局部凸起21的宽度为w，保护层70的厚度为h，h为5nm，h:w＝12:1至1:1，即w＝5nm或60nm为例计算，那么半导体层20在局部凸起21处的半径为R＝w+r，R＝25nm或80nm；
接触面积S1＝dπ*h+n*π(R2-r2)＝40*60π+3*π(25*25-20*20)＝3075π；
接触面积S2＝dπ*h+n*π(R2-r2)＝40*60π+3*π(80*80-20*20)＝20400π；
其中，n表示第二电极中半导体层的局部凸起与导电主体层的接触面的数量，在图11所示的器件中为3。
因此，右图中半导体层与第二电极的接触面积是左图的(1+0.094n)倍至(1+2.5n)倍。
虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (12)
1.一种半导体器件，其特征在于，包括：
栅极，具有沿着远离衬底的方向延伸并且垂直于所述衬底的主体部分，所述主体部分具有外侧壁和两个相对的端面，其中一个所述端面位于所述衬底上；
半导体层，位于所述栅极的所述外侧壁上，环绕所述栅极设置，所述半导体层具有外侧壁和内侧壁；
栅极绝缘层，环绕所述栅极设置且位于所述栅极和所述半导体层之间；
第一电极，至少部分位于所述半导体层的外侧壁上，环绕所述半导体层设置；
第二电极，位于所述半导体层的所述外侧壁上，环绕所述半导体层设置；所述第一电极和所述第二电极之间设置有第一介电质层，所述第一电极、所述第一介电质层和所述第二电极依次沿着远离所述衬底的方向叠层设置，所述第一电极和所述第二电极通过所述第一介电质层相互绝缘；
所述第一电极和所述第二电极其中之一为源极，另一为漏极；
所述栅极的所述主体部分的外侧壁具有朝向所述第一电极和/或所述第二电极延伸的凸起部分；所述半导体层依照所述栅极的外侧壁形成局部凸起，所述局部凸起的表面的至少部分与所述第一电极和/或所述第二电极接触，所述第一电极和/或所述第二电极还与相邻的两个所述局部凸起之间的半导体层接触；
其中，所述第一电极和所述第二电极中的至少一个包含导电主体层和保护层，所述保护层具有缺口，所述局部凸起伸入到所述保护层的缺口中并与露出的所述导电主体层的表面接触。
2.根据权利要求1所述的半导体器件，其中，所述保护层的电阻大于所述导电主体层的电阻。
3.根据权利要求2所述的半导体器件，其中，在相同的刻蚀条件下，所述保护层的刻蚀速率大于所述导电主体层的刻蚀速率。
4.根据权利要求3所述的半导体器件，其中，所述保护层与所述导电主体层的刻蚀选择比不小于5:1。
5.根据权利要求1至4中任一项所述的半导体器件，其中，所述第一电极包括所述导电主体层和所述保护层，所述第二电极包括所述导电主体层和所述保护层。
6.根据权利要求5所述的半导体器件，其中，所述第一电极包括多个所述导电主体层和多个所述保护层，所述第二电极包括多个所述导电主体层，并且在所述第一电极和所述第二电极中，所述导电主体层和所述保护层交替设置。
7.根据权利要求1至4、6中任一项所述的半导体器件，其中，所述导电主体层的厚度为5nm至20nm，所述保护层的厚度为5nm至20nm。
8.根据权利要求1至4、6中任一项所述的半导体器件，其中，所述导电主体层和所述保护层的材料各自独立地选自氮化钛、钨、铝、镍和钴中的任意一种或多种，并且所述导电主体层和所述保护层的材料是不同的。
9.根据权利要求1至4、6中任一项所述的半导体器件，其中，所述半导体层的材料选自铟镓锌氧化物、锡酸锌、铟锌氧化物、锌氧化物、铟钨氧化物、铟锌锡氧化物、铟氧化物、锡氧化物、钛氧化物、锌氮氧化物、镁锌氧化物、锆铟锌氧化物、铪铟锌氧化物、铝锡铟锌氧化物、硅铟锌氧化物、铝锌锡氧化物、镓锌锡氧化物、锆锌锡氧化物和铟镓硅氧化物中的任意一种或多种。
10.一种半导体器件的制造方法，其特征在于，包括：
在衬底一侧依次形成第二介电质层、第一电极层、第一介电质层和第二电极层；
在所述第二电极层、所述第一介电质层和所述第一电极层中形成沟槽；所述沟槽包括沟槽本体和沟槽凸部，所述沟槽本体贯穿所述第二电极层和所述第一介电质层、止于所述第一电极层并且垂直于所述衬底，所述沟槽本体具有内侧壁和内底面，所述沟槽本体的内侧壁朝向所述第一电极层和/或所述第二电极层延伸形成所述沟槽凸部，所述沟槽凸部具有内壁，所述第一电极层和所述第二电极层的剩余部分分别形成所述第一电极和所述第二电极；
在所述沟槽本体的内侧壁和内底面上以及所述沟槽凸部的内壁上依次形成半导体层和栅极绝缘层，以及在所述沟槽本体和所述沟槽凸部中填充栅极材料，形成被所述半导体层环绕的栅极；
其中，所述栅极具有沿着远离所述衬底的方向延伸并且垂直于所述衬底的主体部分，所述主体部分具有外侧壁和两个相对的端面，其中一个所述端面位于所述衬底上；
所述半导体层位于所述栅极的所述外侧壁上，环绕所述栅极设置，所述半导体层具有外侧壁和内侧壁；
所述栅极绝缘层环绕所述栅极设置；
所述第一电极至少部分位于所述半导体层的外侧壁上，环绕所述半导体层设置；所述第二电极位于所述半导体层的所述外侧壁上，环绕所述半导体层设置；所述第一电极和所述第二电极其中之一为源极，另一为漏极；
所述栅极的所述主体部分的外侧壁具有朝向所述第一电极和/或所述第二电极延伸的凸起部分；所述半导体层依照所述栅极的外侧壁形成局部凸起，所述局部凸起的表面的至少部分与所述第一电极和/或所述第二电极接触，所述第一电极和/或所述第二电极还与相邻的两个所述局部凸起之间的半导体层接触；
所述第一电极和所述第二电极中的至少一个包含导电主体层和保护层，所述制造方法还包括：使所述沟槽本体的内侧壁朝向所述保护层延伸形成所述沟槽凸部。
11.根据权利要求10所述的制造方法，其中，所述沟槽的沟槽本体和沟
槽凸部均采用干法刻蚀形成；
其中，所述保护层的材料为氮化钛，所述导电主体层的材料为钨；
所述干法刻蚀所采用的刻蚀试剂包括含氯刻蚀气体和含氟刻蚀气体，所述含氯刻蚀气体与所述含氟刻蚀气体的体积流量比为20:1至2:1。
12.一种电子设备，其特征在于，包括根据权利要求1至9中任一项所述的半导体器件。
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