CN111755512A - 一种半导体器件及其制备方法 - Google Patents

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SiEn Qingdao Integrated Circuits Co Ltd
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Abstract

本发明提供一种半导体器件及其制备方法，该方法包括提供半导体衬底，在半导体衬底上形成绝缘体堆栈结构；刻蚀绝缘体堆栈结构至半导体衬底形成通孔；在通孔的侧壁上形成沟道层；在形成沟道层的通孔中形成背栅结构。沟道层包括沟道区域以及源/漏极区域，半导体器件的源/漏极和栅极分别形成在源/漏极区域和栅极区域的外围，并且形成垂直的堆叠结构。栅极结构形成全环绕式结构，由此增加了栅极结构与沟道区域的接触面积，实现对栅极的更好控制。本发明的方法能够形成更加紧凑的结构，有利于器件整体尺寸的缩小。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体集成电路技术领域，具体地涉及一种半导体器件及其制备方法。
背景技术
在集成电路中，低功率高运行性能的场效应晶体管通常具有如下特点：(1)具有高迁移率的半导体衬底；(2)越来越大的沟道宽度及越来越小的沟道长度；(3)具有大电容Ci的栅极绝缘层；(4)减少有源区沟道和栅极绝缘层界面处的界面陷阱；(5)减小电极和半导体层之间的接触电阻。近年来了，场效应晶体管结构发生了从平面型到鳍型或纳米线等3D结构的显著变化，并且人们越来越倾向于形成环绕栅(Gate-All-Around，GAA)结构以及采用具有高迁移率的材料作为有源层，例如采用SiGe、Ge、GaAs等材料。
另外，现有的半导体器件，例如场效应晶体管通常形成体偏置结构，即半导体衬底作为背栅结构，这样的结构在低电量、高速性能或高集成化方面存在不足，并且不利于晶体管尺寸的缩小，因此不利于集成电路尺寸的缩小。
发明内容
鉴于现有技术中体偏置结构的不足，本发明提供一种半导体器件及其制备方法，本发明的方法在半导体衬底上形成垂直的背栅结构及包覆所述背栅结构的沟道层，同时在所述沟道层的外侧形成全环绕式栅极结构。并且栅极和源/漏极以层叠的方式形成在沟道层的外侧，本发明的半导体器件不仅具有良好的整体电学性能，还有利于器件的尺寸缩小。
根据本发明的第一方面，本发明提供了一种半导体器件，包括：
半导体衬底；
背栅结构，所述背栅结构垂直形成在所述半导体衬底上；
沟道层，垂直形成在所述半导体衬底上，并且包覆在所述背栅结构的外侧，所述沟道层在垂直于所述半导体衬底的方向上包括第一部分、沿所述第一部分向衬底方向延伸的第二部分，以及沿所述第一部分向远离所述衬底方向延伸的第三部分；
栅极结构，包覆所述沟道层的所述第一部分的外侧；
源/漏极，形成于所述栅极结构的两侧，且包覆所述沟道层的所述第二部分和所述第三部分的外侧，
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，且在垂直于衬底的方向上形成堆叠结构。
可选地，所述栅极结构与所述源/漏极之间形成有绝缘间隔层，所述栅极结构与所述沟道区域之间形成有栅介质层。
可选地，所述栅介质层还形成在所述栅极结构的栅极和所述绝缘间隔层之间。
可选地，所述背栅结构包括形成在所述沟道层内壁及底部的背栅介质层，以及位于所述背栅介质层中间的背栅电极。
可选地，还包括绝缘层，所述绝缘层形成在所述半导体衬底上，并且包覆所述栅极结构、所述源/漏极及所述栅极和所述源/漏极之间的绝缘间隔层，并且覆盖在所述背栅结构、所述沟道层及所述源/漏极的上表面。
可选地，所述绝缘间隔层还形成在所述源/漏极与所述半导体衬底之间。
可选地，所述半导体衬底面向所述背栅结构一侧的表面设置有重掺杂层，所述重掺杂层与所述背栅结构的背栅电极接触以控制所述背栅电极的电压
根据本发明的第二方面，本发明提供了一种半导体器件制备方法，包括：
提供半导体衬底，在所述半导体衬底上形成绝缘体堆栈结构，所述绝缘体堆栈结构包括栅极牺牲层、位于所述栅极牺牲层两侧的源/漏极牺牲层以及位于所述栅极牺牲层和所述源/漏极牺牲层之间的绝缘间隔层；
刻蚀所述绝缘体堆栈结构，以在所述绝缘体堆栈结构中形成垂直于所述半导体衬底，且暴露所述半导体衬底表面的第一通孔；
在所述第一通孔的内壁上沉积半导体层以形成沟道层，所述沟道层在垂直于所述半导体衬底的方向上包括第一部分、沿所述第一部分向所述半导体衬底一侧延伸的第二部分以及向远离所述半导体衬底一侧延伸的第三部分；
在所述沟道层内形成背栅结构，同时在所述沟道层的所述第一部分的外侧形成栅极结构；
在所述沟道层的所述第二部分和所述第三部分的外侧形成源/漏极；
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，在垂直于所述半导体衬底的方向上形成堆叠结构。
可选地，形成所述背栅结构及所述栅极结构包括以下步骤：
去除所述绝缘间隔层之间的所述栅极牺牲层，以在所述绝缘间隔层之间形成栅极空隙；
在所述沟道层的内壁和底部及所述栅极空隙的侧壁及底部沉积绝缘材料，分别形成背栅介质层及栅极介质层；
然后在所述栅极介质层及所述背栅介质层中间填充导电材料，分别形成栅电极及背栅电极。
可选地，去除所述栅极牺牲层还包括以下步骤：
刻蚀所述绝缘体堆栈结构至所述半导体衬底表面停止，在所述绝缘体堆栈结构外围形成环绕所述沟道层以及所述堆栈结构的第二通孔，所述第二通孔与所述沟道层由所述绝缘体堆栈结构隔离；
刻蚀所述栅极牺牲层。
可选地，形成所述源/漏极还包括以下步骤：
去除所述源/漏极牺牲层，以在所述绝缘间隔层之间形成源/漏极空隙；
在所述源/漏极空隙中沉积源/漏极掺杂金属。
可选地，所述方法还包括：在所述所述第二通孔中、所述背栅结构及所述绝缘体堆栈结构的上方沉积绝缘保护层。
可选地，所述沟道区域包括Si、SiGe或Ge。
可选地，所述导电材料包括Ru、W或其组合。
根据本发明的第二方面，本发明提供了一种半导体器件制备方法，包括如下步骤：
提供半导体衬底，所述半导体衬底包括重掺杂层，在所述重掺杂层上方形成绝缘体堆栈结构，所述绝缘体堆栈结构包括栅极牺牲层、位于所述栅极牺牲层两侧的源/漏极牺牲层以及位于所述栅极牺牲层和所述源/漏极牺牲层之间的绝缘间隔层；
刻蚀所述绝缘体堆栈结构，以在所述绝缘体堆栈结构中形成垂直于所述半导体衬底，并且暴露所述重掺杂层表面的第一通孔；
在所述第一通孔的内壁上沉积半导体层以形成沟道层，所述沟道层在垂直所述半导体衬底的的方向上包括第一部分、沿所述第一部分向所述半导体衬底一侧延伸的第二部分以及向远离所述半导体衬底一侧延伸的第三部分；
在所述沟道层内形成与所述重掺杂层接触的背栅结构，同时在所述沟道层的所述第一部分的外侧形成栅极结构；
在所述沟道层的所述第二部分和所述第三部分的外侧形成源/漏极；
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，在垂直与衬底方向上形成堆叠结构，并且所述背栅结构的背栅电极与所述重掺杂层接触。
如上所述，本发明的半导体器件及其制备方法具有如下技术效果：
本发明的方法在半导体衬底上形成垂直的背栅结构，并在所述背栅结构外围分别形成包覆所述背栅结构的沟道层，在所述沟道层的外侧形成有栅极结构及源/漏极，形成全环绕式栅极结构，增大了栅极结构与沟道区域的接触面积，可以实现对栅极更好的控制。
本发明形成的半导体器件低功耗，并且具有栅极阈值电压控制功能、高速功能。并且本申请的半导体器件尤其适用于3D闪存器件(例如NAND)。
本发明的方法的栅极结构和源/漏极形成为环绕所述背栅结构外侧的层叠结构，能够形成更加紧凑的结构，使得半导体器件具有更大的堆叠空间，有利于器件整体尺寸的缩小。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1显示为本发明实施例一提供半导体器件的结构示意图。
图2显示为图1所示的半导体器件的背栅结构及栅极结构的示意图。
图3显示为本发明实施例三提供的半导体器件制备方法的流程图。
图4显示为图3所示方法中在半导体衬底上形成绝缘体堆栈结构的示意图。
图5显示为图3所示方法中在所述绝缘体堆栈结构中形成第一通孔的示意图。
图6显示为图3所示方法中形成沟道区域的示意图。
图7显示为形成背栅结构时在瞳第一通孔沉积背栅替换成材料的结构示意图。
图8显示为对所述绝缘体堆栈结构进行刻蚀，形成第二通孔的结构示意图。
图9显示为在第一通孔的内壁和底部及栅极空隙的侧壁及底部沉积绝缘材料的结构示意图。
图10显示为在图9所示的绝缘材料上填充导电材料的结构示意图。
图11显示为对图10填充的导电材料进行刻蚀形成背栅电极和栅电极的结构示意图。
图12显示为去除所述源/漏极牺牲层，形成源/漏极空隙的结构示意图。
图13显示为在图12所示的源/漏极空隙中沉积源/漏极掺杂金属的结构示意图。
图14显示为对图13所示的结构进行平坦化所得结构的示意图。
图15显示为对图14所示的结构进行图形化形成源/漏极的结构示意图。
图16显示为在图15所示结构上方沉积绝缘保护层的结构示意图。
图17显示为实施例四提供的半导体器件制备方法在半导体衬底上形成绝缘体堆结构的示意图。
图18显示为在图17所示的结构中形成第一通孔的结构示意图。
图19显示为在第一通孔侧壁及栅极空隙的侧壁及底部沉积绝缘材料的结构示意图。
图20显示为在图19所示的结构中沉积导电材料的结构示意图。
图21显示为在形成背栅结构、栅极结构及源/漏极的结构上方沉积绝缘保护层的结构示意图。
附图标记
10 半导体器件
100 半导体衬底
101 背栅结构
1010 背栅替换材料
1011 背栅电极
1012 背栅介质层
102 栅极结构
1020 栅极牺牲层
1021 栅电极
1022 栅介质层
103 沟道层
104 源/漏极
1040 源/漏极牺牲层
105 绝缘间隔层
106 第一通孔
107 第一掩膜层
108 栅极空隙
109 绝缘材料
110 导电材料
111 第二掩膜层
112 源/漏极空隙
113 源/漏极掺杂金属
114 第三掩膜层
115 第二通孔
116 绝缘保护层
120 绝缘体堆栈结构
200 半导体衬底
2001 重掺杂层
203 沟道层
2040 源/漏极牺牲层
205 绝缘间隔层
206 第三通孔
208 栅极空隙
209 绝缘材料
210 导电材料
214 绝缘保护层
220 绝缘体堆栈结构
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种半导体器件，如图1所示，该半导体器件10包括半导体衬底，该半导体衬底可以是本领域常用的任意半导体衬底，例如硅衬底等。
如图1所示，本实施例的半导体器件还包括
背栅结构101及沟道层103，该背栅结构101垂直地形成在所述半导体衬底上。沟道层103同样垂直形成在所述半导体衬底上，并且包覆在所述背栅结构的外侧。所述沟道层103在垂直于半导体衬底100的方向上包括第一部分、沿所述第一部分向衬底方向延伸的第二部分，以及沿所述第一部分向远离所述衬底方向延伸的第三部分。所述背栅结构101形成为垂直的背栅结构。该背栅结构包括背栅电极1011及背栅介质层1012。具体地，如图1所示，背栅介质层1012形成在沟道层103的内壁上，同时还形成在半导体衬底上。背栅电极1011填充在背栅介质层1012中间。由此，背栅结构101与沟道层103形成环绕式的垂直结构，背栅结构101形成垂直的全环绕背栅结构。
本实施例的半导体器件10还包括形成在所述沟道层103的第二部分和第三部分的外侧的圆环状的源/漏极104及形成在沟道层103的第一部分的外侧的栅极结构102。如图2所示，栅极结构102形成在所述沟道区域103的外侧，栅极结构包括环绕所述沟道区域形成的栅电极1021，以及位于在所述栅电极1021和所述沟道区域103之间并且环绕所述沟道区域103，同时覆盖所述栅电极的上下两侧的栅介质层1022。
同样参照图1，源/漏极104同样环绕所述源/漏极区域形成圆环状。所述源/漏极104与栅极结构102在垂直于衬底方向上形成堆叠结构。在所述源/漏极104及栅极102之间形成有绝缘间隔层105。另外，所述绝缘间隔层105还形成在所述源/漏极104与所述半导体衬底之间(可参见图4-16)。
在本实施例的半导体器件中，还包括绝缘保护层(参见图16的绝缘保护层116)，该绝缘保护层形成在半导体衬底上，并且包覆栅极结构102、源漏极104，并且覆盖以及半导体器件10的上表面，背栅结构101、沟道层103及绝缘间隔层105的上表面。
本发明的方法在半导体衬底上形成垂直的背栅结构，并在所述背栅结构外围分别形成包覆所述背栅结构的沟道层，在所述沟道层的外侧形成有栅极结构及源/漏极，形成全环绕式栅极结构，增大了栅极结构与沟道区域的接触面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小漏电流。
本发明的方法的栅极结构和源/漏极形成为环绕所述背栅结构外侧的层叠结构，能够形成更加紧凑的结构，有利于器件整体尺寸的缩小。
实施例二
本实施例同样提供一种半导体器件，与实施例一提供的半导体器件的相同之处不下赘述，不同之处在于：
本实施例的场效应晶体的半导体衬底包括重掺杂层(参照附图17-21的重掺杂层2001)，背栅结构形成在半导体衬底的重掺杂层上，所述重掺杂层与所述背栅结构之间不形成背栅介质层，所述重掺杂层直接接触背栅结构的背栅电极。本实施例的半导体器件，既可以在背栅电极的上方施加电压，也可以在衬底下方将所述重掺杂层连接外接电极，通过外接电极经所述重掺杂层对所述背栅电极施加电压，以控制背栅电极的电压。
半导体器件的Vth(阈值电压)受背栅极电压等反向偏压的影响。对于本实施例的半导体器件，在高速运行时，需要高性能，可以从背栅施加高偏压并获得高Vth，然后，可以实现电路的高电流和高速运行。在需要低功率的情况下，无需施加偏差。
本实施例的半导体器件具有垂直的背栅结构及环绕式栅极结构，载流子迁移率大大提高。另外，背栅结构及环绕式栅极结构增加了对沟道区域的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小漏电流。由此提高了整个器件的电学性能。另外，背栅电极与半导体衬底的重掺杂层连接，增加了对背栅电极的控制。
实施例三
本实施例提供一种半导体器件制备方法，如图3所示，该方法包括如下步骤：
提供半导体衬底，在所述半导体衬底上形成绝缘体堆栈结构，所述绝缘体堆栈结构包括栅极牺牲层、位于所述栅极牺牲层两侧的源/漏极牺牲层以及位于所述栅极牺牲层和所述源/漏极牺牲层之间的绝缘间隔层；
刻蚀所述绝缘体堆栈结构，以在所述绝缘体堆栈结构中形成垂直于所述半导体衬底，且暴露所述半导体衬底表面的第一通孔；
在所述第一通孔的内壁上沉积半导体层以形成沟道层，所述沟道层在垂直于所述半导体衬底方向上包括第一部分、沿所述第一部分向所述半导体衬底一侧延伸的第二部分以及向远离所述半导体衬底一侧延伸的第三部分；
在所述沟道层内形成背栅结构，同时在所述沟道层的所述第一部分的外侧形成栅极结构；
在所述沟道层的所述第二部分和所述第三部分的外侧形成源/漏极；
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，在垂直于所述半导体衬底的方向上形成堆叠结构。
现结合附图4-16详细说明本实施例所述方法的具体步骤。
如图4所示，首先提供一半导体衬底100，该半导体衬底100可以是本领域常用的半导体衬底，例如硅衬底等。在所述半导体衬底上形成绝缘体堆栈结构120，如图4所示，该绝缘体堆栈结构120包括依次沉积在所述半导体衬底上的绝缘间隔层105、源/漏极牺牲层1040、绝缘间隔层105、栅极牺牲层1020、绝缘间隔层105、源/漏极牺牲层1040及绝缘间隔层105。其中，绝缘间隔层可以是氧化物间隔层，例如可以是SiO2等类似氧化物。所述源/漏极牺牲层104可以是α-C等类似材料。栅极牺牲层1020可以是SiN等类似材料。
然后如图5所示，刻蚀所述绝缘体堆栈结构120至所述半导体衬底100的表面停止，在半导体堆栈结构120中形成垂直于半导体衬底100的第一通孔106。接着，如图6所示，在所述第一通孔106的内壁上沉积半导体材料形成沟道层103，在本实施例的优选实施例中，该沟道层103可以是α-Si，也可以是SiGe或Ge等具有高迁移率的材料。然后如图14所示，在沉积了所述沟道层103的通孔106中形成背栅结构101，该背栅结构101包括沉积在所述沟道层103的内壁及底部的背栅介质层1011以及填充在所述背栅介质层1012中间的背栅电极1011。
在本实施例的优选实施例中，所述沟道层103在垂直于所述半导体衬底的方向上包括第一部分、沿所述第一部分向所述半导体衬底一侧延伸的第二部分以及向远离所述半导体衬底一侧延伸的第三部分，所述第一部分为对应于所述栅极牺牲层1020的沟道区域，所述第二部分和第三部分为对应于所述源/漏极牺牲层1040的源/漏极区域。
在本实施例的另一优选实施例中，形成所述背栅结构101的同时，如图12所示，在所述沟道区域103的外侧即栅极牺牲层1020处形成栅极结构102。
本实施例的更加优选的实施例中，通过替换方法形成背栅结构101及栅极结构102，具体包括以下步骤：
如图7所示，首先在形成了所述沟道层103的第一通孔106的内部沉积背栅替换材料1010，在更加优选的实施例中，该背栅替换材料1010与所述栅极牺牲层1020的材料相同，例如可以是SiN等类似材料。
然后，如图8所示，在图7所示的结构上方形成图形化的第一掩模层107，对所述绝缘体堆栈结构120进行图形化，该第一掩模层107可以是例如光刻胶等的光阻材料。刻蚀所述绝缘体堆栈结构120至所述半导体衬底100的表面停止，如图8所示，在所述绝缘体堆栈结构120中形成环绕所述沟道层103的第二通孔115，所述第二通孔115与所述沟道层105由所述绝缘体堆栈结构隔离。然后去除所述第一掩模层107，对所述背栅替换材料1010进行刻蚀，同时利用形成的所述第二通孔115对栅极牺牲层1020进行刻蚀，例如可以采用本领域常用的反应离子刻蚀方法刻蚀所述背栅替换材料1010及栅极牺牲层1020的SiN，由此再次打开用于形成背栅结构102的形成有沟道层103的第一通孔106，并且形成用于形成栅极结构102的栅极空隙108。如图9所示，分别在所述沟道层的侧壁及所述第一通孔106的底部，以及所述栅极空隙108的侧壁及底部沉积绝缘材料109，所述绝缘材料109同时沉积在第二通孔115的侧壁上以及沟道层103和顶部绝缘间隔层105的上方。该绝缘材料可以是二氧化硅，也可以是其他常用的栅绝缘材料。然后在图9所示的结构上沉积导电材料110，所述导电材料110填充在所述背栅介质层1012中间以及栅介质层1022中间。在本实施例的优选实施例中，导电材料110包括金属Ru、W或其组合材料。
接下来如图11所示，形成第二掩模层111，通过该第二掩模层111图形化刻蚀所述导电材料110，去除所述背栅结构101及栅极结构102之外的导电材料，形成图11所示的结构。然后刻蚀所述栅极结构101及栅极结构102之外的绝缘材料109，形成图12所示的栅极结构102。然后对所述背栅结构103进行平坦化，最终形成图14所示的背栅结构101。
在本实施例的又一优选实施例中，所述方法还包括形成源/漏极。
如图12所示，在去除所述栅极结构101及栅极结构102之外的绝缘材料109的同时，去除所述源/漏极牺牲层1040，形成源/漏极空隙112。然后在图12所述的结构的半导体衬底100上方(即第二通孔115中)及所述源/漏极空隙112中沉积源/漏极掺杂金属113，形成图13所示的结构。然后，如图14所述，对所述源/漏极掺杂金属113进行平坦化，并且对所述掺杂金属113进行退火。然后如图15所示，在所述掺杂源/漏极掺杂金属113的上方形成图形化的第三掩模层114，刻蚀去除所述条形孔115中的所述源/漏极掺杂金属113，形成图15所示的源/漏极104。
最后，如图16所示，在图15所示的结构上方沉积绝缘保护层116。该绝缘保护层116填充在所述条形孔中、覆盖在所述背栅结构及所述绝缘体堆栈结构的上方。该绝缘保护层可以是氧化物绝缘材料，例如可以是SiO2等氧化物。
本实施例在半导体衬底上形成垂直的背栅结构，并在所述背栅结构外围分别形成包覆所述背栅结构的沟道层，在所述沟道层的外侧形成有栅极结构及源/漏极，形成全环绕式栅极结构，增大了栅极结构与沟道区域的接触面积，可以实现对栅极更好的控制。
本发明的方法的栅极结构和源/漏极形成为环绕所述背栅结构外侧的层叠结构，能够形成更加紧凑的结构，有利于器件整体尺寸的缩小。
实施例四
本实施例同样提供一种半导体器件制备方法，与实施例三的相同之处不再赘述，不同之处在于：
在本实施例中，如图17所示，提供半导体衬底200，在所述半导体衬底上形成重掺杂层2001，在所述中掺杂层2001上方形成绝缘体堆栈结构220，所述绝缘体堆栈结构220同样包括依次沉积在所述半导体衬底上的绝缘间隔层205、源/漏极牺牲层2040、绝缘间隔层205、栅极牺牲层2020、绝缘间隔层205、源/漏极牺牲层2040及绝缘间隔层205。其中，绝缘间隔层可以是氧化物间隔层，例如可以是SiO2等类似氧化物。所述源/漏极牺牲层204可以是α-C等类似材料。栅极牺牲层1020可以是SiN等类似材料。
然后，刻蚀所述绝缘体堆栈结构220以暴露所述重掺杂层2001的表面，形成第三通孔206，并在所述第三通孔206的侧壁上沉积形成沟道层203。该沟道层203可以是α-Si，也可以是SiGe或Ge等具有高迁移率的材料。然后，如图19所示，在所述沟道层203的内壁上沉积绝缘材料209形成背栅介质层。在本实施例中，绝缘材料沉积在沟道层203的内壁上，第三通孔206的底部即所述重掺杂层的表面并不沉积该绝缘材料209。
然后如图20所示，沉积导电材料210，形成背栅电极。所述背栅电极与所述重掺杂层直接接触。该重掺杂层可以在半导体衬底底部外接电极，通过该外接电极经所述重掺杂层随背栅电极施加电压。由此，本申请的半导体器件，不仅可以在背栅结构的上方经背栅电极直接对背栅结构施加电压，还可以通过所述重掺杂层对所述背栅结构施加电压，从而能够更好地控制背栅电极的电压。例如，在高速运行时，需要高性能，可以从背栅施加高偏压并获得高Vth，然后，可以实现电路的高电流和高速运行。在需要低功率的情况下，无需施加偏差。与此同时，与实施例三所述的方法相同，形成栅极结构。之后与实施例三所述方法相同，形成源/漏极并且沉积绝缘保护层214，最终形成所述的半导体器件。
综上，本发明的半导体器件及其制备方法具有如下技术效果：
本发明的通过替换背栅方法在半导体衬底上形成垂直的背栅结构，并在所述背栅结构外围分别形成围绕所述背栅结构的栅极结构及源/漏极，所述背栅结构与栅极结构之间形成有环绕所述背栅结构的沟道区域，从而形成全环绕式背栅结构及栅极结构，增大了栅极结构与沟道区域的接触面积，可以实现对栅极的更好控制。
本发明形成的半导体器件低功耗，并且具有栅极阈值电压控制功能、高速功能。并且本申请的半导体器件尤其适用于3D闪存器件(例如NAND)。
本发明的方法的栅极结构和源/漏极形成为环绕所述背栅结构外侧的层叠解耦股，能够形成更加紧凑的结构，使得半导体器件具有更大的堆叠空间，有利于器件整体尺寸的缩小。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (15)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
背栅结构，所述背栅结构垂直形成在所述半导体衬底上；
沟道层，垂直形成在所述半导体衬底上，并且包覆在所述背栅结构的外侧，所述沟道层在垂直于所述半导体衬底的方向上包括第一部分、沿所述第一部分向衬底方向延伸的第二部分，以及沿所述第一部分向远离所述衬底方向延伸的第三部分；
栅极结构，包覆所述沟道层的所述第一部分的外侧；
源/漏极，形成于所述栅极结构的两侧，且包覆所述沟道层的所述第二部分和所述第三部分的外侧；
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，且在垂直于衬底的方向上形成堆叠结构。
2.根据权利要求1所述半导体器件，其特征在于，所述栅极结构与所述源/漏极之间形成有绝缘间隔层，所述栅极结构与所述沟道区域之间形成有栅介质层。
3.根据权利要求2所述半导体器件，其特征在于，所述栅介质层还形成在所述栅极结构的栅极和所述绝缘间隔层之间。
4.根据权利要求1所述的半导体器件，其特征在于，所述背栅结构包括形成在所述沟道层内壁及底部的背栅介质层，以及位于所述背栅介质层中间的背栅电极。
5.根据权利要求2所述的半导体器件，其特征在于，还包括绝缘层，所述绝缘层形成在所述半导体衬底上，并且包覆所述栅极结构、所述源/漏极及所述栅极和所述源/漏极之间的绝缘间隔层，并且覆盖在所述背栅结构、所述沟道层及所述源/漏极的上表面。
6.根据权利要求2所述的半导体器件，其特征在于，所述绝缘间隔层还形成在所述源/漏极与所述半导体衬底之间。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体衬底面向所述背栅结构一侧的表面设置有重掺杂层，所述重掺杂层与所述背栅结构的背栅电极接触以控制所述背栅电极的电压。
8.一种半导体器件制备方法，其特征在于，包括如下步骤：
提供半导体衬底，在所述半导体衬底上形成绝缘体堆栈结构，所述绝缘体堆栈结构包括栅极牺牲层、位于所述栅极牺牲层两侧的源/漏极牺牲层以及位于所述栅极牺牲层和所述源/漏极牺牲层之间的绝缘间隔层；
刻蚀所述绝缘体堆栈结构，以在所述绝缘体堆栈结构中形成垂直于所述半导体衬底，且暴露所述半导体衬底表面的第一通孔；
在所述第一通孔的内壁上沉积半导体层以形成沟道层，所述沟道层在垂直于所述半导体衬底的方向上包括第一部分、沿所述第一部分向所述半导体衬底一侧延伸的第二部分以及向远离所述半导体衬底一侧延伸的第三部分；
在所述沟道层内形成背栅结构，同时在所述沟道层的所述第一部分的外侧形成栅极结构；
在所述沟道层的所述第二部分和所述第三部分的外侧形成源/漏极；
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，在垂直于所述半导体衬底的方向上形成堆叠结构。
9.根据权利要求8所述的制备方法，其特征在于，形成所述背栅结构及所述栅极结构包括以下步骤：
去除所述绝缘间隔层之间的所述栅极牺牲层，以在所述绝缘间隔层之间形成栅极空隙；
在所述沟道层的内壁和底部及所述栅极空隙的侧壁及底部沉积绝缘材料，分别形成背栅介质层及栅极介质层；
然后在所述栅极介质层及所述背栅介质层中间填充导电材料，分别形成栅电极及背栅电极。
10.根据权利要求9所述的制备方法，其特征在于，去除所述栅极牺牲层还包括以下步骤：
刻蚀所述绝缘体堆栈结构至所述半导体衬底表面停止，在所述绝缘体堆栈结构外围形成环绕所述沟道层以及所述堆栈结构的第二通孔，所述第二通孔与所述沟道层由所述绝缘体堆栈结构隔离；
刻蚀所述栅极牺牲层。
11.根据权利要求10所述的制备方法，其特征在于，形成所述源/漏极还包括以下步骤：
去除所述源/漏极牺牲层，以在所述绝缘间隔层之间形成源/漏极空隙；
在所述源/漏极空隙中沉积源/漏极掺杂金属。
12.根据权利要求10所述的制备方法，其特征在于，所述方法还包括：在所述所述第二通孔中、所述背栅结构及所述绝缘体堆栈结构的上方沉积绝缘保护层。
13.根据权利要求8所述的制备方法，其特征在于，所述沟道区域包括Si、SiGe或Ge。
14.根据权利要求8所述的制备方法，其特征在于，所述导电材料包括Ru、W或其组合。
15.一种半导体器件制备方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底包括重掺杂层，在所述重掺杂层上方形成绝缘体堆栈结构，所述绝缘体堆栈结构包括栅极牺牲层、位于所述栅极牺牲层两侧的源/漏极牺牲层以及位于所述栅极牺牲层和所述源/漏极牺牲层之间的绝缘间隔层；
刻蚀所述绝缘体堆栈结构，以在所述绝缘体堆栈结构中形成垂直于所述半导体衬底，并且暴露所述重掺杂层表面的第一通孔；
在所述第一通孔的内壁上沉积半导体层以形成沟道层，所述沟道层在垂直所述半导体衬底的的方向上包括第一部分、沿所述第一部分向所述半导体衬底一侧延伸的第二部分以及向远离所述半导体衬底一侧延伸的第三部分；
在所述沟道层内形成与所述重掺杂层接触的背栅结构，同时在所述沟道层的所述第一部分的外侧形成栅极结构；
在所述沟道层的所述第二部分和所述第三部分的外侧形成源/漏极；
其中，所述栅极结构及所述源/漏极均环绕所述沟道层的外壁，在垂直与衬底方向上形成堆叠结构，并且所述背栅结构的背栅电极与所述重掺杂层接触。
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