CN115954381A - 一种半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底；多个垂直沟道，设置在所述衬底上；多层栅极结构，堆叠在所述衬底上，且所述栅极结构环绕所述垂直沟道设置；多层源/漏连接层，堆叠在所述衬底上，所述源/漏连接层与所述栅极结构呈间隔堆叠；介质层，设置在所述衬底与相邻的所述源/漏连接层之间，以及所述源/漏连接层与相邻的所述栅极结构之间；以及导电插塞，与所述源/漏连接层和所述栅极结构连接。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的生产效率。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor，MOS）具有电压驱动激励功率小、少数载流子的存储效果好、速度高、没有次击穿现象、并联工作容易以及热稳定性好等特性，广泛应用于开关电源、电机控制领域、汽车领域及航空航天领域等。但目前MOS晶体管主要为平面器件。增加MOS晶体管数量就势必要减少单个MOS晶体管的尺寸，以节约面积减少成本并降低能耗，而目前MOS晶体管尺寸已经接近极限，且到达10nm以下的制作过程，还需要用到极紫外（Extreme Ultra-violet，EUV）光刻机等尖端设备，设备成本及研发难度越来越高，限制MOS晶体管的生产产能。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，通过本发明提供的半导体器件及其制作方法，形成立体堆叠的半导体器件，提高半导体器件的生产效率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，包括：
衬底；
多个垂直沟道，设置在所述衬底上；
多层栅极结构，堆叠在所述衬底上，且所述栅极结构环绕所述垂直沟道设置；
多层源/漏连接层，堆叠在所述衬底上，所述源/漏连接层与所述栅极结构呈间隔堆叠；
介质层，设置在所述衬底与相邻的所述源/漏连接层之间，以及所述源/漏连接层与相邻的所述栅极结构之间；以及
导电插塞，与所述源/漏连接层和所述栅极结构连接。
在本发明一实施例中，所述垂直沟道上设置掺杂区，所述掺杂区与所述源/漏连接层连接。
在本发明一实施例中，所述垂直沟道为圆柱形体硅或空心圆筒形全耗尽结构中的一种。
在本发明一实施例中，多个所述垂直沟道呈正方向排列、矩形排列或三角形排列。
在本发明一实施例中，单层所述多层源/漏连接层的厚度为20nm~30nm。
在本发明一实施例中，所述栅极结构与所述介质层之间设置栅极介质层，所述栅极介质层为高介电常数的介质材料。
本发明还提供一种半导体器件的制作方法，包括以下步骤：
提供一衬底；
在所述衬底上形成多个垂直沟道；
在所述衬底上形成多层栅极结构，且所述栅极结构环绕所述垂直沟道设置；
在所述衬底上形成多层源/漏连接层，且所述源/漏连接层与所述栅极结构呈间隔堆叠；
在所述衬底上形成介质层，所述介质层设置在所述衬底与相邻的所述源/漏连接层之间以及相邻所述源/漏连接层与所述栅极结构之间；以及
在所述衬底上形成导电插塞，所述导电插塞与所述源/漏连接层和所述栅极结构连接。
在本发明一实施例中，所述制作方法包括以下步骤：
在所述衬底上形成第一介质层、第一牺牲层、第二介质层和第二牺牲层的叠层结构；
在所述衬底上形成多层所述叠层结构；以及
刻蚀所述叠层结构，在部分所述衬底上暴露所述叠层结构中的第一介质层，在部分所述衬底上暴露所述叠层结构中的第二介质层。
在本发明一实施例中，所述源/漏连接层的形成步骤包括：
在所述垂直沟道外侧形成第一深开孔，所述第一深开孔暴露和所述衬底相邻的所述第一牺牲层；
去除所述叠层结构中的所述第一牺牲层；以及
在去除所述第一牺牲层形成的空间内沉积导电材料，形成所述源/漏连接层。
在本发明一实施例中，所述第一深开孔的径向尺寸大于所述第一牺牲层的厚度。
在本发明一实施例中，所述栅极结构的形成步骤包括：
在所述垂直沟道外侧形成第二深开孔，所述第二深开孔暴露和所述衬底相邻的所述第二牺牲层；
去除所述叠层结构中的所述第二牺牲层；以及
在去除所述第二牺牲层形成的空间内沉积导电材料，形成所述栅极结构。
在本发明一实施例中，所述第二深开孔的径向尺寸大于所述第二牺牲层的厚度。
综上所述，本发明提供的一种半导体器件及其制作方法，能够在衬底上同时形成多个堆叠设置的半导体器件，增加半导体器件的生产产能。缩小半导体器件的尺寸，增加半导体器件的开关速度，降低能耗。且半导体器件的制作方法简单，不需要增加设备，现有设备能够实现制作需求，降低企业的生产成本。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体器件的结构示意图。
图2为一实施例中叠层结构示意图。
图3为一实施例中第一光阻层的俯视图。
图4为图3沿X方向的剖视图。
图5为图3沿Y方向的剖视图。
图6为一实施例中第二光阻层的俯视图。
图7为图3沿X方向叠层结构第一次刻蚀的剖视图。
图8为图3沿Y方向叠层结构第一次刻蚀的剖视图。
图9为图3沿X方向叠层结构第二次刻蚀的剖视图。
图10为图3沿Y方向叠层结构第二次刻蚀的剖视图。
图11为图3沿X方向叠层结构第三次刻蚀的剖视图。
图12为图3沿Y方向叠层结构第三次刻蚀的剖视图。
图13为图3沿X方向叠层结构第四次刻蚀的剖视图。
图14为图3沿Y方向叠层结构第四次刻蚀的剖视图。
图15为图3沿X方向形成第三光阻层的剖视图。
图16为图3沿X方向形成绝缘层的剖视图。
图17为图3沿Y方向形成绝缘层的剖视图。
图18为一实施例中垂直沟道的俯视图。
图19为图18沿X方向形成垂直沟道的剖视图。
图20为图18沿Y方向形成垂直沟道的剖视图。
图21为一实施例中第一深开孔的俯视图。
图22为图21沿X方向去除第一牺牲层和形成掺杂区的剖视图。
图23为图21沿Y方向去除第一牺牲层和形成掺杂区的剖视图。
图24为图21沿X方向形成源/漏连接层的剖视图。
图25为图21沿Y方向形成源/漏连接层的剖视图。
图26为图21沿X方向形成的源/漏连接层的剖视图。
图27为图21沿Y方向断开源/漏连接层的剖视图。
图28为一实施例中第二深开孔的俯视图。
图29为图28沿X方向去除第二牺牲层的剖视图。
图30为图28沿Y方向去除第二牺牲层的剖视图。
图31为图28沿X方向形成栅极结构的剖视图。
图32为图28沿Y方向形成栅极结构的剖视图。
图33为图28沿X方向断开栅极结构的剖视图。
图34为一实施例中导电插塞的俯视图。
图35为图34沿Y方向形成第一导电插塞的剖视图。
图36为图34沿X方向形成第二导电插塞的剖视图。
图37为一实施例中部分半导体器件的电路图。
标号说明：
10、衬底；11、第一深开孔；12、第二深开孔；21、第一叠层；22、第二叠层；23、第三叠层；24、第四叠层；25、第五叠层；101、第一介质层；102、第一牺牲层；103、第二介质层；104、第二牺牲层；110、第一光阻层；120、第二光阻层；130、第三光阻层；140、绝缘层；150、垂直沟道；160、掺杂区；170、源/漏连接层；180、栅极介质层；181、第一介质；182、第二介质；190、栅极结构；200、第一导电插塞；210、第二导电插塞。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
请参阅图1所示，在本发明中，提供一种半导体器件及其制作方法，将半导体器件中的MOS晶体管从平面排列结构改为垂直方向堆叠结构，形成一种新的三维结构器件。其中，多层栅极结构190和多层源/漏连接层170以网格状交叉堆叠在衬底10上，且堆叠层数不限。多个垂直沟道150贯穿其中，垂直沟道150交叉分布，且交叉角度可以依据制作要求进行调整。相邻两层的源/漏连接层170、相邻两层源/漏连接层170中间的一层栅极结构190及夹层内的沟道组成一个MOS管，任意两个相邻的MOS晶体管可以通过之间的栅极结构190加压夹断沟道以实现隔离。本发明提供的半导体器件及其制作方法，能够增加单位面积内MOS晶体管的数量，突破现有衬底尺寸限制，增加生产效率，获得的半导体器件可广泛应用于静态随机存取存储器、逻辑器件或功率器件等。
请参阅图1至图2所示，在本发明一实施例中，首先提供衬底10，且衬底10可以为任意适于形成的材料，例如为硅片、锗衬底、硅锗、绝缘体上硅或绝缘体上层叠硅等。本发明并不限制衬底10的种类和厚度，在本实施例中，衬底10例如选择硅片进行阐述，且衬底10例如为P型硅片或N型硅片。在衬底10上形成叠层结构，叠层结构包括依次形成的第一介质层101、第一牺牲层102、第二介质层103和第二牺牲层104，其中，第一介质层101形成在衬底10上，第一牺牲层102形成在第一介质层101上，第二介质层103形成在第一牺牲层102上，第二牺牲层104形成在第二介质层103上。且第一介质层101和第二介质层103例如为氧化硅等绝缘层，第一牺牲层102例如为硅锗（SiGe）等与第一介质层101的刻蚀选择比较大的材料，第二牺牲层104例如为氮化硅或碳化硅等与第一介质层101和第一牺牲层102的刻蚀选择比较大的材料，又例如为氮化硅。在衬底10上重复形成第一介质层101、第一牺牲层102、第二介质层103和第二牺牲层104，形成多层的叠层结构。其中，介质层和牺牲层例如可以通过等离子体增强化学气相沉积法（Plasma Enhanced Chemical Vapor Deposition，PECVD）、低压化学气相沉积法（Low-pressure CVD，LPCVD）或原子层沉积（Atomic Layer Deposition，ALD）等方法形成，也可以通过外延法（Epitaxy）形成。本发明并不限制介质层和牺牲层的形成方式，可根据制作条件进行选择。
请参阅图2所示，在本发明一实施例中，叠层结构的叠层数量不限，具体可根据制作的MOS晶体管的层数进行选择。在本实施例中，例如以5层的叠层结构为例对半导体器件的制作过程进行阐述，即叠层结构包括第一叠层21、第二叠层22、第三叠层23、第四叠层24和第五叠层25。其中，第五叠层25包括第一介质层101、第一牺牲层102和第二介质层103，不包括第二牺牲层104。在其他实施例中，顶层的叠层结构同样只包括第一介质层101、第一牺牲层102和第二介质层103，不包括第二牺牲层104。在本实施例中，第一介质层101和第二介质层103的厚度例如为5nm~15nm，以作为设置衬底10与后期形成的源/漏连接层之间以及相邻源/漏连接层与栅极结构之间的绝缘层，第一牺牲层102的厚度例如为20nm~30nm，以用于后续形成源/漏连接层，第二牺牲层104的厚度例如为30nm~40nm，以用于后续形成栅极结构。在其他实施例中，可根据制备的MOS晶体管的性能要求，灵活设置第一介质层101、第一牺牲层102、第二介质层103和第二牺牲层104的厚度。
请参阅图3至图5所示，在本发明一实施例中，图3为第一光阻层110的俯视图，图4为图3沿X方向的剖面图，图5为图3沿Y方向的剖面图。在形成多层的叠层结构后，在叠层结构远离衬底10的表面形成第一光阻层110，第一光阻层110在Y方向上暴露部分叠层结构，以用来形成栅极结构的电路连接区。以第一光阻层110为掩膜，通过干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀工艺进行刻蚀，在Y方向上，去除第五叠层25中的部分第一牺牲层102和第二介质层103。又例如通过干法刻蚀去除，且刻蚀气体例如为四氟化碳（CF4）、氯气（Cl2）、氩气（Ar）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、溴化氢（HBr）或氮气（N2）等中的一种或几种混合。刻蚀完成后，去除第一光阻层110。
请参阅图5至图14所示，在本发明一实施例中，图6为第二光阻层120的俯视图，图7、图9、图11和图13为图6沿X方向的剖面图，图8、图10、图12和图14为图6沿Y方向的剖面图。在去除第一光阻层后，在衬底10的顶部形成第二光阻层120，第二光阻层120暴露出沿X方向和Y方向的部分衬底10，其中，X方向暴露第五叠层25中的第二介质层103，Y方向上暴露第五叠层25中的第一介质层101。以第二光阻层120为掩膜，向衬底10的方向进行刻蚀，且例如通过干法刻蚀进行，且刻蚀气体例如为四氟化碳、氧气、氩气、三氟甲烷、二氟甲烷、三氟化氮、六氟化硫或溴化氢等中的一种或几种混合。在刻蚀过程中，通过调整刻蚀量抓取介质层为刻蚀终点，在X方向上，依次刻蚀第五叠层25中的第二介质层103、第一牺牲层102、第一介质层101和第四叠层24中的第二牺牲层104，在Y方向上，依次刻蚀第五叠层25中的第一介质层101，以及第四叠层24中的第二牺牲层104、第二介质层103和第一牺牲层102。形成第一个台阶，且台阶的宽度例如为20nm~50nm。
请参阅图9至图10所示，在本发明一实施例中，在形成第一个台阶后，对第二光阻层120进行修整，去除部分靠近第一个台阶的第二光阻层120，在X方向暴露第五叠层中的第二介质层103，Y方向上暴露第五叠层25中的第一介质层101。在本实施例中，第二光阻层120例如通过干法刻蚀去除，且刻蚀气体例如为氧气和含氟气体的混合气体。其中，含氟气体例如为三氟化氮（NF3）、四氟化碳（CF4）、三氟甲烷（CHF3）或六氟乙烷（C2F6）等中的一种或几种混合。然后再以修整过的第二光阻层120为掩膜，向衬底10的方向进行刻蚀，且例如通过干法刻蚀进行，且刻蚀气体例如为四氟化碳、氧气、氩气、三氟甲烷、二氟甲烷、三氟化氮、六氟化硫或溴化氢等中的一种或几种混合。在刻蚀过程中，通过调整刻蚀量抓取介质层为刻蚀终点，在X方向上，依次刻蚀上层的叠层结构中的第二介质层103、第一牺牲层102、第一介质层101和下层的叠层结构中的第二牺牲层104，在Y方向上，依次刻蚀上层的叠层结构中的第一介质层101，以及下层的叠层结构中的第二牺牲层104、第二介质层103和第一牺牲层102。同时，形成的第一个台阶，在刻蚀过程中，同样向衬底10的方向刻蚀两层牺牲层和两侧介质层。从而在衬底10上形成两个台阶，且每个台阶的宽度例如为20nm~50nm。
请参阅图2、图11至图14所示，在本发明一实施例中，重复对第二光阻层120进行修整，以及对叠层结构进行刻蚀，在X方向和Y方向上形成多个台阶，且每个台阶的宽度相等，单个台阶的宽度例如为20nm~50nm。其中，在X方向上，第一个台阶刻蚀至第一叠层21中的第二介质层103，在Y方向上，第一个台阶刻蚀至第一叠层21中的第一介质层101。刻蚀完成后，去除第二光阻层120。
请参阅图2和图15所示，在本发明一实施例中，在去除第二光阻层后，在衬底10上重新形成第三光阻层130，第三光阻层130在X方向上暴露第一叠层21中的第二介质层103。以第三光阻层130为掩膜，向衬底10的方向进行刻蚀，且例如通过干法刻蚀进行，且刻蚀气体例如为四氟化碳、氧气、氩气、三氟甲烷、二氟甲烷、三氟化氮、六氟化硫或溴化氢等中的一种或几种混合。依次刻蚀第一叠层21中的第二介质层103和第一牺牲层102，仅保留衬底10上的一层第一介质层101。通过刻蚀，以将靠近衬底10的源/漏连接层170的形成台阶刻蚀出来。刻蚀完成后，去除第三光阻层130。
请参阅图16至图17所示，在本发明一实施例中，图16为图6形成台阶后沿X方向的剖面图，图17为图6形成台阶后沿Y方向的剖面图。在去除第三光阻层后，在衬底10的表面形成绝缘层140。其中，绝缘层140例如通过等离子体增强化学气相沉积法、低压化学气相沉积法或原子层沉积等方法形成，且绝缘层140覆盖衬底10上的全部结构。在绝缘层140沉积完成后，对绝缘层140进行平坦化工艺，且例如通过化学机械抛光（Chemical MechanicalPolishing，CMP）进行平坦化工艺。在本实施例中，绝缘层140例如为氧化硅材料，且绝缘层140在第二介质层103上的厚度例如为5nm~15nm。在其他实施例中，绝缘层140也可选择其他绝缘材料，且缘层140的厚度也可根据制作要求进行选择。
请参阅图18至图20所示，在本发明一实施例中，图18为垂直沟道150的俯视图，图19为图18沿X方向的剖面图，图20为图18沿Y方向的剖面图。在形成绝缘层140后，在绝缘层140上形成第四光阻层（图中未显示），第四光阻层暴露出在叠层结构上形成垂直沟道150的区域。本发明并不限制垂直沟道150的数量，可根据制作的MOS晶体管的尺寸进行设置，且垂直沟道150排布也不限制，例如正方形排列、矩形排列或三角形排列等，本发明可对垂直沟道150排布进行任意设置。以第四光阻层为掩膜，对叠层结构进行刻蚀。在本实施例中，例如选择干法刻蚀，且刻蚀气体例如为四氟化碳、氧气、氩气、三氟甲烷、二氟甲烷、三氟化氮、六氟化硫或溴化氢等中的一种或几种混合，并从绝缘层140刻蚀至衬底10，形成深孔。本发明并不限制深孔的形状和径向尺寸，例如为圆形、方形或其他形状等，且在满足半导体器件性能的同时，深孔的径向尺寸越小，整个器件密度越大，产率越高。在一实施例中，深孔的径向尺寸例如为100nm~150nm。在本实施例中，深孔的形状例如为圆形。
请参阅图19至图20所示，在本发明一实施例中，在深孔内沉积半导体材料，形成垂直沟道150。其中，半导体材料例如为单晶硅、多晶硅或碳化硅等与牺牲层的刻蚀选择比大的材料，且半导体材料可以为N型掺杂或P型掺杂，也可以部分垂直沟道150进行掺杂，且不同垂直沟道150的掺杂类型可以不同，具体根据制备的NMOS或PMOS的需求进行确定。其中，半导体材料例如通过等离子体增强化学气相沉积法、低压化学气相沉积法或选择性外延生长法（Selective Epitaxial Growth，SEG）等方法形成。本发明并不限制垂直沟道150的形状，垂直沟道150的形状例如为圆柱形体硅或空心圆筒形全耗尽结构等，即垂直沟道150可完全填充深孔，或在深孔内壁形成一层半导体材料层，且半导体材料层的厚度例如为10nm~30nm，空心圆筒形全耗尽结构对栅极的控制能力强，且垂直沟道150可以进行离子掺杂，且掺杂类型可以为N型或P型。在本实施中，以垂直沟道150例如为圆柱形体硅，且垂直沟道150为N掺杂的多晶硅为例进行阐述，其中，掺杂离子例如为磷（P）、砷（As）或铝（Al）等N型杂质。
请参阅图21至图23所示，在本发明一实施例中，图21为第一深开孔11的俯视图，图22为图21沿X方向的剖面图，图23为图21沿Y方向的剖面图。在与X方向平行的方向上，靠近垂直沟道150，形成多个第一深开孔11，且多个第一深开孔11等距分布。本发明并不限制第一深开孔11的形状，第一深开孔11例如为矩形、圆形、多边形或弧形等，在本实施例中，第一深开孔11的形状例如为矩形。且第一深开孔11的开口尺寸需要满足后续沉积源/漏连接层需求，在本发明一实施例中，第一深开孔11的宽度例如为40nm~70nm，即第一深开孔11的宽度大于第一牺牲层102的厚度。其中，第一深开孔11例如通过干法刻蚀形成，且第一深开孔11刻蚀至第一叠层中的第一牺牲层102，以确保垂直沟道150周围的第一牺牲层102能够刻蚀完全。
请参阅图22至图23所示，在本发明一实施例中，在形成第一深开孔11后，通过第一深开孔11，去除垂直沟道150周围的第一牺牲层102。其中，第一牺牲层102例如通过干法刻蚀或湿法刻蚀去除，具体选择与第一介质层101、第二介质层103、第二牺牲层104以及垂直沟道150有较高的刻蚀选择比的方式去除，避免损伤第一介质层101、第二介质层103、第二牺牲层104以及垂直沟道150。在本实施例中，例如通过湿法刻蚀去除第一牺牲层102，且刻蚀液例如为氢氟酸、双氧水和醋酸的混合酸，确保第一牺牲层102刻蚀完全。在第一牺牲层102刻蚀完全后，对暴露出的垂直沟道150进行掺杂，形成掺杂区160，以作为半导体器件的源掺区和漏掺区。其中，对垂直沟道的掺杂方法例如选择固态源扩散、液态源扩散或气态源扩散等，可根据制作要求进行选择。且掺杂区160的离子掺杂类型也依据制作的半导体器件类型进行选择，在制作NMOS晶体管时，掺杂区160的离子掺杂类型例如为磷（P）或砷（As）等N型杂质，在制作PMOS晶体管时，掺杂区160的离子掺杂类型硼（B）或镓（Ga）等P型杂质，且杂质的掺杂量例如大于1×1015atoms/cm2，其中，掺杂量的单位记为单位面积内杂质原子植入的原子数，简写为atoms/cm2。同时，确保掺杂区160的离子掺杂类型与垂直沟道150材料的掺杂类型不同。在本实施例中，掺杂区160的离子掺杂类型例如为P型。
请参阅图21、图24至图25所示，在本发明一实施例中，图24为图21沿X方向的剖面图，图25为图21沿Y方向的剖面图。在形成掺杂区160后，将去除第一牺牲层形成的空间进行回填，形成源/漏连接层170，且源/漏连接层170的厚度和第一牺牲层的厚度相等。其中，源/漏连接层170选择填充能力及导电性较好的材料，例如选择金属钨、金属银或金属铜等。在本实施例中，源/漏连接层170的材料例如为金属钨。且源/漏连接层170例如通过等离子体增强化学气相沉积法、低压化学气相沉积法或原子层沉积等方法形成。且在形成过程中，源/漏连接层170在第一介质层101和第二介质层103之间形成，以及在第一深开孔11的侧壁上形成，第一深开孔11的宽度大于第一牺牲层的厚度，源/漏连接层170不会完全填充第一深开孔11。
请参阅图21、图26至图27所示，在本发明一实施例中，图26为图21沿X方向的剖面图，图27为图21沿Y方向的剖面图。在源/漏连接层170沉积完成后，刻蚀去除第一深开孔11侧壁上源/漏连接层170的，并延长刻蚀时间，将第一深开孔11周围的源/漏连接层170分隔开。其中，源/漏连接层170的刻蚀方法例如为干法刻蚀或湿法刻蚀等，具体的，选择源/漏连接层170与介质层之间有较高的刻蚀选择比的刻蚀方法，以避免损伤介质层。在本实施例中，源/漏连接层170的刻蚀方法例如为湿法刻蚀，且湿法刻蚀液例如为硝酸、硫酸以及醋酸的混酸。在刻蚀过程中，刻蚀的量需确保源/漏连接层170分隔开，也要避免刻蚀量过大以免导致其他位置源/漏连接层170断开，或损伤到沟道附近的源/漏连接层170。刻蚀完成后，Y方向上的源/漏连接层170断开。刻蚀完成后，对源/漏连接层170分隔处以及第一深开孔11进行回填，回填方式例如为等离子体增强化学气相沉积法、低压化学气相沉积法或原子层沉积等方法，回填的第一介质181例如和介质层的材料相同的氧化硅绝缘材料，或者为其他绝缘层。回填后，第一介质181与第一深开孔11两侧的绝缘层140齐平。
请参阅图27至图30所示，在本发明一实施例中，图28为第二深开孔12的俯视图，图29为图28沿X方向的剖面图，图30为图28沿Y方向的剖面图。在与Y方向平行的方向上，靠近垂直沟道150，形成多个第二深开孔12，且多个第二深开孔12等距分布。本发明并不限制第二深开孔12的形状，第二深开孔12例如为矩形、圆形、多边形或弧形等，在本实施例中，第二深开孔12的形状例如为矩形，且第二深开孔12以第一深开孔11垂直设置。其中，第二深开孔12的开口尺寸需要满足后续沉积源/漏连接层需求，在本发明一实施例中，第二深开孔12的宽度例如为50nm~70nm，即第二深开孔12的宽度大于第二牺牲层104的厚度。其中，第二深开孔12例如通过干法刻蚀形成，且第二深开孔12刻蚀至第一叠层中的第二牺牲层104，以确保垂直沟道150周围的第二牺牲层104能够刻蚀完全。
请参阅图29至图30所示，在本发明一实施例中，在形成第二深开孔12后，通过第二深开孔12，去除垂直沟道150周围的第二牺牲层104。其中，第二牺牲层104例如通过干法刻蚀或湿法刻蚀去除，具体选择与第一介质层101、第二介质层103、第一牺牲层102、源/漏连接层170以及垂直沟道150有较高的刻蚀选择比的方式去除，避免损伤第一介质层101、第二介质层103、第一牺牲层102、源/漏连接层170以及垂直沟道150。在本实施例中，例如通过湿法刻蚀去除第二牺牲层104，且刻蚀液例如为热磷酸，确保第二牺牲层104刻蚀完全。
请参阅图28、图31至图32所示，在本发明一实施例中，图31为图28沿X方向的剖面图，图32为图28沿Y方向的剖面图。在去除第二牺牲层后，将去除第二牺牲层形成的空间进行回填，形成栅极结构190。栅极结构190的四周形成有栅极介质层180，具体的，通过等离子体增强化学气相沉积法、低压化学气相沉积法或原子层沉积等方法，通过第二深开孔12，在暴露的第一介质层101和第二介质层103侧壁上形成一层栅极介质层180，栅极介质层180例如为氧化铪（HfO2）、氮氧化铪（HfON）、氧化锆（ZrO2）、氮氧化锆（ZrON）、氧氮硅酸锆（ZrSiON）、硅酸铪（HfSiO）或氧化铪铝（HfAlO）等高介电常数介质材料，且栅极介质层180的厚度例如为2nm~5nm。然后，采用相同的沉积方式，更换沉积源，沉积栅极结构190，栅极结构190例如为填充能力及导电性较好的栅极材料。在本实施例中，栅极结构190例如选择金属栅极材料，又例如金属钨，直至栅极结构190填充完第二牺牲层形成的空间，即栅极介质层180的厚度和栅极结构190的厚度之和等于第二牺牲层的厚度。在沉积过程中，第二深开孔12的宽度大于第二牺牲层的厚度，栅极结构190不会完全填充第二深开孔12。
请参阅图28和图33所示，在本发明一实施例中，图33为图28沿X方向的剖面图。在栅极结构沉积完成后，刻蚀去除第二深开孔12侧壁上栅极结构，并延长刻蚀时间，将第二深开孔12周围的栅极结构190分隔开。其中，栅极结构190的刻蚀方法例如为干法刻蚀或湿法刻蚀等，具体的，选择栅极结构190与介质层之间有较高的刻蚀选择比的刻蚀方法，以避免损伤介质层。在本实施例中，栅极结构190的刻蚀方法例如为湿法刻蚀，且湿法刻蚀液例如为硝酸、硫酸以及醋酸的混酸。在刻蚀过程中，刻蚀的量需确保栅极结构190分隔开，也要避免刻蚀量过大以免导致其他位置栅极结构190断开，或损伤到沟道附近的栅极结构190。刻蚀完成后，X方向上的栅极结构190断开。刻蚀完成后，对栅极结构190分隔处以及第二深开孔12进行回填，回填方式例如为等离子体增强化学气相沉积法、低压化学气相沉积法或原子层沉积等方法，回填的第二介质182例如和介质层的材料相同的氧化硅绝缘材料，或者为其他绝缘材料。回填后，第二介质182与第二深开孔12两侧的绝缘层140齐平。其中，相邻的源/漏连接层170、相邻源/漏连接层170之间的栅极结构190以及夹层内的垂直沟道150构成一个MOS晶体管，任意两个相邻的MOS晶体管可以通过之间的栅极结构190加压夹断沟道以实现隔离。且邻源/漏连接层170和栅极结构190之间通过第一介质层101或第二介质层103进行隔离，第一介质层101、第二介质层103、源/漏连接层170和栅极结构190的厚度较小，能够缩小MOS晶体管的尺寸，增加MOS晶体管的开关速度，降低能耗。
请参阅图34至图36所示，在本发明一实施例中，图34为导电插塞的俯视图，图35为图34沿X方向的剖面图，图36为图34沿Y方向的剖面图。在形成栅极结构后，在衬底10上形成多个导电插塞。具体的，在绝缘层140上形成图案化光阻层（图中未显示），图案化光阻层暴露出需要形成导电插塞的绝缘层140，以图案化光阻层为掩膜，刻蚀绝缘层140和部分第二介质层103，或刻蚀绝缘层140、部分第一介质层101和部分栅极介质层180，暴露出不同层的源/漏连接层170和栅极结构190，源/漏连接层170和栅极结构190作为刻蚀停止层。刻蚀完后，形成多个通道，在X方向上，通道延伸至源/漏连接层170，在Y方向上，通道延伸至栅极结构190，然后再通道内沉积金属材料，形成导电插塞。在本实施例中，金属材料例如为金属钨等导电材料，且金属材料例如通过等离子体增强化学气相沉积法、低压化学气相沉积法或原子层沉积等方法沉积。其中，导电插塞包括第一导电插塞200和第二导电插塞210，第一导电插塞200与源/漏连接层170连接，第二导电插塞210与栅极结构190连接，以便于将MOS晶体管与后续电路连接，本申请对后续电路不多做阐述。
请参阅图37所示，在本发明一实施例中，提供部分半导体器件的电路图，多列MOS晶体管交错堆叠，在不同方向上引出MOS晶体管的栅极、源极与漏极。通过导电插塞，能够将MOS晶体管应用到不同器件中，例如静态随机存取存储器、逻辑器件或功率器件等中，增加MOS晶体管的应用范围。同时，增加单位面积内半导体器件的个数，增加企业的生产产能。
综上所述，本发明提供一种半导体器件及其制作方法，在制备半导体器件时，在衬底上形成多层的叠层结构，用来形成多层半导体器件。垂直沟道贯穿多层的叠层结构，与衬底接触，在垂直沟道的方向上，形成层叠设置的半导体器件。通过去除第一牺牲，形成源/漏连接层，去除第二牺牲层，形成栅极结构，从而形成多层半导体器件结构，制作方法简单，能够在衬底上同时形成多个半导体器件，增加半导体器件的生产产能，且不需要增加设备，现有设备能够实现制作需求，降低企业的生产成本。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底；
多个垂直沟道，设置在所述衬底上；
多层栅极结构，堆叠在所述衬底上，且所述栅极结构环绕所述垂直沟道设置；
多层源/漏连接层，堆叠在所述衬底上，所述源/漏连接层与所述栅极结构呈间隔堆叠；
介质层，设置在所述衬底与相邻的所述源/漏连接层之间，以及所述源/漏连接层与相邻的所述栅极结构之间；以及
导电插塞，与所述源/漏连接层和所述栅极结构连接。
2.根据权利要求1所述的半导体器件，其特征在于，所述垂直沟道上设置掺杂区，所述掺杂区与所述源/漏连接层连接。
3.根据权利要求1所述的半导体器件，其特征在于，所述垂直沟道为圆柱形体硅或空心圆筒形全耗尽结构中的一种。
4.根据权利要求1所述的半导体器件，其特征在于，多个所述垂直沟道呈正方向排列、矩形排列或三角形排列。
5.根据权利要求1所述的半导体器件，其特征在于，单层所述多层源/漏连接层的厚度为20nm~30nm。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构与所述介质层之间设置栅极介质层，所述栅极介质层为高介电常数的介质材料。
7.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供一衬底；
在所述衬底上形成多个垂直沟道；
在所述衬底上形成多层栅极结构，且所述栅极结构环绕所述垂直沟道设置；
在所述衬底上形成多层源/漏连接层，且所述源/漏连接层与所述栅极结构呈间隔堆叠；
在所述衬底上形成介质层，所述介质层设置在所述衬底与相邻的所述源/漏连接层之间，以及所述源/漏连接层与相邻的所述栅极结构之间；以及
在所述衬底上形成导电插塞，所述导电插塞与所述源/漏连接层和所述栅极结构连接。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述制作方法包括以下步骤：
在所述衬底上形成第一介质层、第一牺牲层、第二介质层和第二牺牲层的叠层结构；
在所述衬底上形成多层所述叠层结构；以及
刻蚀所述叠层结构，在部分所述衬底上暴露所述叠层结构中的第一介质层，在部分所述衬底上暴露所述叠层结构中的第二介质层。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述源/漏连接层的形成步骤包括：
在所述垂直沟道外侧形成第一深开孔，所述第一深开孔暴露和所述衬底相邻的所述第一牺牲层；
去除所述叠层结构中的所述第一牺牲层；以及
在去除所述第一牺牲层形成的空间内沉积导电材料，形成所述源/漏连接层。
10.根据权利要求9所述的半导体器件的制作方法，其特征在于，所述第一深开孔的径向尺寸大于所述第一牺牲层的厚度。
11.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述栅极结构的形成步骤包括：
在所述垂直沟道外侧形成第二深开孔，所述第二深开孔暴露和所述衬底相邻的所述第二牺牲层；
去除所述叠层结构中的所述第二牺牲层；以及
在去除所述第二牺牲层形成的空间内沉积导电材料，形成所述栅极结构。
12.根据权利要求11所述的半导体器件的制作方法，其特征在于，所述第二深开孔的径向尺寸大于所述第二牺牲层的厚度。
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