CN114122000A

CN114122000A - 三维存储器及其制备方法

Info

Publication number: CN114122000A
Application number: CN202111348316.6A
Authority: CN
Inventors: 吴林春; 郑晓芬; 张坤; 周文犀
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2021-11-15
Filing date: 2021-11-15
Publication date: 2022-03-01

Abstract

本公开提供了一种三维存储器及其制备方法，涉及半导体芯片技术领域，旨在提升三维存储器的良品率。所述制备方法包括：制备半导体结构；去除第二介质层中覆盖栅线缝隙的侧壁的部分；在栅线缝隙内形成填充结构；去除衬底；在叠层结构的去除衬底的一侧形成源极层。其中，半导体结构包括：衬底，及设置于衬底上的叠层结构。叠层结构包括交替设置的第一介质层和栅极层。半导体结构还包括栅线缝隙和第二介质层，栅线缝隙沿垂直于衬底的方向贯穿叠层结构并延伸至衬底内，第二介质层位于第一介质层和栅极层之间，并且覆盖栅线缝隙的侧壁。本公开用于制备三维存储器。

Description

三维存储器及其制备方法

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

如何提升三维存储器制备过程的可靠性，提升三维存储器的良品率是当前亟待解决的问题。

发明内容

本公开的实施例提供一种三维存储器及其制备方法。

为达到上述目的，本公开的实施例采用如下技术方案：

一方面，提供一种三维存储器的制备方法。所述制备方法包括：制备半导体结构；去除所述第二介质层中覆盖所述栅线缝隙的侧壁的部分；在所述栅线缝隙内形成填充结构；去除所述衬底；在叠层结构的去除所述衬底的一侧形成源极层。其中，所述半导体结构包括衬底、叠层结构和第二介质层。所述叠层结构包括交替设置的多个第一介质层和多个栅极层。所述第二介质层设置于所述栅极层和所述第一介质层之间。所述半导体结构还包括栅线缝隙，所述栅线缝隙沿垂直于所述衬底方向贯穿所述叠层结构，并延伸至所述衬底内。所述第二介质层还覆盖所述栅线缝隙的侧壁。

在一些实施例中，沿垂直于所述衬底的方向，相邻的所述第一介质层之间具有凹陷。在去除所述第二介质层中覆盖所述栅线缝隙的侧壁的部分之前，所述制备方法还包括：在所述凹陷内形成保护层。其中，所述保护层覆盖所述栅极层被所述栅线缝隙所暴露的侧面。

在一些实施例中，在所述凹陷内形成保护层包括：在所述栅线缝隙内形成初始保护层，所述初始保护层填充所述凹陷，并覆盖所述栅线缝隙的侧壁和底部；去除所述初始保护层中覆盖所述栅线缝隙的侧壁和底部的部分，保留填充于所述凹陷内的部分，形成所述保护层。

在一些实施例中，所述第二介质层还覆盖所述叠层结构远离所述衬底的表面和所述栅线缝隙的底部。在所述凹陷内形成保护层之前，所述制备方法还包括：去除所述第二介质层中覆盖所述叠层结构远离所述衬底的表面和所述栅线缝隙的底部的部分。

在一些实施例中，所述制备半导体结构，包括：在所述衬底上形成初始叠层结构；沿垂直于所述衬底的方向，形成贯穿所述初始叠层结构的栅线缝隙；通过所述栅线缝隙，去除所述初始叠层结构中的栅牺牲层，形成与所述栅线缝隙连通的栅极层间隙；通过所述栅线缝隙，依次在所述栅极层间隙内形成第二介质层和栅极层。其中，所述初始叠层结构包括交替设置的多个第一介质层和多个栅牺牲层。

在一些实施例中，形成所述栅极层包括：形成初始栅极层，所述初始栅极层填充所述栅极层间隙，并覆盖所述栅线缝隙的侧壁和所述叠层结构远离所述衬底的表面；去除所述初始栅极层中覆盖所述栅线缝隙的侧壁和所述叠层结构远离所述衬底的表面的部分；去除填充所述栅极层间隙的初始栅极层的靠近所述栅线缝隙的部分，形成所述栅极层。

在一些实施例中，在形成所述第二介质层和形成所述栅极层之间，所述制备方法还包括：在所述栅极层间隙内形成初始粘合层，所述初始粘合层覆盖所述第二介质层；在去除所述初始栅极层形成所述栅极层的过程中，还去除所述初始粘合层中被所述栅极层暴露的部分，形成粘合层。

在一些实施例中，在所述栅线缝隙内形成填充结构，包括：在所述栅线缝隙内形成隔离层，所述隔离层覆盖所述栅线缝隙的侧壁，形成填充间隙；在所述填充间隙内形成填充部。

在一些实施例中，所述半导体结构还包括设置于所述衬底和所述叠层结构之间的第三介质层和半导体层，所述第三介质层相较于所述半导体层靠近所述衬底。去除所述衬底，包括：刻蚀所述衬底至所述第三介质层，以暴露所述填充结构的隔离层延伸入所述衬底的部分；在去除所述衬底和形成所述源极层之间，所述制备方法还包括：刻蚀所述第三介质层和所述隔离层所暴露的部分至所述半导体层，以暴露所述填充结构的填充部；所述源极层覆盖所述填充部暴露的部分，并与所述填充部接触。

在一些实施例中，所述半导体结构还包括延伸至所述衬底内的沟道结构，所述沟道结构包括沟道孔和依次形成在所述沟道孔内的功能层和沟道层。所述刻蚀所述衬底至所述第三介质层，还暴露所述沟道结构的功能层延伸入所述衬底的部分。在所述刻蚀所述第三介质层和所述隔离层所暴露的部分至所述半导体层的过程中，还刻蚀所述功能层暴露的部分，以暴露出所述沟道层延伸入所述衬底的部分。所述源极层还覆盖所述沟道层暴露的部分，并与所述沟道层电连接。

在一些实施例中，所述第三介质层和所述填充机构的隔离层的材料均包括氧化硅；所述半导体层和所述填充结构的填充部的材料均包括多晶硅。

在一些实施例中，所述第二介质层的材料包括高介电常数材料。

另一方面，提供一种三维存储器的制备方法。所述制备方法包括：提供衬底；在所述衬底上形成初始堆叠结构；形成栅线缝隙；通过所述栅线缝隙，去除所述初始叠层结构中的栅牺牲层，形成与所述栅线缝隙连通的栅极层间隙；形成第二介质层；填充初始栅极层，所述初始栅极层填充所述栅极层间隙，并覆盖所述栅线缝隙的侧壁；去除所述初始栅极层覆盖栅线缝隙的侧壁的部分以及所述初始栅极层靠近所述栅线缝隙的部分，形成凹陷；在所述凹陷内形成保护层，所述保护层覆盖所述栅极层被所述栅线缝隙所暴露的侧面；去除所述第二介质层中覆盖所述栅线缝隙的侧壁的部分；在所述栅线缝隙内形成填充结构；去除所述衬底；在所述叠层结构去除所述衬底的一侧形成源极层。其中，所述初始叠层结构包括交替设置的多个第一介质层和多个栅牺牲层。所述栅线缝隙沿垂直于所述衬底的方向贯穿初始堆叠结构，并延伸至所述衬底内。所述第二介质层覆盖所述栅极层间隙的侧壁以及所述栅线缝隙的侧壁。

本公开的上述实施例提供的三维存储器的制备方法，包括去除第二介质层覆盖栅线缝隙的侧壁的部分，这样，可以使第一介质层与填充结构直接接触。第一介质层与填充结构之间的结合力，大于第一介质层与第二介质层之间的结合力，进而降低第一介质层与填充结构之间产生缝隙的风险，降低后续去除衬底过程中对叠层结构(第一介质层)的损伤，提升三维存储器制作过程的可靠性，提升三维存储器的良品率。

又一方面，提供一种三维存储器。所述三维存储器包括源极层、叠层结构、沟道结构、第二介质层、栅线隔离结构。叠层结构设置于所述源极层的一侧，包括交叠设置的多个第一介质层和多个栅极层。沿垂直于所述源极层的方向，所述沟道结构贯穿所述叠层结构并延伸至所述源极层内，所述沟道结构包括功能层和半导体层，所述半导体层和所述源极层电连接。所述第二介质层设置于栅极层与所述第一介质层之间。沿垂直于所述源极层的方向，栅线隔离结构贯穿所述叠层结构，并延伸至所述源极层内，且所述栅线隔离结构与所述第一介质层接触。

在一些实施例中，沿垂直于所述衬底的方向，相邻的所述第一介质层之间具有凹陷。所述栅线隔离结构填充于所述凹陷内。

可以理解地，本公开的上述实施例提供的三维存储器，其所能达到的有益效果可参考上文中三维存储器的制备方法能够达到的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为本公开实施例提供的一种三维存储器；

图2为本公开实施例提供的另一种三维存储器；

图3A～图3E为根据一些实施例的三维存储器的制备方法流程图；

图4A～图4L为根据一些实施例的三维存储器的制备方法中各步骤对应的结构图；

图5为根据一些实施例的三维存储器的结构图；

图6为根据一些实施例的三维存储器的结构图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。

本公开的实施例中所提供的步骤不是排它性的，还可以在所述步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的、或者可以是按照不同于实施例所述的顺序执行的。

本公开的一些实施例提供了一种三维存储器100，参阅图1，包括衬底10及依次形成于衬底10上方的第三介质层11、半导体层12和叠层结构21。叠层结构21包括依次设置的第一介质层131和栅极层19。三维存储器100还包括延伸至衬底10内的栅线缝隙16，设置于第一介质层131和栅极层19之间的第二介质层17、以及设置于栅极层19与第二介质层17之间的粘合层18。其中第二介质层17覆盖栅线缝隙16的侧壁。

上述三维存储器100中，在去除衬底10的刻蚀工艺中，第三介质层11和半导体层12可以被配置为刻蚀停止层。具体地，第三介质层11的材料的刻蚀速率与半导体层12的材料的刻蚀速率可以不同。示例性地，第三介质层11的材料包括氧化硅，半导体层12的材料包括多晶硅。第二介质层17与第三介质层11、半导体层12之间的结合力较低，在应力作用下，第二介质层17与第三介质层11和半导体层12之间甚至可能会出现缝隙1001。

在制备三维存储器的后续过程中，需要从衬底10远离叠层结构21的一侧，通过湿法刻蚀依次去除衬底10及第三介质层11，并在去除衬底10和第三介质层11后暴露的表面(半导体层12远离叠层结构21的一侧)形成源极层24(如图2所示)。

通过湿法刻蚀去除衬底10的过程中，刻蚀液可能会从上述缝隙内流入，并与半导体层12发生接触，进而将半导体层12的部分去除，并暴露第一介质层131的部分。

通过湿法刻蚀去除第三介质层11的过程中，刻蚀液与被暴露的第一介质层131接触，并将暴露的第一介质层131的部分去除，导致第一介质层131的表面出现凹槽1002。

形成的源极层24的部分位于上述凹槽1002内。这样，可能会形成如图2所示的三维存储器，底层栅极层191与源极层24之间的间隔较小，导致两者之间的击穿电压较低，栅极层191与源极层24存在短路的风险。即上述三维存储器的制备工艺稳定性差。

为了解决上述问题，参阅图3A，本公开的实施例提供了一种三维存储器的制备方法，该制备方法包括步骤S100～S500。

S100：制备半导体结构100。

参阅图3B和图4A～图4D，在一些实施例中，制备半导体结构的步骤包括步骤S110～S160。其中，图3B为半导体结构制备方法的步骤图；图4A～图4D为半导体结构制备方法中各步骤对应的截面图。

S110：参阅图4A，在所述衬底10上依次形成所述第三介质层11、所述半导体层12和初始叠层结构13。

在一些实施例中，衬底10的材料可以包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、II-VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。

在另一些实施例中，衬底10可以是复合衬底。示例性的，参阅图4A，衬底10可以包括基底101，及在基底101上依次形成牺牲绝缘层102和牺牲多晶硅层103。其中，基底101的材料可以包括单晶硅(Si)、单晶锗(Ge)、III-V族化合物半导体材料、IIVI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。牺牲绝缘层102的材料可以包括氧化硅。牺牲多晶硅层103的材料可以包括多晶硅。

第三介质层11形成于衬底110上，半导体层12形成于第三介质层11上。需要理解的是，第三介质层11和半导体层12均可以为刻蚀停止层，被配置为在后续步骤S400去除衬底10的过程中，使刻蚀停止于相应膜层。其中，第三介质层11和半导体层12的材料(刻蚀选择比)不同，以使刻蚀可以停止于两者的交界面。

示例性的，第三介质层11和半导体层12可采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)中的一种薄膜沉积工艺制备形成。在衬底10包括基底101、牺牲绝缘层102和牺牲多晶硅层103的情况下，第三介质层11的材料可以包括氧化硅，半导体层12的材料可以包括多晶硅。

初始叠层结构13包括形成于半导体层12上的交替设置的多个第一介质层131和多个栅牺牲层132。初始叠层结构13的形成方法可以包括CVD、PVD、ALD中的一种或多种。

在初始叠层结构13中，第一介质层131和栅牺牲层132的堆叠层数可以为8层、32层、64层、128层等，在此不做限定。初始叠层结构13堆叠的层数越多，集成度越高，由其形成的存储单元的个数越多。

在一些实施例中，第一介质层131和栅牺牲层132的材料不同，以使两者具有不同的刻蚀选择比，后续步骤S130去除初始叠层结构130中的栅牺牲层132过程中，不会刻蚀掉第一介质层131。示例性的，第一介质层131的材料可以为氧化硅，栅牺牲层132的材料可以为氮化硅。

在一些实施例中，制备半导体结构的步骤还包括S111。

S111：参阅图4B，制作沟道结构14。

制作沟道结构14具体可以包括：形成贯穿初始叠层结构13、第三介质层11和半导体层12，并延伸至衬底10内的沟道孔141(图4A中沟道结构14的沿竖直方向延伸的侧壁)；在沟道孔141的侧壁上依次形成功能层142和沟道层143。

示例性的，可以通过干法/湿法刻蚀工艺在初始叠层结构13中形成沟道孔141，沟道孔141沿垂直于衬底10的方向延伸。在衬底10包括基底101、牺牲绝缘层102和牺牲多晶硅层103的情况下，沟道孔141可延伸至衬底10的牺牲多晶硅层103，牺牲多晶硅层103可作为控制沟道孔141的开槽(gouging)变化的蚀刻停止层。比如，可通过牺牲多晶硅层103停止对沟道孔141的蚀刻，而不使沟道孔141进一步地延伸至牺牲绝缘层102和基底101中。

示例性的，可以通过CVD、PVD、ALD中的一种或多种工艺，在沟道孔141的内壁依次形成阻挡层1421、电荷存储层1422、隧穿层1423以及沟道层143。其中，阻挡层1421、电荷存储层1422和隧穿层1423构成功能层142。其中，沟道层143的中间可以形成空气间隙144，以减沟道层143受到的应力。

阻挡层1421、电荷存储层1422、隧穿层1423和沟道层143的材料可分别为氧化硅、氮化硅、氧化硅以及多晶硅，以形成“ONOP”结构。

在一些实施例中，制作沟道结构14还可以包括在上述阻挡层1421、电荷存储层1422、隧穿层1423和沟道层143远离衬底10的一端形成沟道插塞(图中未示出)，沟道插塞的材料可以与沟道层143的材料相同。沟道插塞被配置为形成沟道结构140的漏极。

在一些实施例中，形成沟道结构14的同时还可以包括形成虚拟沟道结构15，虚拟沟道结构15形成于台阶区A，虚拟沟道结构15用于为半导体结构100提供支撑力。虚拟沟道结构15的材料为电介质材料，例如可以是氧化硅。

S120：参阅图4C，沿垂直于所述衬底的方向，形成贯穿初始叠层结构13的栅线缝隙16。

示例性的，可以通过干法/湿法刻蚀工艺在初始叠层结构13中形成栅线缝隙16，栅线缝隙16沿垂直于衬底10的方向延伸，且栅线缝隙16延伸至衬底10内。其中，栅线缝隙16与沟道结构14之间具有一定距离。栅线缝隙16延伸至衬底10内的深度可以与沟道结构14延伸至衬底10内的深度相同或不同。

S130：参阅图4C，通过栅线缝隙16，去除初始叠层结构13中的栅牺牲层132，形成与栅线缝隙16连通的栅极层间隙133。

示例性的，以栅线缝隙16作为通道，采用湿法刻蚀的工艺去除初始叠层结构13中的栅牺牲层132，并在栅牺牲层132位置形成栅极层间隙133。在沟道结构14和虚拟沟道15的支撑作用下，初始叠层结构13的第一介质层131不会塌陷至栅极层间隙133内。

S140：参阅图4D，通过栅线缝隙16，在栅极层间隙133内依次形成第二介质层17和栅极层19。

示例性的，可以通过CVD、PVD、ALD等薄膜沉积工艺形成第二介质层17。其中，第二介质层17覆盖栅极层间隙133的内壁、栅线缝隙16的侧壁和底壁、初始叠层结构13远离衬底10的表面、以及沟道结构14被栅线缝隙16暴露的表面。第二介质层17的材料可以包括具有高介电常数的材料，例如氧化铝。

栅极层19也可以通过CVD、PVD、ALD等薄膜沉积工艺形成。栅极层19位于栅极层间隙133内。栅极层19的材料可以包括钨、钴、铜、铝、掺杂晶体硅或者硅化物中的至少一种导电材料。

在一些实施例中，在形成第二介质层17和栅极层19之间，S140还包括：在栅极层间隙133内形成初始粘合层，初始粘合层覆盖第二介质层17。示例性的，初始粘合层18可以通过CVD、PVD、ALD等薄膜沉积工艺形成。初始粘合层18材料可以包括氮化钽或者氮化钛。初始粘合层127有助于增加第二介质层17与栅极层19之间的附着力。

在一些实施例中，参阅图4D，去除栅极层19靠近栅线缝隙16的边缘的部分，以使栅极层19靠近栅线缝隙16的边缘相对于第一介质层131靠近栅线缝隙16的边缘内缩，进而在栅极层19靠近栅线缝隙16的边缘形成凹陷20；即沿垂直于衬底10的方向，相邻的第一介质层131之间具有凹陷。这样，参阅图3C，上述步骤S140形成栅极层19可以包括步骤S141～S143。

S141：形成初始栅极层。初始栅极层填充栅极层间隙133，并覆盖栅线缝隙16的侧壁和叠层结构21远离衬底10的表面。

示例性的，可以通过CVD、PVD、ALD等薄膜沉积工艺形成初始栅极层。

需要理解的是，初始粘合层位于第二介质层17与初始栅极层之间。

S142：去除初始栅极层中覆盖栅线缝隙16的侧壁和叠层结构21远离衬底10的表面的部分。

示例性的，可以通过刻蚀工艺将上述初始栅极层中覆盖栅线缝隙16的侧壁和叠层结构21远离衬底10的表面的部分去除。

S143：去除填充栅极层间隙133的初始栅极层的部分，形成栅极层19，并同时形成上述凹陷20。

示例性的，可以通过刻蚀工艺，将初始栅极层靠近栅线缝隙16的部分，以及粘合层18靠近栅线缝隙16的部分去除，以形成上述凹陷20。

在一些实施例中，在上述S142和S143去除部分初始栅极层的过程中，还去除初始粘合层被初始栅极层暴露的部分，形成粘合层18。

示例性的，在S142去除初始栅极层中覆盖栅线缝隙16的侧壁的过程中，还去除初始粘合层覆盖栅线缝隙16的侧壁的部分。在S143去除填充栅极层间隙133的部分初始栅极层的过程中，还去除初始粘合层靠近栅线缝隙16的部分。

在另一些实施例中，还可以在S140形成栅极层19之后，通过依次刻蚀工艺去除初始粘合层覆盖栅线缝隙16的侧壁及底壁的部分，以及初始粘合层覆盖凹陷20的侧壁的部分。

经上述步骤S110～S140之后，形成如图4D所述的半导体结构100，半导体结构100包括：衬底10，及依次设置于衬底10上第三介质层11、半导体层12和叠层结构21，叠层结构21包括交替设置的多个第一介质层131和多个栅极层19。半导体结构100还包括延伸至衬底10内的栅线缝隙16以及第二介质层17；第二介质层17位于栅极层19与第一介质层131之间，且覆盖栅线缝隙16的底壁和侧壁以及初始叠层结构13远离衬底10的表面。

在一些实施例中，参阅图3B，在上述步骤S140形成上述半导体结构100之后，所述半导体的制备方法还包括步骤S150。

S150：参阅图4E，去除第二介质层17中覆盖叠层结构13的表面和栅线缝隙16的底部的部分。

示例性的，可以通过干法刻蚀工艺去除上述第二介质层17中覆盖叠层结构13远离衬底10的表面和栅线缝隙16的底部的部分。

在相邻的第一介质层131之间具有凹陷20的情况下，参阅图3B，所述三维存储器的制备方法还包括步骤S160。

S160：参阅图4F和图4G，在凹陷20内形成保护层22。

如图4G所示，保护层22覆盖栅极层19被栅线缝隙16所暴露的侧面。保护层22可以保护栅极层19被栅线缝隙16所暴露的侧面，避免在后续步骤S200去除第二介质层17中覆盖栅线缝隙16的侧壁的部分的过程中，对栅极层19造成损伤。

在一些实施例中，参阅图3D，上述S160在凹陷20内形成保护层22可以包括步骤S161～S162。

S161：参阅图4F，在栅线缝隙16内形成初始保护层22＇。

示例性的，可以通过CVD、PVD、ALD等薄膜沉积工艺形成上述初始保护层22＇。保护层22的材料可以包括氧化硅或氮化硅等电介质材料。初始保护层22＇填充凹陷20，并覆盖栅线缝隙16的侧壁和底部。

S162：参阅图4G，去除初始保护层22＇中覆盖栅线缝隙16的侧壁和底部的部分，保留填充于凹陷20内的部分，形成保护层22。

示例性的，可以通过刻蚀工艺将上述初始保护层22＇中覆盖栅线缝隙16的侧壁和底部的部分去除，以在凹陷20内形成保护层22。保护层22可以保护栅极层19被栅线缝隙16所暴露的侧面，避免在后续步骤S200去除第二介质层17中覆盖栅线缝隙16的侧壁的部分的过程中，对栅极层19造成损伤。

S200：参阅图4H，去除第二介质层17中覆盖栅线缝隙16的侧壁的部分。

在一些实施例中，可以通过湿法刻蚀工艺，将第二介质层17中覆盖栅线缝隙16的侧壁的部分去除。工艺流程简单，对现有工艺流程的影响很小，成本较低，且该刻蚀过程不影响叠层结构21靠近栅线缝隙16的侧壁。

S300：在栅线缝隙16内形成填充结构23。

在一些实施例中，参阅图3E，S300在栅线缝隙16内形成填充结构23包括步骤S310～S330。

S310：参阅图4I，在栅线缝隙16内形成隔离层231。隔离层231覆盖栅线缝隙16的内表面(侧壁和底部)，形成填充间隙。

在一些实施例中，可以通过CVD、PVD、ALD等薄膜沉积工艺形成上述隔离层231，填充间隙位于隔离层231内。隔离层231的材料为电介质材料，示例性的，隔离层231的材料可以为氧化硅或氮化硅等。

需要理解的是，通过薄膜沉积工艺形成的隔离层231材料还覆盖叠层结构21远离衬底10的表面。

S320：在填充间隙内形成填充部232。

在一些实施例中，可以通过CVD、PVD、ALD等薄膜沉积工艺形成上述填充部232，填充部232的材料可以包括钨、钴、铜、铝、掺杂晶体硅或者硅化物中的至少一种。

在另一些实施例中，填充部232的材料还可以包括电介质材料，例如氧化硅或氮化硅。

填充部232能够提升填充结构23的结构强度，提升填充结构23的应力承受能力。

在另一些实施例中，填充结构23还可以仅包括隔离层231，这样，可以仅包括上述步骤S310。

S330：去除隔离层231中覆盖叠层结构21远离衬底10的表面的部分。

示例性的，可以通过干法刻蚀，将隔离层231中覆盖叠层结构21远离衬底10的表面的部分去除。

S400：去除衬底10。

在一些实施例中，将图4I中的三维存储器翻转180度，并去除衬底10。去除衬底10包括刻蚀衬底10至第三介质层11，以暴露填充结构23的隔离层231延伸入衬底10的部分。

在衬底10包括基底101、牺牲绝缘层102和牺牲多晶硅层103的情况下，可以采用CMP、干法/湿法刻蚀工艺去除衬底110的基底101。进一步地，可以以牺牲多晶硅层103为湿法刻蚀工艺的刻蚀停止层，通过湿法刻蚀工艺去除牺牲绝缘层102。以第三介质层11为湿法刻蚀工艺的刻蚀停止层，通过湿法刻蚀工艺去除牺牲多晶硅层103。

示例性的，可以采用湿法刻蚀工艺去除衬底110的牺牲多晶硅层113，并通过选用预定的刻蚀剂使刻蚀停止于第三介质层11。

在去除衬底10的刻蚀工艺中，半导体层12和第三介质层11可以被配置为刻蚀停止层。具体地，第三介质层11的材料的刻蚀速率与半导体层12的材料的刻蚀速率可以不同。并且，衬底10中与第三介质层11接触的层，例如牺牲多晶硅层103的材料的刻蚀速率与第三介质层11的材料的刻蚀速率可以不同。示例性的，第三介质层11的材料包括氧化硅，半导体层12和牺牲多晶硅层103的材料相同，均为多晶硅。基于上述，在图4I中的三维存储器100中，在后续可能的通过刻蚀工艺去除衬底10，和/或去除刻蚀速率与衬底10相近的其他材料时，可以暴露第三介质层11而不会进一步地刻蚀半导体层12；在后续可能的通过刻蚀工艺去除第三介质层11，和/或去除刻蚀速率与第三介质层11相近的其他材料时，可以暴露半导体层12而不会进一步地刻蚀设置在半导体层12远离衬底10一侧的膜层，例如第一介质层131。

此外，在形成源极层24的工艺中，可以进行激光退火工艺。此时，经过激光退火工艺后，半导体层12可以作为界面层，该界面层可以加强源极层24与叠层结构21的结合。

在一些实施例中，第三介质层11、填充结构23的隔离层231、以及沟道结构14的阻挡层1411的材料相同，例如三者均由氧化硅制备。采用湿法刻蚀工艺去除衬底110中的牺牲多晶硅层113可以暴露填充结构23的隔离层231延伸入衬底10的部分，以及暴露沟道结构14的功能层131的延伸至衬底10中的部分。经步骤S400工艺处理后的三维存储器如图4J所示。

在一些实施例中，在上述S400去除衬底10之后，所述制备方法还包括S410。

S410：参阅图4K，刻蚀第三介质层11和隔离层231所暴露的部分至半导体层12，以暴露填充结构23的填充部232。

示例性的，可以采用湿法刻蚀工艺去除第三介质层11，并通过选用预定的刻蚀剂使刻蚀停止于半导体层12。

在一些实施例中，半导体层12、填充结构23的填充部232、以及沟道结构14的沟道层143的材料相同，例如三者材料均为多晶硅。采用湿法刻蚀工艺去除第三介质层11可以暴露填充结构23的填充部232延伸至衬底10内的部分(伸出半导体层12的部分)，以及暴露沟道结构14的沟道层143延伸至衬底10内的部分(伸出半导体层12的部分)。经步骤S410工艺处理后的三维存储器如图4K所示。

S500：参阅图4L，在叠层结构21的去除衬底10的一侧形成源极层24。

示例性的，可以在半导体层12、填充结构23的填充部232、以及沟道结构14的沟道层143形成的远离叠层结构21的表面形成源极层24。源极层24覆盖填充部232暴露的部分，并与填充部232暴露的部分接触。源极层24还覆盖沟道层143暴露的部分，并与沟道层143暴露的部分电连接。

经上述步骤S100～S500形成如图5所述的三维存储器100，其中，图5所示的三维存储器100相较于图4L所示的三维存储器做了180度翻转。

参阅图5，三维存储器100包括源极层24、半导体层12、叠层结构21、沟道结构14、第二介质层17和栅线隔离结构30。半导体层12设置于源极层24的一侧。叠层结构21设置于半导体层12远离源极层24的一侧，包括交叠设置的多个第一介质层131和多个栅极层19。

三维存储器100还包括第二介质层17，第二介质层17位于第一介质层131与栅极层19之间。

栅线隔离结构30沿垂直于源极层24的方向贯穿叠层结构21并延伸至源极层24内，且栅线隔离结构30与第一介质层131接触。

示例性的，栅线隔离结构30可以包括依次设置的隔离层231和填充部232；隔离层231与第一介质层131靠近栅线缝隙16的侧壁，及半导体层12靠近栅线缝隙16的侧壁接触；填充部232延伸至源极层24内，并与源极层24接触。

上述三维存储器100中，第二介质层17不覆盖栅线缝隙16的侧壁，可以使隔离层231与第一介质层131靠近栅线缝隙16的侧壁，及半导体层12靠近栅线缝隙16的侧壁直接接触。相较于半导体层12与第二介质层17之间的结合力，隔离层231与第一介质层131和半导体层12之间的结合力较高，由此，可以降低隔离层231与第一介质层131之间，以及隔离层231与半导体层12之间产生间隙的风险。

在一些实施例中，沿垂直于衬底10的方向，相邻的所述第一介质层131之间具有凹陷20。三维存储器100还包括设置于凹陷20内的保护层22。

在一些实施例中，参阅图6，上述三维存储器100还包括设置于叠层结构21远离源极层24一侧的阵列互联层40。以及与阵列互联层40键合的外围器件200。

在一些实施例中，外围器件200可以包括外围电路210，及设置于该外围电路210靠近阵列互联层50一侧的外围互联层220，外围电路210与外围互联层220电连接。阵列互联层50与外围互联层220键合。

在一些实施例中，参阅图6，外围电路210可以包括第二衬底25，以及形成于第二衬底25上的晶体管阵列26。外围电路230可以包括诸如页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、或电路的任何有源(或无源)部件(例如、晶体管、二极管、电阻器、电容器等)。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种三维存储器的制备方法，其特征在于，包括：

制备半导体结构；所述半导体结构包括：衬底；设置于所述衬底上的叠层结构，所述叠层结构包括交替设置的多个第一介质层和栅极层；栅线缝隙，所述栅线缝隙沿垂直于所述衬底的方向贯穿所述叠层结构，并延伸至所述衬底内；第二介质层，所述第二介质层设置于所述第一介质层与所述栅极层之间，且覆盖所述栅线缝隙的侧壁；

去除所述第二介质层中覆盖所述栅线缝隙的侧壁的部分；

在所述栅线缝隙内形成填充结构；

去除所述衬底；

在所述叠层结构的去除所述衬底的一侧形成源极层。

2.根据权利要求1所述的制备方法，其特征在于，沿垂直于所述衬底的方向，相邻的所述第一介质层之间具有凹陷；

在去除所述第二介质层中覆盖所述栅线缝隙的侧壁的部分之前，所述制备方法还包括：

在所述凹陷内形成保护层，所述保护层覆盖所述栅极层被所述栅线缝隙所暴露的侧面。

3.根据权利要求2所述的制备方法，其特征在于，在所述凹陷内形成保护层，包括：

在所述栅线缝隙内形成初始保护层，所述初始保护层填充所述凹陷，并覆盖所述栅线缝隙的侧壁和底部；

去除所述初始保护层中覆盖所述栅线缝隙的侧壁和底部的部分，保留填充于所述凹陷内的部分，形成所述保护层。

4.根据权利要求2所述的制备方法，其特征在于，所述第二介质层还覆盖所述叠层结构远离所述衬底的表面和所述栅线缝隙的底部；

在所述凹陷内形成保护层之前，所述制备方法还包括：

去除所述第二介质层中覆盖所述叠层结构远离所述衬底的表面和所述栅线缝隙的底部的部分。

5.根据权利要求1所述的制备方法，其特征在于，所述制备半导体结构，包括：

在所述衬底上形成初始叠层结构；所述初始叠层结构包括交替设置的多个第一介质层和多个栅牺牲层；

沿垂直于所述衬底的方向，形成贯穿所述初始叠层结构的栅线缝隙；

通过所述栅线缝隙，去除所述初始叠层结构中的栅牺牲层，形成与所述栅线缝隙连通的栅极层间隙；

通过所述栅线缝隙，依次在所述栅极层间隙内形成第二介质层和栅极层。

6.根据权利要求5所述的制备方法，其特征在于，形成所述栅极层，包括：

形成初始栅极层，所述初始栅极层填充所述栅极层间隙，并覆盖所述栅线缝隙的侧壁和所述初始叠层结构远离所述衬底的表面；

去除所述初始栅极层中覆盖所述栅线缝隙的侧壁和所述叠层结构远离所述衬底的表面的部分；

去除填充所述栅极层间隙的部分所述初始栅极层，形成所述栅极层。

7.根据权利要求5所述的制备方法，其特征在于，在形成所述第二介质层和形成所述栅极层之间，所述制备方法还包括：

在所述栅极层间隙内形成初始粘合层，所述初始粘合层覆盖第二介质层；

在去除所述初始栅极层形成所述栅极层的过程中，还去除所述初始粘合层中被所述栅极层暴露的部分，形成粘合层。

8.根据权利要求1～7中任一项所述的制备方法，其特征在于，在所述栅线缝隙内形成填充结构，包括：

在所述栅线缝隙内形成隔离层，所述隔离层覆盖所述栅线缝隙的侧壁，形成填充间隙；

在所述填充间隙内形成填充部。

9.根据权利要求8所述的制备方法，其特征在于，所述半导体结构还包括设置于所述衬底和所述叠层结构之间的第三介质层和半导体层，所述第三介质层相较于所述半导体层靠近所述衬底；

去除所述衬底，包括：

刻蚀所述衬底至所述第三介质层，以暴露所述填充结构的隔离层延伸入所述衬底的部分；

在去除所述衬底和形成所述源极层之间，所述制备方法还包括：

刻蚀所述第三介质层和所述隔离层所暴露的部分至所述半导体层，以暴露所述填充结构的填充部；

所述源极层覆盖所述填充部暴露的部分，并与所述填充部接触。

10.根据权利要求9所述的制备方法，其特征在于，所述半导体结构还包括延伸至所述衬底内的沟道结构，所述沟道结构包括沟道孔和依次形成在所述沟道孔内的功能层和沟道层；

所述刻蚀所述衬底至所述第三介质层，还暴露所述沟道结构的功能层延伸入所述衬底的部分；

在所述刻蚀所述第三介质层和所述隔离层所暴露的部分至所述半导体层的过程中，还刻蚀所述功能层暴露的部分，以暴露出所述沟道层延伸入所述衬底的部分；

所述源极层还覆盖所述沟道层暴露的部分。

11.根据权利要求9所述的制备方法，其特征在于，所述第三介质层和所述填充机构的隔离层的材料均包括氧化硅；

所述半导体层和所述填充结构的填充部的材料均包括多晶硅。

12.根据权利要求1～7中任一项所述的制备方法，其特征在于，所述第二介质层的材料包括高介电常数材料。

13.一种三维存储器的制备方法，其特征在于，包括：

提供衬底；

在所述衬底上形成初始堆叠结构；所述初始叠层结构包括交替设置的多个第一介质层和多个栅牺牲层；

形成栅线缝隙；所述栅线缝隙沿垂直于所述衬底的方向贯穿初始堆叠结构，并延伸至所述衬底内；

形成第二介质层，所述第二介质层覆盖所述栅极层间隙的侧壁以及所述栅线缝隙的侧壁；

填充初始栅极层，所述初始栅极层填充所述栅极层间隙；

去除所述初始栅极层靠近所述栅线缝隙的部分，形成凹陷；

在所述凹陷内形成保护层；

去除所述第二介质层中覆盖所述栅线缝隙的侧壁的部分；

在所述栅线缝隙内形成填充结构；

去除所述衬底；

在所述叠层结构的去除所述衬底的一侧形成源极层。

14.一种三维存储器，其特征在于，包括：

源极层；

叠层结构，设置于所述源极层的一侧，包括交叠设置的第一介质层和栅极层；

沟道结构，沿垂直于所述源极层的方向，贯穿所述叠层结构并延伸至所述源极层内，所述沟道结构包括功能层和半导体层，所述半导体层和所述源极层电连接；

第二介质层，设置于所述第一介质层与所述栅极层之间；

栅线隔离结构，沿垂直于所述源极层的方向，贯穿所述叠层结构，并延伸至所述源极层内，且所述栅线隔离结构与所述第一介质层接触。

15.根据权利要求14所述的三维存储器，其特征在于，所述第二介质层的材料包括高介电常数材料。