CN111448660A - 具有源极结构的三维存储器件及其形成方法 - Google Patents

Abstract

提供了用于形成三维(3D)存储器件的结构和方法的实施例。在示例中，一种3D存储器件包括处于衬底之上的存储堆叠体、多个沟道结构、源极结构和支撑结构。存储堆叠体包括交替的多个导体层和多个绝缘层。多个沟道结构在存储堆叠体中垂直地延伸。源极结构包括多个源极部分并且在存储堆叠体中延伸。支撑结构处于源极部分中的相邻源极部分之间并且具有多个交替的导体部分和绝缘部分。导体部分中的顶部导体部分与导体层中的顶部导体层接触。源极部分中的相邻源极部分相互导电连接。

Description

具有源极结构的三维存储器件及其形成方法

背景技术

本公开的实施例涉及具有降低的电阻和改善的支撑的源极结构的三维(3D)存储器件以及用于形成所述3D存储器件的方法。

通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。因此，针对平面存储单元的存储密度接近上限。

3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及用于控制往返于存储器阵列的信号的外围器件。

发明内容

提供了3D存储器件和用于形成所述3D存储器件的方法的实施例。

在一个示例中，一种3D存储器件包括处于衬底之上的存储堆叠体、多个沟道结构、源极结构和支撑结构。存储堆叠体包括交替的多个导体层和多个绝缘层。多个沟道结构在存储堆叠体中垂直地延伸。源极结构包括多个源极部分并且在存储堆叠体中延伸。支撑结构在源极部分中的相邻源极部分之间，并且具有多个交替的导体部分和绝缘部分。导体部分中的顶部导体部分与导体层中的顶部导体层接触。源极部分中的相邻源极部分相互导电连接。

在另一示例中，一种3D存储器件包括存储堆叠体、多个沟道结构、源极结构和支撑结构。存储堆叠体具有处于衬底之上的多个存储块，存储块中的每个存储块具有交替的多个导体层和多个绝缘层。多个沟道结构在存储块中垂直地延伸。源极结构在相邻存储块之间延伸。支撑结构与源极结构接触并且具有多个交替的导体部分和绝缘部分。相邻存储块通过支撑结构来相互接触。导体部分中的顶部导体部分与相邻存储块中的每个存储块中的导体层中的顶部导体层接触。

在另一示例中，一种用于形成3D存储器件的方法包括以下操作。首先，在具有交替的多个牺牲材料层和多个绝缘材料层的堆叠体结构中形成缝隙结构和支撑结构，初始支撑结构处于缝隙结构的相邻缝隙开口之间。将源极结构形成为包括在缝隙开口中的每个缝隙开口中的源极部分。形成连接层的一对第一部分，所述连接层的一对第一部分与源极部分接触并且导电连接。形成连接层的第二部分，所述连接层的第二部分与连接层的一对第一部分接触并且导电连接。

附图说明

被并入本文并且形成说明书的部分的附图例示了本公开的实施例并且与说明书一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。

图1A示出了根据本公开的一些实施例的具有降低的电阻和改善的支撑的源极结构的示例性3D存储器件的平面图。

图1B示出了根据本公开的一些实施例的图1A中所示的3D存储器件沿C-D方向的截面图。

图1C示出了根据本公开的一些实施例的图1A中所示的3D存储器件沿A-B方向的截面图。

图2A示出了根据本公开的一些实施例的处于制作工艺的一个阶段的示例性3D存储器件的平面图。

图2B示出了根据本公开的一些实施例的图2A中所示的3D存储器件沿C-D方向的截面图。

图3A示出了根据本公开的一些实施例的处于制作工艺的另一阶段的示例性3D存储器件的平面图。

图3B示出了根据本公开的一些实施例的图3A中所示的3D存储器件沿C-D方向的截面图。

图4A示出了根据本公开的一些实施例的处于制作工艺的另一阶段的示例性3D存储器件的平面图。

图4B示出了根据本公开的一些实施例的图4A中所示的3D存储器件沿C-D方向的截面图。

图5A示出了根据本公开的一些实施例的处于制作工艺的另一阶段的示例性3D存储器件的平面图。

图5B示出了根据本公开的一些实施例的图5A中所示的3D存储器件沿C-D方向的截面图。

图6A示出了根据本公开的一些实施例的处于制作工艺的另一阶段的示例性3D存储器件的平面图。

图6B示出了根据本公开的一些实施例的图6A中所示的3D存储器件沿C-D方向的截面图。

图7A示出了根据本公开的一些实施例的处于制作工艺的另一阶段的示例性3D存储器件的平面图。

图7B示出了根据本公开的一些实施例的图6A中所示的3D存储器件沿C-D方向的截面图。

图8A示出了根据本公开的一些实施例的在用于形成3D存储器件的制作工艺中用于形成各种结构的示例性图案集的平面图。

图8B示出了根据本公开的一些实施例的图8A中所示的图案集的部分的放大图。

图9示出了具有变形的栅极线缝隙(GLS)的现有3D存储器件的截面图。

图10A和图10B示出了根据本公开的一些实施例的用于形成具有降低的电阻和改善的支撑的的源极结构的3D存储器件的示例性制作工艺的流程图。

将参考附图描述本公开的实施例。

具体实施方式

尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。

应当指出，在说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。

一般而言，可以至少部分地由语境下的使用来理解术语。例如，至少部分地根据语境，文中利用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一(a)”、“一个(an)”或“该(the)”理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，并且相反可以允许存在其他的未必明确表述的因素，再一次，这至少部分地取决于语境。

文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段期间设置的、针对部件或工艺操作的特征或参数的期望或目标值，连同高于和/或低于所述期望值的某一值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“大约”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点来变动。基于特定技术节点，“大约”一词可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内变动。

如本文所用，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿z轴)，使得每一个水平表面邻接至从该水平表面的第一边缘向上延伸的第一垂直表面，并且邻接至从所述水平表面的第二边缘向下延伸的第二垂直表面。“台阶(step)”或“阶梯(staircase)”是指一组邻接表面在高度上的垂直转变。在本公开中，“阶梯”一词和“台阶”一词是指阶梯结构的一个梯级，并且可互换使用。在本公开当中，水平方向可以指平行于衬底(例如，提供用于形成位于其上的结构的制作平台的衬底)的顶表面的方向，并且垂直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。

在各种电子产品中广泛使用的NAND闪速存储器件呈现非易失性、低重量、低功耗和良好性能。当前，平面NAND闪速存储器件已经达到了其存储极限。为了进一步提高存储容量并且降低每位的存储成本，提出了3D NAND存储器件。现有的3D NAND存储器件往往包括多个存储块。相邻的存储块往往被GLS隔开，阵列公共源极(ACS)形成于所述GLS内。在用于形成现有的3D NAND存储器件的制作方法当中，由于提高的级数(或者导体/绝缘体对)的原因，形成GLS的蚀刻工艺变得存在挑战性。例如，GLS可能更易于发生变形，例如，特征尺寸的波动，从而引起与GLS相邻的存储块发生变形，乃至塌陷。可能影响3D NAND存储器件的性能。

图9示出了具有变形的GLS和变形的存储块的现有3D存储器件900。如图9所示，存储堆叠体911形成于衬底902之上。多个GLS(例如，906-1和906-2)延伸穿过存储堆叠体911，以暴露衬底902。多个沟道结构904被布置到GLS 906-1和GLS 906-2之间的存储块中。由于变形的原因，GLS(例如，906-1或906-2)的横向尺寸(例如，直径D)沿垂直方向(例如，z方向)变化，使得存储块和沟道结构904从它们期望位置/取向移动。这些变形可能在后续的用于在GLS中形成ACS的制作工艺中引起光刻不对准和电泄漏。

本公开提供了具有降低的电阻和改善的支撑的源极结构3D存储器件(例如，3DNAND存储器件)以及用于形成所述3D存储器件的方法。一种3D存储器件利用了一个或多个支撑结构，所述支撑结构将缝隙结构划分成多个缝隙开口，源极部分形成于所述缝隙开口中。支撑结构均与相邻存储块接触，从而在导体层/部分和源极触点的形成期间为该3D存储器件的整个结构提供支撑。因此，所述3D存储器件在制作工艺期间不太易于遭受变形和损坏。

在3D存储器件中，至少两个相邻源极部分通过连接层来相互接触并且相互导电连接，所述连接层包括导电材料，例如，钨。源极结构中的一对或多对相邻源极部分能够通过连接层来接触并且导电连接到一起。不是使用相应的接触插塞向多个源极部分中的每者上施加源极电压，而是通过连接层将源极电压施加到源极部分(例如，与连接层接触的源极部分)上，从而减少或消除对接触插塞的使用。可以降低源极结构的电阻。在连接层和源极部分之间的接触面积可以足够大，从而进一步降低源极结构的电阻。在一些实施例中，连接层与源极结构中的所有源极部分接触并且导电连接，从而进一步降低了源极结构的电阻。此外，对支撑结构和源极结构的制作不需要额外的制作步骤或制作成本。

图1A示出了根据一些实施例的示例性3D存储器件100的平面图。图1B示出了图1A中所示的3D存储器件100沿C-D方向的截面图。图1C示出了图1A中所示的3D存储器件100沿A-B方向的截面图。如图1A所示，3D存储器件100可以包括核心区，在该核心区中，一个或多个(例如，一对)源极区22沿x方向延伸。源极结构可以形成于每一个源极区22中。在其中形成多个存储单元的一个或多个块区21可以处于一对源极区22之间。存储块可以形成于每一个块区21中。

如图1A-1C所示，3D存储器件100可以包括衬底102以及处于衬底102之上的堆叠体结构111。在块区21中，堆叠体结构111可以包括在衬底102之上交替的多个导体层133和多个绝缘层134。在块区21中，堆叠体结构111还可以包括沿垂直方向(例如，z方向)延伸穿过堆叠体结构111到衬底102中的多个沟道结构110。每一个沟道结构110可以包括处于底部部分处的外延部分、处于顶部部分处的漏极结构、以及处于外延部分和漏极结构之间的半导体沟道。半导体沟道可以包括存储膜、半导体层，并且在一些实施例中可以包括电介质核心。外延部分可以与衬底102接触并且导电连接。半导体沟道可以与漏极结构和外延部分接触并且导电连接。可以通过半导体沟道和控制导体层来形成多个存储单元。

源极结构可以形成于源极区22中，以沿x方向延伸。源极结构可以包括多个源极部分104，每个源极部分104包括相应的绝缘结构和源极触点(未详细示出)。形成于一个源极区22中的源极部分104(例如，在同一源极结构内)可以沿x方向对齐。源极结构均可以垂直地延伸穿过堆叠体结构111并且接触衬底102。可以通过源极结构和衬底102向存储单元施加源极电压。

3D存储器件100可以包括沿x方向对齐并且将源极结构划分成多个源极部分104的一个或多个支撑结构120。在一些实施例中，支撑结构120包括处于衬底102之上的交替的多个导体部分123和绝缘部分124。每一个支撑结构120可以沿y方向与相邻存储块(或块区21)接触，并且沿x方向与相邻源极部分104的绝缘结构接触。在一些实施例中，支撑结构120包括处于导体部分123和绝缘部分124之上并且包围(例如，覆盖)导体部分123和绝缘部分124的间隔体层125。间隔体层125可以在导体部分123和相邻的源极部分104之间提供进一步的绝缘。在一些实施例中，支撑结构120在对源极结构和导体层133的形成期间为3D存储器件100提供支撑。

3D存储器件100可以进一步包括：与至少两个相邻的源极部分104接触并且导电连接的连接层108、以及部分地覆盖连接层108的电介质帽盖(cap)层115。电介质帽盖层115可以覆盖连接层108的与源极部分104接触并且处于源极部分104之上的部分，并且暴露连接层108的处于相邻源极部分104之间的部分。用于导电地施加源极电压的接触插塞(未示出)可以形成于连接层108的暴露部分上。在一些实施例中，连接层108处于源极结构中的所有源极部分104之上并且与所述所有源极部分104接触，使得源极电压能够被通过连接层108施加到源极结构的所有源极部分104上。与使用相应的接触插塞向每一个源极部分104上施加源极电压相比，能够降低源极结构的电阻。在一些实施例中，电介质帽盖层115还覆盖块区21的至少部分。在一些实施例中，电介质帽盖层115覆盖块区21中的所有沟道结构110。用于导电地施加漏极电压的接触插塞(未示出)可以被形成为延伸穿过电介质帽盖层115，并且与沟道结构110形成接触。为了便于图示，未示出块区21中的电介质帽盖层115的覆盖。下文将描述图1A-1C中所示的每一个结构的细节。

衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。在一些实施例中，衬底102是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合来减薄的经减薄衬底(例如，半导体层)。在一些实施例中，衬底102包括硅。

沟道结构110可以形成阵列，并且均可以在衬底102以上垂直延伸。沟道结构110可以延伸穿过多个对，每一个对包括导体层133和绝缘层134(本文称为“导体/绝缘层对”)。至少在沿水平方向(例如，x方向和/或y方向)的一侧上，堆叠体结构111可以包括阶梯结构(未示出)。堆叠体结构111中的导体/绝缘层对的数量(例如，32、64、96或128个)确定了3D存储器件100中的存储单元的数量。在一些实施例中，堆叠体结构111中的导体层133和绝缘层134在块区21中沿垂直方向交替布置。导体层133可以包括导电材料，所述导电材料包括但不限于：钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。绝缘层134可以包括电介质材料，所述电介质材料包括但不限于：氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层133可以包括：具有多个顶部选择导体层的顶部导体层、以及具有多个底部选择导体层的底部导体层。顶部选择导体层可以起到顶部选择栅电极的作用，并且底部选择导体层可以起到底部选择栅电极的作用。在顶部导体层和底部导体层之间的导体层133可以起到选择栅电极的作用，并且利用与沟道结构110相交来形成存储单元。可以分别向顶部选择栅电极和底部选择栅电极施加期望电压，以选择期望存储块/指/页。

沟道结构110可以包括垂直地延伸穿过堆叠体结构111的半导体沟道。半导体沟道可以包括利用形成沟道的结构(例如，半导体材料(例如，作为半导体层)和电介质材料(例如，作为存储膜))来填充的沟道孔。在一些实施例中，半导体层包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储层(又称为“电荷捕获层”)和阻挡层的复合层。半导体沟道的沟道孔的其余空间可以部分地或者全部利用包括电介质材料(例如，氧化硅)的电介质核心来填充。半导体沟道可以具有圆柱形状(例如，柱形形状)。根据一些实施例，电介质核心、半导体层、隧穿层、存储层和阻挡层按照该顺序，沿径向从柱的中心朝柱的外表面布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)复合层。

在一些实施例中，沟道结构110进一步包括处于沟道结构110的下部部分(例如，底部的下端处)的外延部分(例如，半导体插塞)。如文中所使用的，在衬底102被置于3D存储器件100的最低平面中时，部件(例如，沟道结构110)的“上端”是在垂直方向上离衬底102较远的一端，并且部件(例如，沟道结构110)的“下端”是在垂直方向上离衬底102较近的一端。外延部分可以包括从衬底102在任何适当方向上外延生长的半导体材料，例如，硅。应当理解，在一些实施例中，外延部分包括单晶硅，即与衬底102相同的材料。换言之，外延部分可以包括从衬底102生长的外延生长的半导体层。外延部分还可以包括与衬底102不同的材料。在一些实施例中，外延部分包括硅、锗和硅锗中的至少一者。在一些实施例中，外延部分的部分处于衬底102的顶表面以上并且与半导体沟道接触。外延部分可以导电连接至半导体沟道。在一些实施例中，外延部分的顶表面位于底部绝缘层134(例如，处于堆叠体结构111的底部处的绝缘层)的顶表面和底表面之间。

在一些实施例中，沟道结构110还包括处于沟道结构110的上部部分中(例如，处于上端)的漏极结构(例如，沟道插塞)。漏极结构可以接触半导体沟道的上端，并且可以导电连接至半导体沟道。漏极结构可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构包括填充有作为粘合层的Ti/TiN或Ta/TaN以及作为导体材料的钨的开口。通过在3D存储器件100的制作期间覆盖半导体沟道的上端，漏极结构能够起到蚀刻停止层的作用，以防止对半导体沟道中填充的电介质(诸如氧化硅和氮化硅)的蚀刻。

如图1A-1C所示，可以在源极区22中形成源极结构。沿x方向对准的源极结构可以包括多个源极部分104，每个所述源极部分104包括处于相应的绝缘结构中的源极触点(未示出)。每一个源极部分104可以与衬底102接触并且导电连接。绝缘结构可以使相应的源极部分104(或者相应的源极触点)与相邻块区21中的导体层133绝缘。在一些实施例中，源极部分104中的源极触点包括多晶硅、铝、钴、铜和硅化物中的至少一者。绝缘结构均可以包括适当的电介质材料，诸如氧化硅、氮化硅和氮氧化硅中的一者或多者。

一个或多个支撑结构120可以沿x方向分布在相应的源极结构中。在一些实施例中，支撑结构120将相应的源极结构划分成多个源极部分104。在一些实施例中，每一个源极部分104通过支撑结构120与另一源极部分104隔开。与相邻块区21中的堆叠体结构111的部分(例如，存储块)接触的支撑结构120可以包括交替的多个导体部分123和多个绝缘部分124。在一些实施例中，每一个导体部分123分别与相邻块区21中(例如，相邻存储块中)的同一级的对应导体层133接触，并且每一个绝缘部分124分别与相邻块区21中(例如，相邻存储块中)的同一级的对应绝缘层134接触。在一些实施例中，支撑结构120中的顶部导体部分123与相邻块区21中的顶部导体层133接触(例如，与顶部导体层133共平面)。在一些实施例中，支撑结构120中的顶部绝缘部分124与相邻块区21中的顶部绝缘层134接触。

在一些实施例中，支撑结构120包括覆盖并且包围导体部分123和绝缘部分124的间隔体层125。间隔体层125可以在导体部分123和相邻的源极部分104之间提供进一步的绝缘。在一些实施方案中，间隔体层125(和顶部绝缘部分124，如果顶部导体部分123处于顶部绝缘部分124之下的话)在支撑结构120的顶部部分处(例如，在连接层108和顶部导体部分123之间)形成一层电介质材料。在一些实施例中，该层电介质材料沿z方向的厚度t大于零。在一些实施例中，源极部分104的顶表面沿z方向低于支撑结构120的顶表面。在一些实施例中，源极部分104的顶表面低于顶部导体部分123(例如，顶部导体部分123的顶表面和底表面)。在一些实施例中，在同一源极结构中，所有源极部分104的顶表面低于所有支撑结构120的顶表面。在一些实施例中，支撑结构120沿y方向的宽度可以在标称上等于源极结构的宽度。

每一个源极结构可以进一步包括处于至少两个相邻源极部分104之上并且与所述至少两个相邻源极部分104接触的连接层108。例如，连接层108可以与一对或多对相邻源极部分104接触并且导电连接。连接层108可以导电连接至连接层108与其接触的源极部分104。在一些实施例中，连接层108可以部分地或者完全地覆盖连接层108与其接触的源极部分104。如图1A-1C所示，连接层108可以处于两个相邻的源极部分104以及这两个相邻源极部分104之间的支撑结构120之上。例如，连接层108可以部分地或者完全地覆盖两个相邻的源极部分104以及这两个相邻源极部分104之间的支撑结构120。连接层108的与源极部分104接触并且导电连接的部分可以被称为连接层108的第一部分108-1。连接层108的与支撑结构120接触的部分可以被称为连接层108的第二部分108-2。在一些实施例中，连接层108的第二部分108-2可以与一对第一部分108-1(例如，沿x方向处于第二部分108-2的两侧的相邻第一部分108-1)接触并且导电连接。在一些实施例中，连接层108可以包括沿x方向相互接触并且导电连接的多个第一部分108-1以及多个第二部分108-2。在一些实施例中，连接层108的第二部分108-2的顶表面可以高于连接层108的第一部分108-1的顶表面。

在一些实施例中，连接层108可以包括多于一个区段(segment)，每一个区段包括相互接触的至少一个第二部分108-2和多个第一部分108-1。每一个区段可以处于源极结构的一对或多对相邻源极部分104之上并且与所述一对或多对相邻源极部分104接触。例如，连接至连接层108的不同区段的一对或多对相邻源极部分104可以通过不与连接层108接触的一个或多个源极部分104来隔开。连接层108中的区段的具体数量应当是基于3D存储器件的设计和/或制作确定的，并且不应受本公开的实施例的限制。在一些实施例中，连接层108可以处于相应源极结构中的所有源极部分104之上并且与所有源极部分104接触。源极电压可以被施加到源极结构的第二部分108-2上，使得能够对连接至该连接层108的所有源极部分104施加该源极电压。

在一些实施例中，连接层108(或其区段，如果有的话)沿y方向的宽度可以变化，取决于3D存储器件的设计和/或制作工艺。在一些实施例中，连接层108可以部分地覆盖下面的源极部分104。也就是说，连接层108沿y方向的宽度等于或者小于源极结构沿y方向的宽度。在一些实施例中，电介质帽盖层115可以覆盖连接层108的第一部分108-1并且暴露连接层的第二部分108-2。沿y方向，连接层108的第二部分108-2的宽度d1可以小于或者等于电介质帽盖层115的宽度d2。在一些实施例中，宽度d1小于宽度d2，使得电介质帽盖层115能够沿横向方向(例如，在x-y平面中)使第二部分108-2与周围结构和/或器件绝缘。在一些实施例中，在第二部分108-2上形成导电插塞(现在示出，用于对连接层108施加源极电压)。在一些实施例中，电介质帽盖层115可以部分地位于块区21中。在一些实施例中，电介质帽盖层115覆盖块区21中的所有沟道结构110。接下来，用于导电施加漏极电压的接触插塞(未示出)可以被形成为延伸穿过电介质帽盖层115，并且与沟道结构110形成接触。

在一些实施例中，间隔体层125包括氧化硅、氮化物和/或氮氧化硅中的一者或多者。在一些实施例中，导体部分123包括与相邻块区21中的导体层133相同的材料，并且绝缘部分124包括与相邻块区21中的绝缘层134相同的材料。例如，导体部分123可以包括钨、铝、钴、铜、多晶硅和硅化物中的一者或多者，并且绝缘部分124可以包括氧化硅、氮化硅和氮氧化硅中的一者或多者。在一些实施例中，连接层108包括钨、铝、钴、铜、多晶硅和硅化物中的一者或多者。在一些实施例中，源极部分104包括多晶硅，并且连接层108包括钨。在一些实施例中，电介质帽盖层115包括氧化硅。在一些实施例中，3D存储器件100包括处于源极部分104(或者源极部分104的源极触点)和连接层108之间的粘合层(未示出)(例如，TiN)，以提高在源极部分104和连接层108之间的粘合性和/或导电性。在一些实施例中，3D存储器件100包括处于源极部分104的相应绝缘结构和支撑结构120(例如，间隔体层125)之间的另一粘合层(未示出)(例如，TiN)，以提高在绝缘结构和支撑结构120之间的粘合性。

3D存储器件100可以是单片式3D存储器件的部分。“单片式”一词是指3D存储器件的部件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片式3D存储器件而言，由于外围器件加工和存储阵列器件加工的卷绕(convolution)，造成制造面临额外的限制。例如，存储阵列器件(例如，NAND沟道结构)的制造受到已经形成到或者将要形成到同一衬底上的外围器件的热预算的限制。

或者，3D存储器件100可以是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，外围器件和存储阵列器件)可以分别形成到不同衬底上，并且然后按照例如面对面方式键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)作为经键合的非单片式3D存储器件的衬底来保留，并且使外围器件(例如，包括任何用于促进3D存储器件100的操作的数字、模拟和/或混合信号外围电路，例如，页缓冲器、解码器和锁存器；未示出)翻转，并且朝下面向存储阵列器件(例如，NAND存储串)，以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底102)被翻转并且朝下面向外围器件(未示出)以用于混合键合，使得在经键合的非单片式3D存储器件中，存储阵列器件处于外围器件以上。存储阵列器件衬底(例如，衬底102)可以是减薄衬底(其不是经键合的非单片式3D存储器件的衬底)，并且可以在减薄的存储阵列器件衬底的背侧上形成非单片式3D存储器件的后道工序(BEOL)互连。

图8A示出了用于形成在制作工艺中使用的蚀刻掩模的示例性图案集800。图8B示出了该图案集的单元850的放大图。可以在用于形成3D存储器件100的制作工艺的不同阶段中使用图案集800中的图案。在各种实施例中，取决于图案化工艺中使用的光刻胶的类型，图案集800中的图案均可以是蚀刻掩模的部分或者用于确定蚀刻掩模的图案。例如，如果利用负光刻胶进行图案化，则图案集800中的图案可以被用作蚀刻掩模的部分；如果利用正光刻胶进行图案化，则图案集800中的图案可以是用于确定蚀刻掩模的互补图案。应当指出，图8A和图8B中所示的形状、尺寸和比率是为了达到例示目的，而非按比例绘制。

如图8A中所示，图案集800包括图案802、804和806。具体地，图案802可以用于对缝隙结构的在其中形成源极结构的缝隙开口进行图案化。图案804可以用于对连接层108或者连接层108的第二部分进行图案化。图案806可以用于形成与连接层108和外围电路接触并且导电连接的接触插塞。图案集800可以包括多个重复单元(例如，850)，以用于形成支撑结构120、缝隙开口和连接层108。图案802、804和806的实际尺寸可以是基于制作工艺确定的，并且不应受本公开的实施例限制。

图8B示出了重复单元850，所述重复单元850示出每一个图案的细节，例如，每一个图案的覆盖。在一些实施例中，利用对应于图案802的蚀刻掩模来形成缝隙开口和支撑结构120。沿y方向，图案802的宽度W1可以在标称上等于相应的缝隙开口和支撑结构120的横向尺寸。沿x方向，在图案802的相邻部分之间的距离D1可以在标称上等于支撑结构120的横向尺寸。在一些实施例中，利用对应于图案804的蚀刻掩模来形成连接层的第二部分108-2。图案804沿x方向的长度D2可以在标称上等于连接层的第二部分108-2沿x方向的横向尺寸，并且图案804沿y方向的宽度W2可以在标称上等于连接层的第二部分108-2沿y方向的横向尺寸。长度D2可以等于或者大于距离D1，使得连接层的第二部分108-2可以与处于相邻源极部分104之上的第一部分108-1接触。在一些实施例中，W2<W1，并且D1<D2。可以在下文的用于形成3D存储器件100的制作工艺中描述施加这些图案的序列。

图2-7示出了根据一些实施例的形成3D存储器件100的制作工艺，并且图10A和图10B示出了该制作工艺的流程图1000。图10B是图10A的继续。为了便于例示，将图8A和图8B与图2-7一起示出，以描述该制作工艺。

在工艺开始处，在操作1002处，在堆叠体结构中形成多个沟道结构。图2A和图2B示出了对应的结构。

如图2A和图2B所示，在堆叠体结构211中形成多个沟道结构210。堆叠体结构211可以具有电介质堆叠体，所述电介质堆叠体具有形成于衬底102之上的交替的牺牲材料层223和绝缘材料层224。牺牲材料层223可以用于后续的对导体层和导体部分的形成。绝缘材料层224可以用于后续的对绝缘层和绝缘部分的形成。在一些实施例中，堆叠体结构211包括处于堆叠体结构211的顶表面上的第一电介质帽盖层(未示出)。3D存储器件100可以包括用于形成沟道结构210的沟道区。沟道区可以包括多个源极区22和处于相邻源极区22之间的块区21。

堆叠体结构211可以具有阶梯结构。阶梯结构可以是通过以下操作形成的：使用蚀刻掩模来反复地蚀刻包括多个交替的牺牲材料层和绝缘材料层的材料堆叠体，例如，所述蚀刻掩模是处于材料堆叠体之上的图案化的PR层。交替的牺牲材料层和绝缘材料层可以通过以下操作来形成：在衬底102之上交替地沉积牺牲材料的层和绝缘材料的层，直至达到期望的层数为止。牺牲材料层和绝缘材料层可以具有相同或不同的厚度。在一些实施例中，牺牲材料层和下面的绝缘材料层被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个梯级/阶梯。在对阶梯结构的形成期间，对PR层进行修整(例如，往往从所有方向，从材料堆叠体的边缘递增地并且向内进行蚀刻)，并且将PR层用作对材料堆叠体的暴露部分进行蚀刻的蚀刻掩模。经修整的PR的量可以与阶梯的尺寸直接相关(例如，通过阶梯的尺寸来确定)。可以使用适当蚀刻(例如，比如湿法蚀刻的各向同性干法蚀刻)获得对PR层的修整。可以形成一个或多个PR层并且依次对该一个或多个PR层进行修整，以用于对阶梯结构的形成。在对PR层进行修整之后，可以使用适当的蚀刻剂对每一个电介质对进行蚀刻，以去除牺牲材料层和下面的绝缘材料层两者的部分。经蚀刻的牺牲材料层和绝缘材料层可以形成牺牲材料层223和绝缘材料层224。之后可以去除PR层。

绝缘材料层和牺牲材料层可以在后续栅极替代工艺期间具有不同的蚀刻选择性。在一些实施例中，绝缘材料层和牺牲材料层包括不同材料。在一些实施例中，绝缘材料层包括氧化硅，并且对绝缘材料层的沉积包括化学气相沉积(CVD)、原子层沉积(ALD)和物理气相沉积(PVD)中的一者或多者。在一些实施例中，牺牲材料层包括氮化硅并且对绝缘材料层的沉积包括CVD、PVD和ALD中的一者或多者。在一些实施例中，对牺牲材料层和绝缘材料层的蚀刻包括一种或多种适当蚀刻工艺，例如，干法蚀刻和/或湿法蚀刻。

可以在形成支撑结构之前或之后在块区21中形成多个沟道结构210。出于例示的目的，在本公开的实施例中，在支撑结构之前形成沟道结构210。为了形成沟道结构210，可以形成垂直地延伸穿过堆叠体结构211的多个沟道孔。在一些实施例中，形成穿过交替的牺牲材料层223和绝缘材料层224的多个沟道孔。可以通过以下操作形成多个沟道孔：使用比如图案化的PR层的蚀刻掩模来执行各向异性蚀刻工艺，以去除堆叠体结构211的部分并且暴露衬底202。在一些实施例中，在每一个块区21中形成多个沟道孔。可以通过用于在衬底202以上形成沟道孔的相同蚀刻工艺和/或通过分别的凹槽蚀刻工艺，来在每一个沟道孔的底部处形成凹槽区域，以暴露衬底202的顶部部分。在一些实施例中，在每一个沟道孔的底部处，例如，在该凹槽区域之上，形成半导体插塞。半导体插塞可以是通过外延生长工艺和/或沉积工艺形成的。在一些实施例中，半导体插塞是通过外延生长形成的，并且被称为外延部分。可选地，可以执行凹槽蚀刻(例如，干法蚀刻和/或湿法蚀刻)来去除沟道孔的侧壁上的多余半导体材料，和/或将外延部分的顶表面控制到期望位置处。在一些实施例中，外延部分的顶表面处于底部绝缘材料层224的顶表面和底表面之间。

在一些实施例中，沟道孔是通过执行适当蚀刻工艺，例如，各向异性蚀刻工艺(例如，干法蚀刻)和/或各向同性蚀刻工艺(湿法蚀刻)来形成的。在一些实施例中，外延部分包括通过从衬底202外延生长形成的单晶硅。在一些实施例中，外延部分包括通过沉积工艺形成的多晶硅。对外延生长的外延部分的形成可以包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者它们的任何组合。对沉积的外延部分的形成可以包括但不限于CVD、PVD和/或ALD。

在一些实施例中，半导体沟道是在沟道孔中的外延部分之上形成并且与所述外延部分接触的。半导体沟道可以包括沟道形成结构，所述沟道形成结构具有存储膜(例如，包括阻挡层、存储层和隧穿层)、形成于外延部分以上并且连接外延部分的半导体层以及用于填充沟道孔的其余部分的电介质核心。在一些实施例中，首先沉积存储膜，以覆盖沟道孔的侧壁和外延部分的顶表面，并且之后在存储膜之上并且在外延部分以上沉积半导体层。接下来可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺，按列举顺序沉积阻挡层、存储层和隧穿层，以形成存储膜。之后，可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺，在隧穿层上沉积半导体层。在一些实施例中，通过在对半导体层的沉积之后沉积电介质材料(例如，氧化硅)，来在沟道孔的其余空间中填充电介质核心。

在一些实施例中，在每一个沟道孔的上部部分中形成漏极结构。在一些实施例中，可以通过CMP、研磨、湿法蚀刻和/或干法蚀刻，来去除在堆叠体结构211的顶表面上并且在每一个沟道孔的上部部分中的存储膜、半导体层和电介质核心的部分，以在沟道孔的上部部分中形成凹槽，使得半导体沟道的顶表面可以处于第一电介质帽盖层的顶表面和底表面之间。之后，可以通过诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺，向凹槽中沉积比如金属的导电材料，来形成漏极结构。由此形成了沟道结构210。接下来，可以通过半导体沟道和控制导体层的相交来形成多个存储单元。可选地，执行平坦化工艺(例如，干法/湿法蚀刻和/或CMP)来去除堆叠体结构211的顶表面上的任何多余材料。

重新参考图10A，在形成沟道结构之后，方法1000进行至操作1004，在操作1004中，去除堆叠体结构的部分，以形成缝隙结构以及将该缝隙结构划分成多个缝隙开口的至少一个初始支撑结构(操作1004)。至少一个初始支撑结构均具有处于相邻缝隙开口之间的交替的多个牺牲部分和多个绝缘部分。图3A和图3B示出了对应的结构。

如图3A和图3B所示，去除源极区22中的堆叠体结构211的部分，以形成具有多个缝隙开口306的缝隙结构以及至少一个初始支撑结构。缝隙结构可以暴露衬底102。图案802可以用于将堆叠体结构211图案化，并且形成缝隙结构和初始支撑结构。也就是说，在源极区22中去除堆叠体结构211的部分，以形成缝隙开口306。源极区22中的堆叠体结构211的未经蚀刻的部分可以形成交替的牺牲部分和绝缘部分324，从而形成初始支撑结构。牺牲部分和绝缘部分324均可以与相邻块区21中的同一级的牺牲层和绝缘层接触。在一些实施例中，缝隙开口306可以暴露衬底202以及相邻块区21中的交替的牺牲层和绝缘层。在一些实施例中，沿y方向，初始支撑结构的宽度可以在标称上等于缝隙结构的宽度。可以执行适当的各向异性蚀刻工艺(例如，干法蚀刻)来形成缝隙开口306和初始支撑结构。

重新参考图10A，在形成初始支撑结构和缝隙结构之后，方法1000进行至操作1006，在操作1006中，利用导体部分和导体层替代每一个初始支撑结构中的牺牲部分和每一个块区中的牺牲层，从而形成至少一个支撑结构和多个存储块。图3A和图3B示出了对应的结构。

如图3A和图3B中所示，利用多个导体部分323代替每一个初始支撑结构中的牺牲部分。利用多个导体层代替每一个块区21中的牺牲层(重新参考图1C中的导体层133)。可以通过缝隙结构(或者缝隙开口306)执行各向同性蚀刻工艺(例如，湿法蚀刻)，以去除牺牲部分和牺牲层。可以通过去除牺牲层来在每一个块区21中形成多个横向凹槽，并且可以通过去除牺牲部分来在每一个初始支撑结构中形成多个凹槽部分。之后，可以沉积导体材料，以填充横向凹槽和凹槽部分，从而形成每一个块区中的多个导体层和每一个初始支撑结构中的多个导体部分323。相应地，可以形成具有交替的导体部分323和绝缘部分324的支撑结构320。

重新参考图10A，在形成导体部分和导体层之后，可选地，方法1000进行至操作1008，在该操作1008中，在交替的导体部分和绝缘部分之上形成间隔体层。图3A和图3B示出了对应的结构。

在一些实施例中，间隔体层325被形成为包围交替的导体部分323和绝缘部分324。间隔体层325可以在顶表面上并且在与缝隙开口306接触的侧表面上覆盖交替的导体部分323和绝缘部分324。在一些实施例中，间隔体层325是通过CVD、PVD和ALD中的至少一者来沉积的。在一些实施例中，间隔体层325经历凹槽蚀刻，使得间隔体层325具有期望厚度。

参考图10A，在形成支撑结构之后，方法1000进行至操作1010，在该操作1010中，具有多个源极部分的源极结构均形成于缝隙结构的相应缝隙开口中。图4A和图4B示出了对应的结构。

如图4A和图4B所示，源极结构形成于缝隙结构中。源极结构可以包括多个源极部分404，每个所述源极部分404具有处于缝隙结构的相应缝隙开口306中的绝缘结构和处于每一个绝缘结构中的源极触点。可选地，在形成源极结构之前，在支撑结构320的顶表面和/或侧壁之上沉积粘合层(未示出)。在一些实施例中，绝缘结构包括氧化硅，并且源极触点包括多晶硅。绝缘结构和源极触点均可以是通过CVD、PVD、ALD和溅射中的一者或多者来沉积的。可以对绝缘结构执行凹槽蚀刻工艺，以暴露衬底202，使得相应的源极触点能够与衬底202接触。在一些实施例中，粘合层包括TiN，并且是通过CVD、PVD、ALD和电镀中的一者或多者沉积的。在一些实施例中，源极部分104的顶表面可以低于支撑结构320的顶表面。可选地，可以执行凹槽蚀刻工艺，以对源极部分404进行回蚀(etch back)，以在缝隙开口306中形成足以用于形成连接层的空间。

重新参考图10B，在形成源极部分之后，方法1000进行至操作1012，在该操作1012中，将连接层的多个第一部分形成为均处于相应的源极部分之上。图4A和图4B示出了对应的结构。

如图4A和图4B所示，连接层408的第一部分408-1沉积于相应的源极部分404(或源极部分404的源极触点)之上。第一部分408-1可以部分地或者完全地覆盖相应的源极部分404。在一些实施例中，连接层408的第一部分408-1填充缝隙开口306。可选地，在形成连接层408的第一部分408-1之前，在源极部分404的顶表面之上沉积粘合层(未示出)。在一些实施例中，连接层408的第一部分408-1包括导电材料，导电材料包括钨、铝、铜、钴、多晶硅和硅化物中的一者或多者。在一些实施例中，源极部分404包括多晶硅，并且连接层408的第一部分408-1包括钨。可选地，执行平坦化工艺(例如，CMP和/或凹槽蚀刻)来去除在连接层408的第一部分408-1和支撑结构320之上的任何多余材料。在一些实施例中，支撑结构320的顶表面和连接层408的第一部分408-1的顶表面可以在x-y平面中共平面。

重新参考图10B，在形成连接层的第一部分之后，方法1000进行至操作1014，在该操作1014中，形成处于连接层的第一部分之上并且暴露连接层的至少两个相邻的第一部分的电介质帽盖层。图5A、5B、6A和6B示出了对应的结构。

如图5A和图5B所示，在每一个源极结构之上形成电介质帽盖层515。在一些实施例中，电介质帽盖层515覆盖连接层408的一对相邻的第一部分408-1以及在所述对相邻的第一部分408-1之间的支撑结构320。在一些实施例中，电介质帽盖层515还覆盖源极区22之外的区域，例如块区21。被电介质帽盖层515覆盖的面积可以是基于接下来形成的连接层408的第二部分408-2的覆盖来确定的。在一些实施例中，沿x-y平面，被电介质帽盖层515覆盖的面积可以大于连接层408的第二部分408-2的面积，以使连接层408与堆叠体结构211的除了源极部分404以外的其他部分绝缘。电介质帽盖层515可以是通过以下操作形成的：对适当的电介质材料(例如，氧化硅)进行沉积以覆盖第一部分408-1和支撑结构320。在一些实施例中，电介质帽盖层515覆盖块区21中的所有沟道结构210。电介质帽盖层515可以是通过CVD、PVD和ALD中的一者或多者来沉积的。

如图6A和图6B所示，电介质帽盖层515被图案化，以形成用于暴露连接层408的至少一对的两个相邻第一部分408-1的至少一个开口614。在一些实施例中，开口614还暴露处于该对的相邻第一部分408-1之间的支撑结构320。在一些实施例中，支撑结构320(或者处于支撑结构320的顶部部分上的电介质材料)被部分地去除，以用于形成开口614。在一些实施例中，电介质帽盖层515暴露所有支撑结构320以及连接层408的所有对的相邻第一部分408-1。图案804可以用于对开口614进行图案化。对开口614的形成可以包括光刻工艺和适当的蚀刻工艺，例如，干法蚀刻和/或湿法蚀刻。在一些实施例中，沿y方向，电介质帽盖层515的宽度d2大于连接层408的第一部分408-1的宽度d1(或者开口614的宽度)。

重新参考图10B，在形成电介质帽盖层之后，方法1000进行至操作1016，在该操作1016中，连接层的第二部分被形成在支撑结构之上，并且与连接层的一对相邻的第一部分接触并且导电连接。图7A和图7B示出了对应的结构。

如图7A和图7B所示，在电介质帽盖层515中形成连接层408的第二部分408-2。连接层408的第二部分408-2可以与连接层408的被暴露的一对两个相邻第一部分408-1接触并且导电连接，从而形成连接层408。连接层408的该对两个第一部分408-1可以位于支撑结构320的两侧，所述支撑结构320在连接层408的这两个相邻第一部分408-1之间。在一些实施例中，连接层408的多个第二部分408-2形成于多个开口614中，以与连接层的多对(例如，所有对)的相邻第一部分408-1接触并且导电连接。连接层408的第二部分408-2可以是通过对用于填充开口614的适当导电材料进行沉积来形成的。导电材料可以完全或部分地覆盖支撑结构320以及连接层408的该对相邻第一部分408-1的被暴露部分。导电材料可以包括钨、铝、铜、钴、多晶硅和硅化物中的一者或多者。在一些实施例中，导电材料包括钨，并且是通过CVD、PVD和ALD中的一者或多者沉积的。可选地，执行平坦化工艺(例如，CMP和/或凹槽蚀刻)来去除在连接层408的第二部分408-2之上的任何多余材料。

根据本公开的实施例，一种3D存储器件包括处于衬底之上的存储堆叠体、多个沟道结构、源极结构和支撑结构。存储堆叠体包括交替的多个导体层和多个绝缘层。多个沟道结构在存储堆叠体中垂直地延伸。源极结构包括多个源极部分并且在存储堆叠体中延伸。支撑结构处于源极部分中的相邻源极部分之间，并且具有多个交替的导体部分和绝缘部分。导体部分中的顶部导体部分与导体层中的顶部导体层接触。源极部分中的相邻源极部分相互导电连接。

在一些实施例中，源极结构还包括与源极部分中的相邻源极部分接触并且导电连接的连接层，连接层是导电层。

在一些实施例中，连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。

在一些实施例中，连接层位于源极部分中的相邻源极部分中的每个源极部分之上。

在一些实施例中，连接层在支撑结构之上。

在一些实施例中，支撑结构与和源极结构相邻的存储块接触。

在一些实施例中，导体部分中的每个导体部分与存储块中的同一级的导体层接触，并且绝缘部分中的每个绝缘部分与存储块中的同一级的绝缘层接触。

在一些实施例中，导体部分和导体层包括相同材料，并且绝缘部分和绝缘层包括相同材料。

在一些实施例中，支撑结构的导体部分中的顶部导体部分高于源极部分中的相邻源极部分的顶表面。

在一些实施例中，3D存储器件还包括在源极结构之上的帽盖层。帽盖层覆盖连接层的处于源极部分中的相邻源极部分之上的一对第一部分，并且暴露连接层的处于支撑结构之上的第二部分。

在一些实施例中，连接层的第二部分的顶表面高于连接层的一对第一部分的顶表面。

在一些实施例中，，连接层处于多个源极触点中的每个源极触点之上并且与所述每个源极触点接触。

在一些实施例中，沿一横向方向，连接层的宽度等于或者小于源极结构的宽度，所述横向方向垂直于源极结构沿其延伸的另一横向方向。

在一些实施例中，支撑结构包括接触并且包围交替的多个导体部分和绝缘部分的间隔体层。

在一些实施例中，3D存储器件还包括在源极部分中的每个源极部分和相邻支撑结构之间的，以及在源极部分和与源极部分接触的连接层之间的粘合层。

在一个实施例中，粘合层包括氮化钛。

根据本公开的实施例，一种3D存储器件包括存储堆叠体、多个沟道结构、源极结构和支撑结构。存储堆叠体具有处于衬底之上的多个存储块，存储块中的每个存储块包括交替的多个导体层和多个绝缘层。多个沟道结构在存储块中垂直地延伸。源极结构在相邻存储块之间延伸。支撑结构与源极结构接触并且具有多个交替的导体部分和绝缘部分。相邻存储块通过支撑结构相互接触。导体部分中的顶部导体部分与相邻存储块中的每个存储块中的导体层中的顶部导体层接触。

在一些实施例中，源极结构包括多个源极部分，源极部分中的相邻源极部分相互导电连接。

在一些实施例中，源极结构还包括与源极部分中的相邻源极部分接触并且导电连接的连接层，连接层是导电层。

在一些实施例中，连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一项。

在一些实施例中，连接层位于源极部分中的相邻源极部分中的每个源极部分和支撑结构之上。

在一些实施例中，导体部分中的每个导体部分与相邻存储块中的同一级的导体层接触，并且绝缘部分中的每个绝缘部分与相邻存储块中的同一级的绝缘层接触。

在一些实施例中，导体部分和导体层包括相同材料，并且绝缘部分和绝缘层包括相同材料。

在一些实施例中，支撑结构的导体部分中的顶部导体部分高于源极部分中的相邻源极部分的顶表面。

在一些实施例中，3D存储器件还包括在源极结构之上的帽盖层。帽盖层覆盖连接层的处于源极部分中的相邻源极部分之上的一对第一部分，并且暴露连接层的处于支撑结构之上的第二部分。

在一些实施例中，连接层的第二部分的顶表面高于连接层的一对第一部分的顶表面。

在一些实施例中，连接层处于多个源极触点中的每个源极触点之上并且与所述每个源极触点接触。

在一些实施例中，沿一横向方向，连接层的宽度等于或者小于源极结构的宽度，所述横向方向垂直于源极结构沿其延伸的另一横向方向。

在一些实施例中，支撑结构包括接触并且包围交替的多个导体部分和绝缘部分的间隔体层。

在一些实施例中，3D存储器件还包括在源极部分中的每个源极部分和相邻支撑结构之间的，以及在源极部分和与源极部分接触的连接层之间的粘合层。

在一个实施例中，粘合层包括氮化钛。

根据本公开的实施例，一种用于形成3D存储器件的方法包括以下操作。首先，在具有交替的多个牺牲材料层和多个绝缘材料层的堆叠体结构中形成缝隙结构和支撑结构，初始支撑结构在缝隙结构的相邻缝隙开口之间。将源极结构形成为包括在缝隙开口中的每个缝隙开口中的源极部分。形成连接层的一对第一部分，所述连接层的一对第一部分与源极部分接触并且导电连接。形成连接层的第二部分，所述连接层的第二部分与连接层的一对第一部分接触并且导电连接。

在一些实施例中，形成缝隙结构和支撑结构包括：去除堆叠体结构的部分，以形成多个缝隙开口以及在缝隙开口中的相邻缝隙开口之间的初始支撑结构；以及通过缝隙结构在初始支撑结构中形成多个导体部分。

在一些实施例中，形成多个导体部分包括：通过多个缝隙开口去除初始支撑结构中的多个牺牲部分，以形成多个凹槽部分。在一些实施例中，形成多个导体部分还包括：沉积半导体材料，以填充多个凹槽部分，以形成多个导体部分。

在一些实施例中，方法还包括：在形成多个导体部分的相同操作中，形成堆叠体结构中的存储块中的多个导体层。多个导体层的是通过以下操作形成的：通过多个缝隙开口去除块中的多个牺牲层，以形成多个横向凹槽。多个导体层的还是通过以下操作形成的：沉积半导体材料，以填充多个横向凹槽，以形成多个导体层。

在一些实施例中，形成支撑结构还包括在导体部分和绝缘部分之上形成间隔体层。

在一些实施例中，方法还包括：在连接层的一对第一部分之上形成帽盖层；在帽盖层中形成开口，以暴露连接层的一对第一部分；以及在开口中形成与一对第一部分接触并且导电连接的第二部分。

在一些实施例中，方法还包括暴露开口中的支撑结构，使得连接层的第二部分在支撑结构之上。

在一些实施例中，形成连接层的一对第一部分包括在源极部分之上沉积导电材料。在一些实施例中，形成连接层的第二部分包括：沉积导电材料，以填充帽盖层中的开口。

在一些实施例中，方法还包括在连接层的各对第一部分与帽盖层之间沉积粘合层。

在一些实施例中，形成源极结构包括：在缝隙开口中沉积钴、铝、铜、硅化物或多晶硅中的至少一者。

在一些实施例中，方法还包括在源极结构和支撑结构之间沉积另一粘合层。

上文对具体实施例的描述将因此揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过本领域的技能内的知识容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因此本领域技术人员应当根据教导和指引对本说明书的术语或措辞加以解释。

上文借助于说明所指定的功能及其关系的实现方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。

发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，并且因此并非意在通过任何方式对本公开和所附权利要求构成限制。

本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是应当仅根据所附权利要求及其等价方案界定。

Claims (42)

1.一种三维(3D)存储器件，包括：

处于衬底之上的存储堆叠体，所述存储堆叠体包括交替的多个导体层和多个绝缘层；

在所述存储堆叠体中垂直地延伸的多个沟道结构；

包括多个源极部分并且在所述存储堆叠体中延伸的源极结构；以及

处于所述源极部分中的相邻源极部分之间并且包括多个交替的导体部分和绝缘部分的支撑结构，其中

所述导体部分中的顶部导体部分与所述导体层中的顶部导体层接触，并且

所述源极部分中的相邻源极部分相互导电连接。

2.根据权利要求1所述的3D存储器件，其中，所述源极结构还包括与所述源极部分中的所述相邻源极部分接触并且导电连接的连接层，所述连接层是导电层。

3.根据权利要求2所述的3D存储器件，其中，所述连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一者。

4.根据权利要求2或3所述的3D存储器件，其中，所述连接层位于所述源极部分中的所述相邻源极部分中的每个源极部分之上。

5.根据权利要求4所述的3D存储器件，其中，所述连接层在所述支撑结构之上。

6.根据权利要求4或5所述的3D存储器件，其中，所述支撑结构与和所述源极结构相邻的存储块接触。

7.根据权利要求6所述的3D存储器件，其中，所述导体部分中的每个导体部分与所述存储块中的同一级的导体层接触，并且所述绝缘部分中的每个绝缘部分与所述存储块中的同一级的绝缘层接触。

8.根据权利要求7所述的3D存储器件，其中，所述导体部分和所述导体层包括相同材料，并且所述绝缘部分和所述绝缘层包括相同材料。

9.根据权利要求1-8中的任何一项所述的3D存储器件，其中，

所述支撑结构的所述导体部分中的所述顶部导体部分高于所述源极部分中的所述相邻源极部分的顶表面。

10.根据权利要求2-9中的任何一项所述的3D存储器件，还包括在所述源极结构之上的帽盖层，其中，所述帽盖层覆盖所述连接层的处于所述源极部分中的所述相邻源极部分之上的一对第一部分，并且暴露所述连接层的处于所述支撑结构之上的第二部分。

11.根据权利要求10所述的3D存储器件，其中，所述连接层的所述第二部分的顶表面高于所述连接层的所述一对第一部分的顶表面。

12.根据权利要求1-11中的任何一项所述的3D存储器件，其中，所述连接层处于所述多个源极触点中的每个源极触点之上并且与所述每个源极触点接触。

13.根据权利要求2-12中的任何一项所述的3D存储器件，其中，沿一横向方向，所述连接层的宽度等于或者小于所述源极结构的宽度，所述横向方向垂直于所述源极结构沿其延伸的另一横向方向。

14.根据权利要求1-13中的任何一项所述的3D存储器件，其中，所述支撑结构包括接触并且包围所述交替的多个导体部分和绝缘部分的间隔体层。

15.根据权利要求2-14中的任何一项所述的3D存储器件，还包括在所述源极部分中的每个源极部分和相邻支撑结构之间的，以及在所述源极部分和与所述源极部分接触的所述连接层之间的粘合层。

16.根据权利要求15所述的3D存储器件，其中，所述粘合层包括氮化钛。

17.一种三维(3D)存储器件，包括：

处于衬底之上的包括多个存储块的存储堆叠体，所述存储块中的每个存储块包括交替的多个导体层和多个绝缘层；

在所述存储块中垂直地延伸的多个沟道结构；

在相邻存储块之间延伸的源极结构；以及

与所述源极结构接触并且包括多个交替的导体部分和绝缘部分的支撑结构，其中

相邻存储块通过所述支撑结构来相互接触，并且

所述导体部分中的顶部导体部分与所述相邻存储块中的每个存储块中的所述导体层中的顶部导体层接触。

18.根据权利要求17所述的3D存储器件，其中，所述源极结构包括多个源极部分，所述源极部分中的相邻源极部分相互导电连接。

19.根据权利要求18所述的3D存储器件，其中，所述源极结构还包括与所述源极部分中的所述相邻源极部分接触并且导电连接的连接层，所述连接层是导电层。

20.根据权利要求19所述的3D存储器件，其中，所述连接层包括钨、钴、铝、铜、硅化物或多晶硅中的至少一项。

21.根据权利要求19或20所述的3D存储器件，其中，所述连接层位于所述源极部分中的所述相邻源极部分中的每个源极部分和所述支撑结构之上。

22.根据权利要求17-21中的任何一项所述的3D存储器件，其中，所述导体部分中的每个导体部分与所述相邻存储块中的同一级的导体层接触，并且所述绝缘部分中的每个绝缘部分与所述相邻存储块中的同一级的绝缘层接触。

23.根据权利要求22所述的3D存储器件，其中，所述导体部分和所述导体层包括相同材料，并且所述绝缘部分和所述绝缘层包括相同材料。

24.根据权利要求18-23中的任何一项所述的3D存储器件，其中，所述支撑结构的所述导体部分中的所述顶部导体部分高于所述源极部分中的所述相邻源极部分的顶表面。

25.根据权利要求19-24中的任何一项所述的3D存储器件，还包括在所述源极结构之上的帽盖层，其中，所述帽盖层覆盖所述连接层的处于所述源极部分中的所述相邻源极部分之上的一对第一部分，并且暴露所述连接层的处于所述支撑结构之上的第二部分。

26.根据权利要求25所述的3D存储器件，其中，所述连接层的所述第二部分的顶表面高于所述连接层的所述一对第一部分的顶表面。

27.根据权利要求19-26中的任何一项所述的3D存储器件，其中，所述连接层处于所述多个源极触点中的每个源极触点之上并且与所述每个源极触点接触。

28.根据权利要求19-27中的任何一项所述的3D存储器件，其中，沿一横向方向，所述连接层的宽度等于或者小于所述源极结构的宽度，所述横向方向垂直于所述源极结构沿其延伸的另一横向方向。

29.根据权利要求17-28中的任何一项所述的3D存储器件，其中，所述支撑结构包括接触并且包围所述交替的多个导体部分和绝缘部分的间隔体层。

30.根据权利要求19-29中的任何一项所述的3D存储器件，还包括在所述源极部分中的每个源极部分和相邻支撑结构之间的，以及在所述源极部分和与所述源极部分接触的所述连接层之间的粘合层。

31.根据权利要求30所述的3D存储器件，其中，所述粘合层包括氮化钛。

32.一种用于形成三维(3D)存储器件的方法，包括：

在包括交替的多个牺牲材料层和多个绝缘材料层的堆叠体结构中形成缝隙结构和支撑结构，初始支撑结构在所述缝隙结构的相邻缝隙开口之间；

形成源极结构，所述源极结构包括在所述缝隙开口中的每个缝隙开口中的源极部分；

形成连接层的一对第一部分，所述连接层的所述一对第一部分与所述源极部分接触并且导电连接；

形成所述连接层的第二部分，所述连接层的所述第二部分与所述连接层的所述一对第一部分接触并且导电连接。

33.根据权利要求32所述的方法，其中，形成所述缝隙结构和所述支撑结构包括：

去除所述堆叠体结构的部分，以形成多个缝隙开口以及在所述缝隙开口中的相邻缝隙开口之间的初始支撑结构；以及

通过所述缝隙结构在所述初始支撑结构中形成多个导体部分。

34.根据权利要求33所述的方法，其中，形成所述多个导体部分包括：

通过所述多个缝隙开口去除所述初始支撑结构中的多个牺牲部分，以形成多个凹槽部分；以及

沉积半导体材料，以填充所述多个凹槽部分，以形成所述多个导体部分。

35.根据权利要求34所述的方法，还包括在形成所述多个导体部分的相同操作中，形成所述堆叠体结构中的存储块中的多个导体层，其中，所述多个导体层是通过以下操作形成的：

通过所述多个缝隙开口去除所述块中的多个牺牲层，以形成多个横向凹槽；以及

沉积所述半导体材料，以填充所述多个横向凹槽，以形成所述多个导体层。

36.根据权利要求33-35中的任何一项所述的方法，其中，形成所述支撑结构还包括在所述导体部分和所述绝缘部分之上形成间隔体层。

37.根据权利要求33-36中的任何一项所述的方法，还包括：

在所述连接层的所述一对第一部分之上形成帽盖层；

在所述帽盖层中形成开口，以暴露所述连接层的所述一对第一部分；以及

在所述开口中形成与所述一对第一部分接触并且导电连接的所述第二部分。

38.根据权利要求37所述的方法，还包括暴露所述开口中的所述支撑结构，使得所述连接层的所述第二部分在所述支撑结构之上。

39.根据权利要求37或38所述的方法，其中，

形成所述连接层的所述一对第一部分包括在所述源极部分之上沉积导电材料；以及

形成所述连接层的所述第二部分包括：沉积所述导电材料，以填充所述帽盖层中的所述开口。

40.根据权利要求37-39中的任何一项所述的方法，还包括在所述连接层的各对第一部分与所述帽盖层之间沉积粘合层。

41.根据权利要求32所述的方法，其中，形成所述源极结构包括：在所述缝隙开口中沉积钴、铝、铜、硅化物或多晶硅中的至少一者。

42.根据权利要求41所述的方法，还包括在所述源极结构和所述支撑结构之间沉积另一粘合层。

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